WO2013073544A1 - 逆f級増幅回路及び逆f級増幅回路の寄生回路補償方法 - Google Patents

逆f級増幅回路及び逆f級増幅回路の寄生回路補償方法 Download PDF

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桂一 元井
高治 松永
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    • H03F2200/391Indexing scheme relating to amplifiers the output circuit of an amplifying stage comprising an LC-network

Definitions

  • the present invention relates to an inverse class F amplifier circuit that has compensated for a parasitic circuit, and a parasitic circuit compensation method for an inverse class F amplifier circuit.
  • microwaves may be transmitted after power amplification.
  • class A amplifiers, class AB amplifiers, and the like are known due to differences in the DC bias method for the amplifying elements.
  • the class AB amplifier consumes a large amount of power, improvement is desired in terms of practical use and energy saving.
  • class F amplifiers, inverse class F amplifiers, and the like are known.
  • impedance matching is performed so that even-order harmonic signals are in an open state and odd-order harmonic signals are in a short-circuit state. is required.
  • inverse F class impedance condition such impedance matching is referred to as “inverse F class impedance condition”.
  • parasitic capacitance a parasitic shunt capacitance
  • parasitic series inductance hereinafter simply referred to as “parasitic inductance”
  • parasitic capacitance and “parasitic inductance” are collectively referred to as “parasitic circuit”, and the impedance of “parasitic circuit” is referred to as “parasitic component”.
  • parasitic component the impedance of “parasitic circuit” is referred to as “parasitic component”.
  • FET Field Effect Transistor
  • the parasitic circuit of the FET is regarded as a part of the harmonic processing circuit, and compensation is performed using a predetermined circuit so as to satisfy the inverse class F impedance condition at the end face of the equivalent current source inside the parasitic circuit.
  • parasitic compensation is referred to as “parasitic compensation”.
  • an open condition which is an inverse class F impedance condition at an even-order harmonic with respect to a harmonic of about several GHz. It is difficult to satisfy.
  • N N.
  • Non-MA Patent Document 1 proposes an inverse class F amplifier circuit that compensates for parasitic components in an amplifier with high output power.
  • the configuration of the inverse class F amplifier circuit disclosed in Non-Patent Document 1 is shown in FIG.
  • the transistor section 1 in FIG. 7 represents a transistor as an equivalent circuit using an equivalent output current source 1a, a drain-source parasitic capacitance 1b (Cds), and a parasitic inductance 1c (Ld).
  • the inverse class F amplifier circuit includes inductors 2 a and 2 b, a high impedance transmission line 3, and a low impedance transmission line 4.
  • the high impedance transmission line 3 and the low impedance transmission line 4 behave inductively and capacitively, respectively.
  • the impedance Zout1 viewed from the end face of the equivalent current source inside the parasitic component is short-circuited at the second harmonic, so that a circuit configuration that satisfies the inverse class F impedance condition including the parasitic component of the amplifying element is realized.
  • Patent Document 1 Japanese Patent Laid-Open No. 2005-86366
  • Japanese Patent Document 1 Japanese Patent Laid-Open No. 2005-86366
  • Patent Document 2 2005-311579
  • Patent Document 3 proposes a method of parasitic compensation using a load circuit.
  • Non-Patent Document 1 since a high dielectric constant substrate is used to reduce the size of the low impedance line 4, it is necessary to use two types of substrates together.
  • the parasitic component differs depending on the FET to be used, individual design is required for parasitic compensation using the high impedance transmission line 3 and the low impedance line 4.
  • the accuracy is not always high. Therefore, there is no compensation that parasitic compensation can be realized with certainty.
  • a resonance circuit is formed that causes resonance together with a parasitic component with respect to the input signal frequency and cancels the parasitic component with respect to the input signal frequency.
  • Patent Document 3 since the resonance circuit section does not perform parasitic compensation for harmonics, the methods of Patent Documents 1 and 2 cannot cope with a large output amplifying element having a large parasitic capacitance and a high frequency.
  • a resonance circuit is configured using the second transmission line provided in the output load circuit, and the parasitic capacitance is compensated.
  • the line length of the second transmission line depends on the parasitic capacitance, high accuracy is required for the accuracy of the parasitic capacitance of the device model, and the actual parasitic capacitance value is required to have small variations.
  • the inverse class F amplifier circuit of the present invention includes a parasitic circuit, amplifies an input signal having a predetermined fundamental frequency, and a fundamental component which is a fundamental frequency component and a harmonic component which is a harmonic component of the fundamental frequency.
  • An amplifier that outputs the first signal including the signal and the impedance of the parasitic circuit resonates to open the second harmonic component, and the first signal is input and the second signal is output.
  • a harmonic processing circuit unit that is in an open state with respect to the second harmonic component, receives the second signal, and outputs the third signal.
  • the parasitic compensation method for an inverse class F amplifier circuit amplifies an input signal having a predetermined fundamental frequency by an amplifying unit including the parasitic circuit, so that a fundamental component and a harmonic of the fundamental frequency are components.
  • a first signal including a harmonic component that is a wave component is output and resonated with the impedance of the parasitic circuit, whereby the first signal is output by the parasitic compensation unit that is in an open state with respect to the second harmonic component. Is input, the second signal is output, the second signal is input and the third signal is output by the harmonic processing circuit unit that is open to the second harmonic component.
  • the signal is sent to the harmonic processing unit. Therefore, there is an effect that various circuit conditions of the harmonic processing unit are not affected by the parasitic component.
  • FIG. 1 is a block diagram of an inverse class F amplifier circuit of the present invention.
  • FIG. 2 is a block diagram showing a specific circuit configuration diagram of the parasitic compensation unit of the inverse class F amplifier circuit according to the first embodiment.
  • FIG. 3 is a block diagram showing a specific configuration of the harmonic processing unit of the inverse class F amplifier circuit according to the first embodiment.
  • FIG. 4A is a Smith chart in which impedance simulation results are plotted when the load side is viewed from each input node of the inverse class F amplifier circuit according to the first embodiment.
  • FIG. 4B is a Smith chart in which the simulation result of the impedance viewed from each input node when the parasitic compensation unit is removed from the configuration of FIG. 3 is plotted.
  • FIG. 4A is a Smith chart in which impedance simulation results are plotted when the load side is viewed from each input node of the inverse class F amplifier circuit according to the first embodiment.
  • FIG. 4B is a Smith chart in which the simulation result of the impedance
  • FIG. 4C is a graph showing frequency characteristics of a simulation result of the circuit used in FIG. 4A.
  • FIG. 5 is a block diagram of an inverse class F amplifier circuit according to the second embodiment.
  • FIG. 6 is a block diagram of an inverse class F amplifier circuit according to the third embodiment.
  • FIG. 7 is a block diagram of the inverse class F amplifier circuit described in Non-Patent Document 1.
  • FIG. 1 is a block diagram of an inverse class F amplifier circuit according to this embodiment.
  • the inverse class F amplifier circuit of this embodiment includes an amplifier element 1, a parasitic compensation unit 5, and a harmonic processing unit 6.
  • the equivalent circuit of the amplifying element 1 includes an equivalent output current source 1a, a parasitic capacitance 1b, and a parasitic inductor 1c.
  • the parasitic capacitance 1b is generated between the drain output terminal and the source terminal of the inverse class F amplifier and capacitively couples the drain and the source.
  • the parasitic inductor 1c is an inductor generated at the drain output terminal.
  • the parasitic capacitance 1b and the parasitic inductor 1c constitute a parasitic circuit 1d.
  • the parasitic compensation unit 5 is connected to the output terminal of the amplifying element 1 and inputs the output signal of the amplifying element 1.
  • the harmonic processing unit 6 is connected to the output terminal of the parasitic compensation unit 5 and receives the output signal of the parasitic compensation unit 5.
  • the output signal of the amplifying element 1 includes a fundamental frequency signal component and a harmonic signal component that is a frequency component that is an integral multiple of the fundamental frequency.
  • the parasitic circuit 1d causes a phase shift in the signal at the drain output terminal node. For this reason, the phase of the harmonic signal component at the drain output terminal is shifted by the parasitic circuit 1d and output from the parasitic circuit 1d.
  • FIG. 2 is a block diagram showing a specific circuit configuration example of the parasitic compensation unit of the inverse class F amplifier circuit.
  • the parasitic compensation unit 5 includes a capacitor 5b and an inductor 5a.
  • the capacitor 5b is a DC-cutting capacitor having a sufficiently large capacitance that can be ignored with respect to the second harmonic component and having one terminal grounded.
  • the inductor 5 a connects the capacitor 5 b and the output terminal of the amplifying element 1.
  • the inductor 5a is formed of, for example, a bonding wire.
  • the parasitic circuit 1d and the parasitic compensation unit 5 perform LC parallel resonance with respect to the signal component of the second harmonic, and cancel the parasitic component with respect to the frequency of the second harmonic.
  • the value Ls of the inductor 5a satisfies the following formula (1).
  • j ⁇ Cds + 1 / j ⁇ Ls 0 (1)
  • j is an imaginary unit
  • is the angular frequency of the second harmonic
  • Cds is the value of the parasitic capacitance 1b.
  • Ls includes the inductance values of the inductor 5a and the drain parasitic inductor 1c.
  • the parasitic compensation part 5 implement
  • the harmonic processing unit 6 includes a quarter wavelength transmission line 6a for the second harmonic and a quarter wavelength open stub 6b for the second harmonic.
  • the fundamental wave matching unit 7 performs impedance matching with the load 8 on the fundamental wave component.
  • the load impedance Zout3 viewed from the input node C of the harmonic processing unit 6b is short-circuited with respect to the frequency component of the second harmonic.
  • the load impedance Zout2 viewed from the input node B of the harmonic processing unit 6a is converted into an open state with respect to the frequency component of the second harmonic by the quarter wavelength transmission line 6a.
  • the impedance of the parasitic capacitance 1b is close to a short circuit state with respect to the frequency component of the second harmonic, the influence of the parasitic capacitance 1b is significant on the impedance Zout1 viewed from the input node A of the parasitic circuit 1d. appear. That is, even if the load impedance Zout2 alone is open to the second harmonic, the impedance Zout1 is short-circuited to the frequency of the second harmonic.
  • such a state may be a case where a GaN (gallium nitride) amplifying element used for a large output power amplifier is used.
  • a GaN amplifying element for a large output power amplifier may have a parasitic capacitance of about several pF.
  • FIG. 4A is a Smith chart in which a simulation result of load impedance (S11 in the S parameter) when the load side is viewed from the nodes A, B, and C when the circuit is configured under the following conditions.
  • FIG. 4B shows a simulation result when the parasitic compensation unit 5 is removed from the circuit used in the simulation of FIG. 4A. Also in FIG. 4B, simulation results at nodes A, B, and C are plotted on the Smith chart. In FIG. 4B, the state of impedance at the input node A point of the parasitic circuit 1d is closer to the short circuit side. On the other hand, in FIG.
  • FIG. 4C is a graph illustrating a simulation result of the circuit used in FIG. 4A in a frequency range from 6.4 GHz to 32 GHz. In this way, the third-order and higher harmonics are close to a short circuit state.
  • the parasitic compensation unit simply performs parasitic compensation on the second harmonic of the output signal of the amplification element, and then outputs it to the harmonic processing unit. To do.
  • FIG. 5 shows an inverse class F amplifier circuit according to the second embodiment of the present invention. In the second embodiment, a configuration example of a second specific circuit of the parasitic compensation unit is shown.
  • the equivalent circuit of the amplifying element 1 includes an equivalent output current source 1a, a parasitic capacitance 1b, and a parasitic inductor 1c.
  • the parasitic capacitance 1b is generated between the drain output terminal and the source terminal of the inverse class F amplifier and capacitively couples the drain and the source.
  • the parasitic inductor 1c is an inductor generated at the drain output terminal.
  • the parasitic capacitance 1b and the parasitic inductor 1c constitute a parasitic circuit 1d.
  • the parasitic compensation unit 5 includes capacitors 5e and 5f and an inductor 5d. Capacitor 5e is a DC-cutting capacitor having a sufficiently large capacitance that can be ignored with respect to the second-order harmonic component and having one terminal grounded.
  • the inductor 5d connects the capacitor 5e and the output terminal of the amplifying element 1.
  • the inductor 5d is formed of a bonding wire.
  • One terminal of the capacitor 5f is connected to the output terminal of the FET, and the other terminal is grounded.
  • the inductor 5d is adjusted so as to have a value that causes resonance with respect to the frequency of the second harmonic component, together with the impedances of the parasitic circuit 1d, the capacitor 5f, and the inductor 5d.
  • the parasitic compensation unit 5 can perform LC parallel resonance with the parasitic circuit 1d with respect to the second harmonic signal component and cancel the parasitic component with respect to the second harmonic.
  • the inductance value Ls of the inductor 5d and the capacitance value Cadd of the capacitance 5f satisfy the following expression (2).
  • j is an imaginary unit
  • is an angular frequency of the second harmonic
  • Cds is a capacitance value of the parasitic capacitance 1b of the parasitic circuit 1d.
  • Ls includes the inductance values of the inductor 5d and the drain parasitic inductor 1c.
  • the load impedance Zout1 is effectively short-circuited by the combined capacitance of the parasitic capacitance 1b of the parasitic circuit 1d and the capacitance 5f of the parasitic compensation unit 5.
  • the harmonic processing circuit 6 includes a 1 ⁇ 4 wavelength open stub for the second harmonic and a 1 ⁇ 4 wavelength transmission line for the second harmonic. Then, the load impedance Zout2 viewed from the harmonic side from the harmonic processing unit 6 is set so as to satisfy the inverse F class impedance condition. At this time, the influence of the parasitic circuit 1 d on the second harmonic is canceled by the parasitic compensation unit 5.
  • the reverse F-class impedance condition can be satisfied even for odd-numbered harmonics higher than the third harmonic by the capacitance 5f incorporated in the parasitic compensation unit. That is, Zout1 can be short-circuited.
  • the circuit configuration of the present embodiment is particularly effective, there is a case where an amplification element having a small input signal of about several GHz and a parasitic capacitance of about 1 pF is used. Parasitic compensation can be applied to the second harmonic processing even in the case of such a low-power to medium-power power amplifier using an amplifying element having a low output and a small parasitic capacitance.
  • FIG. 6 shows an inverse class F amplifier circuit according to the third embodiment of the present invention.
  • the equivalent circuit of the amplifying element 1 includes an equivalent output current source 1a, a parasitic capacitance 1b, and a parasitic inductor 1c.
  • the parasitic capacitance 1b is generated between the drain output terminal and the source terminal of the inverse class F amplifier and capacitively couples the drain and the source.
  • the parasitic inductor 1c is an inductor generated at the drain output terminal.
  • the parasitic capacitance 1b and the parasitic inductor 1c constitute a parasitic circuit 1d.
  • the parasitic compensation unit 5 includes a harmonic resonance circuit unit 5F1 including an LC parallel circuit 5A and a harmonic resonance circuit unit 5F2 including an LC parallel circuit 5B.
  • the LC parallel circuit 5A includes capacitors 5h and 5j and inductors 5g and 5i.
  • the LC parallel circuit 5B includes capacitors 5l and 5n and inductors 5k and 5m.
  • the impedance combined with the parasitic circuit 1d resonates with respect to the desired frequency F1 and becomes an open state.
  • the impedance combined with the parasitic circuit 1d resonates with respect to the desired frequency F2 and becomes an open state.
  • the harmonic resonance circuit unit 5F1 is in an open state by setting the resonance frequency of the LC parallel circuit 5A to F2 for the signal of the frequency F2, and thus the influence of the parasitic circuit 1d can be ignored.
  • the harmonic resonance circuit unit 5F2 is in an open state by setting the resonance frequency of the LC parallel circuit 5B to F1 with respect to the signal of the frequency F1, the influence of the parasitic circuit 1d can be ignored.
  • the harmonic resonance circuit units 5A and 5B are set so as to satisfy the following expressions (3) and (4), respectively.
  • 1 / j ⁇ 2 ⁇ Lf1 + j ⁇ 2 ⁇ Cf1 0
  • 1 / j ⁇ 1 ⁇ Lf2 + j ⁇ 1 ⁇ Cf2 0
  • j is an imaginary unit
  • is an angular frequency
  • Lf1 is an inductance value of the inductor 5g of the harmonic resonance circuit unit 5A
  • Cf1 is a capacitance of the capacitor 5h of the harmonic resonance circuit unit 5F1
  • ⁇ 2 is a frequency of the frequency F2.
  • Lf2 represents the inductance value of the inductor 5k of the harmonic resonance circuit unit 5B
  • Cf2 represents the capacitance of the capacitor 5l of the harmonic resonance circuit unit 5B
  • ⁇ 1 corresponds to the frequency of the frequency F1.
  • the harmonic resonance circuit unit 5F1 includes an inductor 5i and a capacitor 5j connected to the LC parallel circuit 5A.
  • Capacitor 5j is a DC cut capacitor having one terminal connected to inductor 5i and the other terminal grounded, and has a capacitor whose impedance is negligible with respect to the frequency of the signal of frequency F1.
  • the harmonic resonance circuit unit 5F2 includes an inductor 5m connected to the LC parallel circuit 5B and a capacitor 5n.
  • Capacitor 5n is a DC-cutting capacitor whose one terminal is connected to inductor 5m and the other terminal is grounded, and has a capacitor whose impedance can be ignored with respect to the frequency of the signal of frequency F2.
  • the harmonic resonance circuit units 5F1 and 5F2 are set so as to satisfy the following expressions (5) and (6), respectively.
  • Ls1 is an inductance value of the inductor 5i of the harmonic resonance circuit unit 5F
  • Ls2 is an inductance value of the inductor 5m of the harmonic resonance circuit unit 5F1.
  • ⁇ 1 corresponds to the frequency F1
  • ⁇ 2 corresponds to the frequency F2.
  • equation (5) means that the impedance value when the part from the parasitic capacitance 1b to the inductor 5i is regarded as one series circuit is 0 at the frequency F1.
  • the expression (6) means that the impedance value is 0 at the frequency F2 when the parasitic capacitance 1b to the inductor 5m are viewed as one series circuit.
  • the capacitors 5j and 5n are ignored because their impedances are sufficiently small at the frequencies F1 and F2, respectively.
  • F1 and F2 as the second and fourth harmonics of the input signal frequency, respectively, the inverse F class impedance condition up to the second and fourth harmonics in a state where the parasitic component of the amplifying element is added. Can be met.
  • F1 and F2 may be set to second harmonics of input signals having different frequencies.
  • the parasitic capacitance 1b of the parasitic circuit 1d has a large capacitance of about several pF in a GaN amplification element that can generate a large output power of about 100 W.
  • the present invention can be applied to all inverted F class monastic circuits using an amplifying element having a parasitic circuit. Therefore, in this specification, only the FET is taken up as the amplifying element 1, but the specific structure and material of the amplifying element are not particularly limited. Moreover, each embodiment can be used in combination as appropriate.

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Abstract

増幅素子の有する寄生成分に対する寄生補償を施した、逆F級増幅回路を提供する。本発明の逆F級増幅回路は、寄生回路を含み、所定の基本波周波数を持つ入力信号を増幅し、基本周波数の成分である 基本波成分及び基本周波数の高調波の成分である高調波成分を含む第1の信号を出力する増幅部と、寄生回路のインピーダンスと共振することによって、2次の高調波成分に対して開放状態となり、第1の 信号を入力し、第2の信号を出力する寄生補償部と、2次の高調波成分に対して開放状態となり、第2の信号を入力し、第3の信号を出力する高調波処理回路部と、を備える。

Description

逆F級増幅回路及び逆F級増幅回路の寄生回路補償方法
 本発明は、寄生回路に対する補償を施した逆F級増幅回路、及び逆F級増幅回路の寄生回路補償方法に関する。
 移動体基地局などにおいては、マイクロ波が電力増幅されて送信される場合がある。マイクロ波の電力増幅に用いられる電力増幅器には、増幅素子への直流バイアス方法の違いにより、A級増幅器、AB級増幅器などが知られている。例えば、AB級増幅器は、大きな電力を消費するので、実用上及び省エネルギーの観点から改善が望まれている。
 電力変換効率が高い増幅回路として、F級増幅器、逆F級増幅器などが知られている。逆F級増幅回路では、消費電力を削減するために、偶数次高調波の信号に対しては開放状態となり、奇数次高調波の信号に対しては短絡状態となるようにインピーダンス整合を行うことが必要である。以下、このようなインピーダンス整合を「逆F級のインピーダンス条件を満たす」という。
 ところが、現実の増幅器では、出力端子に寄生シャント容量(以下、単に「寄生容量」という。)や寄生直列インダクタンス(以下、単に「寄生インダクタンス」という。)が存在する。そのため、増幅素子の出力端子において、各高調波間の信号成分に位相のずれが生じて逆F級のインピーダンス条件を満たすことができず、十分に消費電力を削減できないという問題が生じる。以降、「寄生容量」と「寄生インダクタンス」を合わせて、「寄生回路」といい、「寄生回路」のインピーダンスを「寄生成分」という。
 上記の問題に対応して、現実に逆F級のインピーダンス条件を満たすためには、寄生成分を考慮することが必要である。例えば、電界効果トランジスタ(以下、FET(Field Effect Transistor)という。)を用いる場合では、ドレイン・ソース間寄生容量Cds、ドレイン寄生インダクタンスLdを加味する。すなわち、FETの寄生回路を高調波処理回路の一部とみなした上で、寄生回路内部の等価電流源端面で、逆F級のインピーダンス条件を満たすように所定の回路を用いて補償する。以下、このような補償を「寄生補償」という。
 しかしながら、特に、100W程度の大きな電力の出力信号を出力可能な増幅素子では、寄生容量が大きいため、数GHz程度の高調波に対する偶数次高調波での逆F級のインピーダンス条件である、開放条件を満たすことが困難である。
 これに対して、「N.Ui,et al.,“Inverse Class−F GaN−HEMTs Doherty and Envelope Tracking“,2010 IEEE MTT−S Int.Microwave Symposium Workshop WSF−6,MAY 2010」(以降、「非特許文献1」という。)に、大出力電力の増幅器において、寄生成分を補償した逆F級増幅回路が提案されている。非特許文献1に開示された逆F級増幅回路の構成を図7に示す。図7のトランジスタ部1は、等価出力電流源1a、ドレイン・ソース間寄生容量1b(Cds)、寄生インダクタンス1c(Ld)を用いて、トランジスタを等価回路として表したものである。
 さらに、上記の逆F級増幅回路は、インダクタ2a、2b、高インピーダンス伝送線路3、低インピーダンス伝送路4を備える。高インピーダンス伝送路3、低インピーダンス伝送路4は、それぞれ、誘導的、容量的に振舞う。これにより、寄生成分内部の等価電流源端面からみたインピーダンスZout1が、2倍高調波で短絡状態となるので、増幅素子の寄生成分を含め、逆F級のインピーダンス条件を満たす回路構成が実現される。
 また、別の寄生補償の方法として、特開2005−86366号公報(以降、「特許文献1」という。)、特開2005−311579号公報(以降、「特許文献2」という。)には、基本波周波数で寄生容量Cdsと共振する共振回路を接続し、基本波周波数に対して寄生容量が影響しないようにする手法が提案されている。さらに、特許文献1、特許文献2の手法では、共振回路の出力端子に基本波整合に影響を与えずに高調波インピーダンス整合を行なう高調波インピーダンス整合回路が接続されている。
 特開2009−130472号公報(以降、「特許文献3」という。)には、負荷回路を用いて寄生補償する手法が提案されている。
 非特許文献1の手法では、低インピーダンス線路4の小型化のために高誘電率基板を用いるので2種類の基板を併用する必要がある。加えて、寄生成分は使用するFETにより異なるので、高インピーダンス伝送路3、低インピーダンス線路4を用いた寄生補償には個別設計が必要となる。このとき、設計に使用するFETのデバイス・モデルの精度に大きく依存するが、その精度は常に高いとは限らない。従って、確実に寄生補償が実現できるという補償がない。
 また、特許文献1、2の手法では、入力信号周波数に対して寄生成分と合わせて共振を引き起こし、入力信号周波数に対して寄生成分を打ち消す共振回路を形成している。しかし、共振回路部では高調波に対しての寄生補償をしていないため、大きな寄生容量を有する大出力増幅素子や高い周波数には、特許文献1、2の手法は対応することができない。
 特許文献3の手法では、出力負荷回路に備えられた第2伝送線路を用いて共振回路を構成し、寄生容量を補償する。このとき、第2伝送線路の線路長が寄生容量に依存するので、デバイス・モデルの寄生容量の精度には高い精度が求められたり、実際の寄生容量の値にはバラツキが小さいことが求められたりする。しかし、モデルにおける寄生容量の精度が常に高いこと、及び寄生容量の値のバラツキが小さいことは必ずしも保証されない。従って、出力負荷回路の入力ノードでは、2次高調波に対する逆F級のインピーダンス条件が満たされない可能性、すなわち2次高調波に対して開放状態とならない可能性がある。
(発明の目的)
 本発明の目的は、増幅素子の有する寄生成分に対する寄生補償を施した、逆F級増幅回路を提供することである。また、本発明の他の目的は、逆F級増幅回路が備える増幅素子の有する寄生成分に対する寄生補償を行う、逆F級増幅回路の寄生回路補償方法を提供することである。
 本発明の逆F級増幅回路は、寄生回路を含み、所定の基本波周波数を持つ入力信号を増幅し、基本周波数の成分である基本波成分及び基本周波数の高調波の成分である高調波成分を含む第1の信号を出力する増幅部と、寄生回路のインピーダンスと共振することによって、2次の高調波成分に対して開放状態となり、第1の信号を入力し、第2の信号を出力する寄生補償部と、2次の高調波成分に対して開放状態となり、第2の信号を入力し、第3の信号を出力する高調波処理回路部と、を備えることを特徴とする。
 本発明の逆F級増幅回路の寄生補償方法は、寄生回路を含む増幅部によって、所定の基本波周波数を持つ入力信号を増幅して、基本周波数の成分である基本波成分及び基本周波数の高調波の成分である高調波成分を含む第1の信号を出力し、寄生回路のインピーダンスと共振することによって、2次の高調波成分に対して開放状態となる寄生補償部によって、第1の信号を入力して、第2の信号を出力し、2次の高調波成分に対して開放状態となる高調波処理回路部によって、第2の信号を入力し、第3の信号を出力することを特徴とする。
 本発明の逆F級増幅回路及び逆F級増幅回路の寄生補償方法は、逆F級増幅回路が備える増幅素子の寄生成分を補償した後、信号を高調波処理部へ送る。そのため、高調波処理部の種々の回路条件が、寄生成分に影響されないという効果がある。
 図1は、本発明の逆F級増幅回路のブロック図である。
 図2は、第1実施形態にかかる逆F級増幅回路の、寄生補償部の具体的な回路構成図を示したブロック図である。
 図3は、第1実施形態にかかる逆F級増幅回路の、高調波処理部の具体的構成を示したブロック図である。
 図4Aは、第1実施形態にかかる逆F級増幅回路の各入力ノードから負荷側を見たときのインピーダンスのシミュレーション結果をプロットしたスミスチャートである。
 図4Bは、図3の構成から寄生補償部を除いたときの、各入力ノードから見たときのインピーダンスのシミュレーション結果をプロットしたスミスチャートである。
 図4Cは、図4Aで用いた回路のシミュレーション結果の周波数特性を示すグラフである。
 図5は、第2実施形態にかかる逆F級増幅回路のブロック図である。
 図6は、第3実施形態にかかる逆F級増幅回路のブロック図である。
 図7は、非特許文献1に記載された逆F級増幅回路のブロック図である。
(第1の実施形態)
 次に、本発明の実施の形態を、図を参照して詳細に説明する。図1は、本実施形態の逆F級増幅回路のブロック図である。
 本実施形態の逆F級増幅回路は、増幅素子1、寄生補償部5、高調波処理部6を備える。
 増幅素子1の等価回路は、等価出力電流源1a、寄生容量1b、寄生インダクタ1cを含む。寄生容量1bは、逆F級増幅器のドレイン出力端子とソース端子間に発生し、ドレイン・ソース間を容量結合する。寄生インダクタ1cは、ドレイン出力端子に発生するインダクタである。寄生容量1bと寄生インダクタ1cが、寄生回路1dを構成する。
 寄生補償部5は増幅素子1の出力端子に接続され、増幅素子1の出力信号を入力する。高調波処理部6は寄生補償部5の出力端子に接続され、寄生補償部5の出力信号を入力する。
 増幅素子1の出力信号は、基本周波数の信号成分と、基本周波数の整数倍の周波数成分である高調波の信号成分とを含む。また、寄生回路1dにより、ドレイン出力端子ノードにおける信号には位相にずれが生じる。このため、高調波の信号成分のドレイン出力端子における位相は、寄生回路1dによりずらされ、寄生回路1dから出力される。
 そこで、等価出力電流源1aから負荷側を見たときの高調波のインピーダンス条件が、高調波処理部で設定された開放状態や短絡状態になるように、寄生補償部5が形成される。すなわち、寄生補償部5は、寄生回路1dの存在を考慮して逆F級のインピーダンス条件が満たされるように形成される。
 図2は、逆F級増幅回路の、寄生補償部の具体回路構成例を示したブロック図である。寄生補償部5は、キャパシタ5b、インダクタ5aを含む。
 キャパシタ5bは、2次高調波成分に対して無視し得るインピーダンスとなるような十分に大きい容量を有する、一方の端子が接地されたDCカット用の容量である。インダクタ5aは、キャパシタ5bと増幅素子1の出力端子とを接続する。インダクタ5aは、例えば、ボンディング・ワイヤーなどで構成される。
 2次高調波の信号成分に対して、寄生回路1dと寄生補償部5はLC並列共振し、2次高調波の周波数に対して寄生成分を打ち消す。具体的には、インダクタ5aの値Lsは、以下の式(1)を満たす。
 jωCds + 1/jωLs = 0  …(1)
 ここで、jは虚数単位、ωは2次高調波の角周波数、Cdsは寄生容量1bの値である。なお、Lsには、寄生回路1dのドレイン寄生インダクタ1cのインダクタンス値Ldが無視できない場合は、Ldを加えた値が使用される。つまり、Lsには、インダクタ5aとドレイン寄生インダクタ1cのインダクタンス値を含む。
 なお、寄生補償部5は、逆F級のインピーダンス条件のうち、2次高調波に対する開放状態を実現するものである。そのため、3次高調波以上の高調波成分が寄生回路1dの寄生容量により実効的に短絡した状態とみなし得る場合には、寄生補償部5による補償効果はさらに大きい。
 図3は、高調波処理部6が、2次高調波に対する1/4波長伝送線路6aと、2次高調波に対する1/4波長オープンスタブ6bとで構成された場合のブロック図である。基本波整合部7は、基本波成分に対して、負荷8とのインピーダンス整合を行う。
 1/4波長オープンスタブ6bにより、2次高調波の周波数成分に対して、高調波処理部6bの入力ノードCから見たロード・インピーダンスZout3は、短絡状態となる。さらに、1/4波長伝送線路6aにより、2次高調波の周波数成分に対して、高調波処理部6aの入力ノードBから見たロード・インピーダンスZout2が開放状態へと変換される。
 ただし、寄生容量1bのインピーダンスが2次高調波の周波数成分に対して短絡状態に近い状態である場合は、寄生回路1dの入力ノードAから見たインピーダンスZout1には寄生容量1bの影響が顕著に現れる。すなわち、ロード・インピーダンスZout2単体では2次高調波に対して開放状態となっていたとしても、インピーダンスZout1は2次高調波の周波数に対して短絡状態となってしまう。特にこのような状態となる場合としては、大出力電力増幅器用に用いられるGaN(窒化ガリウム)増幅素子を用いる場合が挙げられる。大出力電力増幅器用のGaN増幅素子は、数pF程度の大きさの寄生容量を有することがある。
 そこで、寄生補償部5によって寄生補償を行うことにより、寄生補償部5と寄生回路1dとを合わせた全体のインピーダンスを2次高調波の周波数成分に対して開放状態とする。このとき、高調波処理部6の入力ノードで設定された開放状態が、寄生回路1dの入力ノードでも保たれる。
 図4Aは、以下の条件で回路を構成したときの、ノードA、B、Cから負荷側を見たときのロード・インピーダンス(SパラメータにおけるS11)のシミュレーション結果をプロットしたスミスチャートである。
 Cds=4.19pF、
 Ls=0.147nH
 Cdc=1000pF
 なお、伝送線路6bは、2次高調波に対する1/4波長オープンスタブの理想伝送線路、伝送線路6aは2次高調波に対する1/4波長線路である。
 図4Bは、図4Aのシミュレーションで用いた回路から寄生補償部5を取り外した場合のシミュレーション結果である。図4Bにも、ノードA、B、Cでのシミュレーション結果がスミスチャート上にプロットされている。
 図4Bでは、寄生回路1dの入力ノードA点でのインピーダンスの状態が短絡側に寄っている。これに対して、寄生補償部5を導入した図4Aでは、入力ノードAから見た場合にも、ノードCで設定した開放状態が保たれていることがわかる。
 図4Cは、図4Aで用いた回路のシミュレーション結果を、6.4GHzから32GHzまでの周波数範囲で図示したグラフである。このように、3次以上の高次高調波では短絡状態に近づいている。
 以上のように、本実施形態の逆F級増幅回路では、寄生補償部によって、増幅素子の出力信号の2次高調波に対して簡易的に寄生補償を施した後、高調波処理部へ出力する。そのため、寄生容量1bを有する増幅素子を用いる電力増幅器でも、高調波処理部6の入力ノードBでロード・インピーダンスが単独で逆F級のインピーダンス条件を満たしさえすればよい。
 このように、本実施形態の逆F級増幅回路では、高調波処理部が単独で逆F級のインピーダンス条件を満たすように設計することが可能となり、逆F級増幅回路の設計の高効率化を図ることができる。
(第2実施形態)
 図5は、本発明の第2の実施の形態である逆F級増幅回路を示す。第2の実施の形態では、寄生補償部の第2の具体回路の構成例を示す。
 増幅素子1の等価回路は、等価出力電流源1a、寄生容量1b、寄生インダクタ1cを含む。寄生容量1bは、逆F級増幅器のドレイン出力端子とソース端子間に発生し、ドレイン・ソース間を容量結合する。寄生インダクタ1cは、ドレイン出力端子に発生するインダクタである。寄生容量1bと寄生インダクタ1cが、寄生回路1dを構成する。
 寄生補償部5は、キャパシタ5e、5f、インダクタ5dを含む。
 キャパシタ5eは、2次高調波成分に対して無視し得るインピーダンスとなるような十分に大きい容量を有する、一方の端子が接地されたDCカット用の容量である。インダクタ5dは、キャパシタ5eと増幅素子1の出力端子とを接続する。インダクタ5dは、例えば、ボンディング・ワイヤーで構成される。キャパシタ5fは、一方の端子がFETの出力端子に接続され、他方の端子が接地される。
 インダクタ5dは、寄生回路1d、キャパシタ5f、インダクタ5dのインピーダンスと合わせて、2次高調波成分の周波数に対して共振を起こす値を持つように調整される。このとき、寄生補償部5は、2次高調波の信号成分に対して寄生回路1dとLC並列共振し、2次高調波に対して寄生成分を打ち消すことができる。
 具体的には、インダクタ5dのインダクタンス値Ls、キャパシタンス5fの容量値Caddは、以下の式(2)を満たす。
 jω(Cds + Cadd) + 1/jωLs = 0  …(2)
 ここで、jは虚数単位、ωは2次高調波の角周波数、Cdsは寄生回路1dの寄生容量1bの容量値である。なお、Lsには、寄生回路1dのドレイン寄生インダクタ1cのインダクタンス値Ldが無視できない場合は、Ldを加えた値が使用される。つまり、Lsには、インダクタ5dとドレイン寄生インダクタ1cのインダクタンス値を含む。
 なお、3次高調波以上の高調波成分に対しては、寄生回路1dの寄生容量1bと寄生補償部5のキャパシタンス5fとの合成容量により、ロード・インピーダンスZout1は、実効的に短絡した状態とみなし得る。
 第一の実施の形態と同様に、高調波処理回路6は、2次高調波に対する1/4波長オープンスタブと、2次高調波に対する1/4波長伝送線路とで構成される。そして、高調波処理部6から負荷側を見たロード・インピーダンスZout2が逆F級のインピーダンス条件を満たすようにする。
 このとき、2次高調波に対する寄生回路1dの影響は、寄生補償部5で打ち消されている。さらに、寄生補償部に組み込まれたキャパシタンス5fにより、3次高調波以上の奇数高調波に対しても逆F級のインピーダンス条件を満たすことができる。すなわち、Zout1が短絡状態となるようにすることができる。
 本実施形態の回路構成が特に有効となる場合としては、入力信号が数GHz程度で、寄生容量が1pF程度と小さな増幅素子を用いるような場合などが挙げられる。このような、低出力で小さな寄生容量を有する増幅素子を用いる、低出力から中出力の電力増幅器の場合でも、2次高調波処理に対して寄生補償を施すことができる。
 また同時に、3次以上の奇数次の高調波成分に対しても逆F級のインピーダンス条件を満たす奇数次高調波への補償処理を寄生補償部で実現することができる。
 以上のように、寄生成分を有する増幅素子を用いる場合であっても、キャパシタやインダクタの追加のみによって、容易に逆F級のインピーダンス条件を満たすように調整できるので、増幅装置を小型化することができる。
(第3実施形態)
 図6は、本発明の第3の実施の形態である逆F級増幅回路を示す。第3の実施の形態では、寄生補償部の第3の具体回路の構成例を示す。。
 増幅素子1の等価回路は、等価出力電流源1a、寄生容量1b、寄生インダクタ1cを含む。寄生容量1bは、逆F級増幅器のドレイン出力端子とソース端子間に発生し、ドレイン・ソース間を容量結合する。寄生インダクタ1cは、ドレイン出力端子に発生するインダクタである。寄生容量1bと寄生インダクタ1cが、寄生回路1dを構成する。
 寄生補償部5は、LC並列回路5Aを含む高調波共振回路部5F1と、LC並列回路5Bを含む高調波共振回路部5F2を備える。LC並列回路5Aは、キャパシタ5h、5j、インダクタ5g、5iを含む。LC並列回路5Bは、キャパシタ5l、5n、インダクタ5k、5mを含む。
 高調波共振回路部5F1は、寄生回路1dと合わせたインピーダンスが、所望の周波数F1に対して、共振し開放状態となる。高調波共振回路部5F2は、寄生回路1dと合わせたインピーダンスが、所望の周波数F2に対して、共振し開放状態となる。
 このとき、高調波共振回路部5F1は、周波数F2の信号に対しては、LC並列回路5Aの共振周波数をF2に設定することにより開放状態となるため、寄生回路1dの影響を無視できる。
 同様に、高調波共振回路部5F2は、周波数F1の信号に対しては、LC並列回路5Bの共振周波数をF1に設定することにより開放状態となるため、寄生回路1dの影響を無視できる。
 具体的には、高調波共振回路部5Aと5Bはそれぞれ以下の式(3)、式(4)を満たすように設定される。
 1/jω2・Lf1 + jω2・Cf1 = 0 …(3)
 1/jω1・Lf2 + jω1・Cf2 = 0 …(4)
 ここで、jは虚数単位、ωは角周波数、Lf1は高調波共振回路部5Aのインダクタ5gのインダクタンス値、Cf1は高調波共振回路部5F1のキャパシタ5hの容量を表し、ω2は周波数F2の周波数に対応する。
 同様に、Lf2は高調波共振回路部5Bのインダクタ5kのインダクタンス値、Cf2は高調波共振回路部5Bのキャパシタ5lの容量を表し、ω1は周波数F1の周波数に対応する。
 さらに、高調波共振回路部5F1は、LC並列回路5Aに接続されるインダクタ5iとキャパシタ5jを備える。キャパシタ5jは、一方の端子がインダクタ5iに接続され、他方の端子が接地されるDCカット用の容量で、周波数F1の信号の周波数に対して、インピーダンスが無視し得る容量を有する。
 同様に、高調波共振回路部5F2は、LC並列回路5Bに接続されるインダクタ5mと、キャパシタ5nを備える。キャパシタ5nは、一方の端子がインダクタ5mに接続され、他方の端子が接地されるDCカット用の容量で、周波数F2の信号の周波数に対して、インピーダンスが無視し得る容量を有する。
 以上の構成により、周波数F1とF2に対しては、寄生回路1dと寄生補償部5とをあわせたインピーダンスは、開放状態に調整される。
 具体的には、高調波共振回路部5F1と5F2はそれぞれ以下の式(5)、式(6)を満たすように設定される。
 jω1・Cds + 1/{jω1・Ls1 + 1/(jω1・Cf1 + 1/jω1・Lf1)} = 0 …(5)
 jω2・Cds + 1/{jω2・Ls2 + 1/(jω2・Cf2 + 1/jω2・Lf2)} = 0 …(6)
 ここで、Ls1は高調波共振回路部5F1のインダクタ5iのインダクタンス値、Ls2は高調波共振回路部5F1のインダクタ5mのインダクタンス値である。また、ω1は周波数F1の周波数に対応し、ω2は周波数F2の周波数に対応する。つまり、(5)式は、寄生容量1bから、インダクタ5iまでを1つの直列回路と見たときの、インピーダンスの値が、周波数F1において0であることを意味している。(6)式は、寄生容量1bから、インダクタ5mまでを1つの直列回路と見たときの、インピーダンスの値が周波数F2において0であることを意味している。ただし、キャパシタ5j、5nは、それぞれ、周波数F1、F2において、それらのインピーダンスが十分に小さいものとして無視している。
 例えば、F1、F2をそれぞれ入力信号周波数の2次、4次高調波とそれぞれ設定することにより、増幅素子の寄生成分を加味した状態で、2次、4次高調波まで逆F級のインピーダンス条件を満たすことができる。
 第二の周波数例としては、F1、F2をそれぞれ周波数が異なる入力信号の2次高調波に設定する場合がある。このように設定することで、2つの異なる入力信号周波数に対して、増幅素子の寄生素子を考慮した逆F級のインピーダンス条件を満たすことができ、増幅装置のデュアルバンド化に対応することも可能である。
 また、第一の実施形態で述べたように、100W程度の大きな出力電力を発生し得るGaN増幅素子などでは、寄生回路1dの寄生容量1bは数pF程度の大きな容量を有する。そのため、入力信号周波数が数GHz程度の場合、出力される3次以上の高次高調波の周波数においては、寄生シャント容量1bにより奇数次高調波は実質的に短絡され、奇数次高調波に対しても逆F級のインピーダンス条件が満たされる。従って、大出力電力を発生し得る増幅素子などでは、本実施形態の効果は特に大きい。
 なお、上記の説明から明らかなように、本発明は寄生回路を備える増幅素子を用いた逆F級僧服回路全般に適用可能である。従って、本明細書では、増幅素子1としてFETのみを取り上げたが、具体的な増幅素子の構造や材料は特に限定されない。また、各実施形態は、適宜組み合わせで用いることができる。
 以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
 この出願は、2011年11月17日に出願された日本出願特願2011−251844を基礎とする優先権を主張し、その開示の全てをここに取り込む。
 1 増幅素子
 1a 等価出力電流源
 1b 寄生容量
 1c 寄生インダクタ
 1d 寄生回路
 2a、2b: インダクタ
 3 高インピーダンス線路
 4 低インピーダンス線路
 5 寄生補償部
 5a、5d、5i、5m、5g、5k インダクタ
 5b、5e、5f、5h、5j、5l、5n キャパシタ
 5A、5B LC並列共振回路
 5F1、5F2 高調波共振回路部
 6 高調波処理部
 6a 1/4波長伝送線路
 6b 1/4波長オープンスタブ
 7 基本波整合回路
 8 負荷

Claims (8)

  1.  寄生回路を含み、所定の基本波周波数を持つ入力信号を増幅し、前記基本周波数の成分である基本波成分及び前記基本周波数の高調波の成分である高調波成分を含む第1の信号を出力する増幅部と、
     前記寄生回路のインピーダンスと共振することによって、2次の前記高調波成分に対して開放状態となり、前記第1の信号を入力し、第2の信号を出力する寄生補償部と、
     2次の前記高調波成分に対して開放状態となり、前記第2の信号を入力し、第3の信号を出力する高調波処理回路部と、
    を備えることを特徴とする逆F級増幅回路。
  2.  請求項1に記載の逆F級増幅回路であって、
     前記寄生回路は、
     前記増幅部の出力端子と接地端子との間の寄生容量と、
     前記出力端子から見て負荷に対して直列に存在する寄生インダクタと、を含む
    ことを特徴とする逆F級増幅回路。
  3.  請求項1又は2に記載の逆F級増幅回路であって、
     前記寄生補償部は、
     第1の端子及び第2の端子を有し、前記第1の端子が前記接地端子に接続され、前記2次の高調波成分に対して十分に小さいインピーダンスとなる第1のキャパシタと、
     前記第2の端子と前記増幅素子の出力端子とを接続する第1のインダクタとを備える
    ことを特徴とする逆F級増幅回路。
  4.  請求項3に記載の逆F級増幅回路であって、
     前記寄生補償部は、
     前記寄生補償部の入力端子と前記接地端子とを接続し、3次の高調波より高次の前記高調波成分に対して十分に低いインピーダンスとなる第2のキャパシタを備える
    ことを特徴とする逆F級増幅回路。
  5.  請求項1又は2に記載の逆F級増幅回路であって、
     前記寄生補償部は、
     前記第1の信号の4次の前記高調波に対して並列共振する第1の並列共振回路と、
     第3の端子及び第4の端子を有し、前記第3の端子が前記接地端子に接続され、前記2次の高調波成分に対して十分に小さいインピーダンスとなる第3のキャパシタと、
     前記第3の端子と前記第1の共振回路とを接続する第2のインダクタと、
     前記2次の高調波に対して、並列共振する第2の並列共振回路と、
     第5の端子及び第6の端子を有し、前記第5の端子が前記接地端子に接続され、前記2次の高調波成分に対して十分に小さいインピーダンスとなる第4のキャパシタと、
     前記第5の端子と前記第2の共振回路とを接続する第3のインダクタと、
    を備えることを特徴とする逆F級増幅回路。
  6.  請求項1乃至5のいずれか1項に記載の逆F級増幅回路であって、
     前記増幅部は電界効果トランジスタを含み、
     前記寄生容量は、前記電界効果トランジスタのドレインとソース間の寄生容量であり、
     前記寄生インダクタは、前記電界効果トランジスタの寄生ドレイン直列インダクタである
    ことを特徴とする逆F級増幅回路。
  7.  請求項1乃至6のいずれか1項に記載の逆F級増幅回路であって、
     前記第3の信号を入力し、前記基本波成分のインピーダンス整合を行う基本波整合部と、
     前記基本波整合部の出力端子と接地端子を接続する負荷と、
    を備えることを特徴とする逆F級増幅回路。
  8.  寄生回路を含む増幅部によって、所定の基本波周波数を持つ入力信号を増幅して、前記基本周波数の成分である基本波成分及び前記基本周波数の高調波の成分である高調波成分を含む第1の信号を出力し、
     前記寄生回路のインピーダンスと共振することによって、2次の前記高調波成分に対して開放状態となる寄生補償部によって、前記第1の信号を入力して、第2の信号を出力し、
     2次の前記高調波成分に対して開放状態となる高調波処理回路部によって、前記第2の信号を入力し、第3の信号を出力する、
    ことを特徴とする逆F級増幅回路の寄生補償方法。
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