WO2013073544A1 - 逆ｆ級増幅回路及び逆ｆ級増幅回路の寄生回路補償方法 - Google Patents

逆ｆ級増幅回路及び逆ｆ級増幅回路の寄生回路補償方法 Download PDF

Info

Publication number
WO2013073544A1
WO2013073544A1 PCT/JP2012/079442 JP2012079442W WO2013073544A1 WO 2013073544 A1 WO2013073544 A1 WO 2013073544A1 JP 2012079442 W JP2012079442 W JP 2012079442W WO 2013073544 A1 WO2013073544 A1 WO 2013073544A1
Authority
WO
WIPO (PCT)
Prior art keywords
parasitic
circuit
signal
terminal
harmonic
Prior art date
Application number
PCT/JP2012/079442
Other languages
English (en)
French (fr)
Inventor
桂一 元井
高治 松永
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to JP2013544280A priority Critical patent/JP6156148B2/ja
Publication of WO2013073544A1 publication Critical patent/WO2013073544A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/24—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages
    • H03F3/245—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages with semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/56—Modifications of input or output impedances, not otherwise provided for
    • H03F1/565—Modifications of input or output impedances, not otherwise provided for using inductive elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/193—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/60—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators
    • H03F3/601—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators using FET's, e.g. GaAs FET's
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/387—A circuit being added at the output of an amplifier to adapt the output impedance of the amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/391—Indexing scheme relating to amplifiers the output circuit of an amplifying stage comprising an LC-network

Definitions

  • the present invention relates to an inverse class F amplifier circuit that has compensated for a parasitic circuit, and a parasitic circuit compensation method for an inverse class F amplifier circuit.
  • microwaves may be transmitted after power amplification.
  • class A amplifiers, class AB amplifiers, and the like are known due to differences in the DC bias method for the amplifying elements.
  • the class AB amplifier consumes a large amount of power, improvement is desired in terms of practical use and energy saving.
  • class F amplifiers, inverse class F amplifiers, and the like are known.
  • impedance matching is performed so that even-order harmonic signals are in an open state and odd-order harmonic signals are in a short-circuit state. is required.
  • inverse F class impedance condition such impedance matching is referred to as “inverse F class impedance condition”.
  • parasitic capacitance a parasitic shunt capacitance
  • parasitic series inductance hereinafter simply referred to as “parasitic inductance”
  • parasitic capacitance and “parasitic inductance” are collectively referred to as “parasitic circuit”, and the impedance of “parasitic circuit” is referred to as “parasitic component”.
  • parasitic component the impedance of “parasitic circuit” is referred to as “parasitic component”.
  • FET Field Effect Transistor
  • the parasitic circuit of the FET is regarded as a part of the harmonic processing circuit, and compensation is performed using a predetermined circuit so as to satisfy the inverse class F impedance condition at the end face of the equivalent current source inside the parasitic circuit.
  • parasitic compensation is referred to as “parasitic compensation”.
  • an open condition which is an inverse class F impedance condition at an even-order harmonic with respect to a harmonic of about several GHz. It is difficult to satisfy.
  • N N.
  • Non-MA Patent Document 1 proposes an inverse class F amplifier circuit that compensates for parasitic components in an amplifier with high output power.
  • the configuration of the inverse class F amplifier circuit disclosed in Non-Patent Document 1 is shown in FIG.
  • the transistor section 1 in FIG. 7 represents a transistor as an equivalent circuit using an equivalent output current source 1a, a drain-source parasitic capacitance 1b (Cds), and a parasitic inductance 1c (Ld).
  • the inverse class F amplifier circuit includes inductors 2 a and 2 b, a high impedance transmission line 3, and a low impedance transmission line 4.
  • the high impedance transmission line 3 and the low impedance transmission line 4 behave inductively and capacitively, respectively.
  • the impedance Zout1 viewed from the end face of the equivalent current source inside the parasitic component is short-circuited at the second harmonic, so that a circuit configuration that satisfies the inverse class F impedance condition including the parasitic component of the amplifying element is realized.
  • Patent Document 1 Japanese Patent Laid-Open No. 2005-86366
  • Japanese Patent Document 1 Japanese Patent Laid-Open No. 2005-86366
  • Patent Document 2 2005-311579
  • Patent Document 3 proposes a method of parasitic compensation using a load circuit.
  • Non-Patent Document 1 since a high dielectric constant substrate is used to reduce the size of the low impedance line 4, it is necessary to use two types of substrates together.
  • the parasitic component differs depending on the FET to be used, individual design is required for parasitic compensation using the high impedance transmission line 3 and the low impedance line 4.
  • the accuracy is not always high. Therefore, there is no compensation that parasitic compensation can be realized with certainty.
  • a resonance circuit is formed that causes resonance together with a parasitic component with respect to the input signal frequency and cancels the parasitic component with respect to the input signal frequency.
  • Patent Document 3 since the resonance circuit section does not perform parasitic compensation for harmonics, the methods of Patent Documents 1 and 2 cannot cope with a large output amplifying element having a large parasitic capacitance and a high frequency.
  • a resonance circuit is configured using the second transmission line provided in the output load circuit, and the parasitic capacitance is compensated.
  • the line length of the second transmission line depends on the parasitic capacitance, high accuracy is required for the accuracy of the parasitic capacitance of the device model, and the actual parasitic capacitance value is required to have small variations.
  • the inverse class F amplifier circuit of the present invention includes a parasitic circuit, amplifies an input signal having a predetermined fundamental frequency, and a fundamental component which is a fundamental frequency component and a harmonic component which is a harmonic component of the fundamental frequency.
  • An amplifier that outputs the first signal including the signal and the impedance of the parasitic circuit resonates to open the second harmonic component, and the first signal is input and the second signal is output.
  • a harmonic processing circuit unit that is in an open state with respect to the second harmonic component, receives the second signal, and outputs the third signal.
  • the parasitic compensation method for an inverse class F amplifier circuit amplifies an input signal having a predetermined fundamental frequency by an amplifying unit including the parasitic circuit, so that a fundamental component and a harmonic of the fundamental frequency are components.
  • a first signal including a harmonic component that is a wave component is output and resonated with the impedance of the parasitic circuit, whereby the first signal is output by the parasitic compensation unit that is in an open state with respect to the second harmonic component. Is input, the second signal is output, the second signal is input and the third signal is output by the harmonic processing circuit unit that is open to the second harmonic component.
  • the signal is sent to the harmonic processing unit. Therefore, there is an effect that various circuit conditions of the harmonic processing unit are not affected by the parasitic component.
  • FIG. 1 is a block diagram of an inverse class F amplifier circuit of the present invention.
  • FIG. 2 is a block diagram showing a specific circuit configuration diagram of the parasitic compensation unit of the inverse class F amplifier circuit according to the first embodiment.
  • FIG. 3 is a block diagram showing a specific configuration of the harmonic processing unit of the inverse class F amplifier circuit according to the first embodiment.
  • FIG. 4A is a Smith chart in which impedance simulation results are plotted when the load side is viewed from each input node of the inverse class F amplifier circuit according to the first embodiment.
  • FIG. 4B is a Smith chart in which the simulation result of the impedance viewed from each input node when the parasitic compensation unit is removed from the configuration of FIG. 3 is plotted.
  • FIG. 4A is a Smith chart in which impedance simulation results are plotted when the load side is viewed from each input node of the inverse class F amplifier circuit according to the first embodiment.
  • FIG. 4B is a Smith chart in which the simulation result of the impedance
  • FIG. 4C is a graph showing frequency characteristics of a simulation result of the circuit used in FIG. 4A.
  • FIG. 5 is a block diagram of an inverse class F amplifier circuit according to the second embodiment.
  • FIG. 6 is a block diagram of an inverse class F amplifier circuit according to the third embodiment.
  • FIG. 7 is a block diagram of the inverse class F amplifier circuit described in Non-Patent Document 1.
  • FIG. 1 is a block diagram of an inverse class F amplifier circuit according to this embodiment.
  • the inverse class F amplifier circuit of this embodiment includes an amplifier element 1, a parasitic compensation unit 5, and a harmonic processing unit 6.
  • the equivalent circuit of the amplifying element 1 includes an equivalent output current source 1a, a parasitic capacitance 1b, and a parasitic inductor 1c.
  • the parasitic capacitance 1b is generated between the drain output terminal and the source terminal of the inverse class F amplifier and capacitively couples the drain and the source.
  • the parasitic inductor 1c is an inductor generated at the drain output terminal.
  • the parasitic capacitance 1b and the parasitic inductor 1c constitute a parasitic circuit 1d.
  • the parasitic compensation unit 5 is connected to the output terminal of the amplifying element 1 and inputs the output signal of the amplifying element 1.
  • the harmonic processing unit 6 is connected to the output terminal of the parasitic compensation unit 5 and receives the output signal of the parasitic compensation unit 5.
  • the output signal of the amplifying element 1 includes a fundamental frequency signal component and a harmonic signal component that is a frequency component that is an integral multiple of the fundamental frequency.
  • the parasitic circuit 1d causes a phase shift in the signal at the drain output terminal node. For this reason, the phase of the harmonic signal component at the drain output terminal is shifted by the parasitic circuit 1d and output from the parasitic circuit 1d.
  • FIG. 2 is a block diagram showing a specific circuit configuration example of the parasitic compensation unit of the inverse class F amplifier circuit.
  • the parasitic compensation unit 5 includes a capacitor 5b and an inductor 5a.
  • the capacitor 5b is a DC-cutting capacitor having a sufficiently large capacitance that can be ignored with respect to the second harmonic component and having one terminal grounded.
  • the inductor 5 a connects the capacitor 5 b and the output terminal of the amplifying element 1.
  • the inductor 5a is formed of, for example, a bonding wire.
  • the parasitic circuit 1d and the parasitic compensation unit 5 perform LC parallel resonance with respect to the signal component of the second harmonic, and cancel the parasitic component with respect to the frequency of the second harmonic.
  • the value Ls of the inductor 5a satisfies the following formula (1).
  • j ⁇ Cds + 1 / j ⁇ Ls 0 (1)
  • j is an imaginary unit
  • ⁇ is the angular frequency of the second harmonic
  • Cds is the value of the parasitic capacitance 1b.
  • Ls includes the inductance values of the inductor 5a and the drain parasitic inductor 1c.
  • the parasitic compensation part 5 implement
  • the harmonic processing unit 6 includes a quarter wavelength transmission line 6a for the second harmonic and a quarter wavelength open stub 6b for the second harmonic.
  • the fundamental wave matching unit 7 performs impedance matching with the load 8 on the fundamental wave component.
  • the load impedance Zout3 viewed from the input node C of the harmonic processing unit 6b is short-circuited with respect to the frequency component of the second harmonic.
  • the load impedance Zout2 viewed from the input node B of the harmonic processing unit 6a is converted into an open state with respect to the frequency component of the second harmonic by the quarter wavelength transmission line 6a.
  • the impedance of the parasitic capacitance 1b is close to a short circuit state with respect to the frequency component of the second harmonic, the influence of the parasitic capacitance 1b is significant on the impedance Zout1 viewed from the input node A of the parasitic circuit 1d. appear. That is, even if the load impedance Zout2 alone is open to the second harmonic, the impedance Zout1 is short-circuited to the frequency of the second harmonic.
  • such a state may be a case where a GaN (gallium nitride) amplifying element used for a large output power amplifier is used.
  • a GaN amplifying element for a large output power amplifier may have a parasitic capacitance of about several pF.
  • FIG. 4A is a Smith chart in which a simulation result of load impedance (S11 in the S parameter) when the load side is viewed from the nodes A, B, and C when the circuit is configured under the following conditions.
  • FIG. 4B shows a simulation result when the parasitic compensation unit 5 is removed from the circuit used in the simulation of FIG. 4A. Also in FIG. 4B, simulation results at nodes A, B, and C are plotted on the Smith chart. In FIG. 4B, the state of impedance at the input node A point of the parasitic circuit 1d is closer to the short circuit side. On the other hand, in FIG.
  • FIG. 4C is a graph illustrating a simulation result of the circuit used in FIG. 4A in a frequency range from 6.4 GHz to 32 GHz. In this way, the third-order and higher harmonics are close to a short circuit state.
  • the parasitic compensation unit simply performs parasitic compensation on the second harmonic of the output signal of the amplification element, and then outputs it to the harmonic processing unit. To do.
  • FIG. 5 shows an inverse class F amplifier circuit according to the second embodiment of the present invention. In the second embodiment, a configuration example of a second specific circuit of the parasitic compensation unit is shown.
  • the equivalent circuit of the amplifying element 1 includes an equivalent output current source 1a, a parasitic capacitance 1b, and a parasitic inductor 1c.
  • the parasitic capacitance 1b is generated between the drain output terminal and the source terminal of the inverse class F amplifier and capacitively couples the drain and the source.
  • the parasitic inductor 1c is an inductor generated at the drain output terminal.
  • the parasitic capacitance 1b and the parasitic inductor 1c constitute a parasitic circuit 1d.
  • the parasitic compensation unit 5 includes capacitors 5e and 5f and an inductor 5d. Capacitor 5e is a DC-cutting capacitor having a sufficiently large capacitance that can be ignored with respect to the second-order harmonic component and having one terminal grounded.
  • the inductor 5d connects the capacitor 5e and the output terminal of the amplifying element 1.
  • the inductor 5d is formed of a bonding wire.
  • One terminal of the capacitor 5f is connected to the output terminal of the FET, and the other terminal is grounded.
  • the inductor 5d is adjusted so as to have a value that causes resonance with respect to the frequency of the second harmonic component, together with the impedances of the parasitic circuit 1d, the capacitor 5f, and the inductor 5d.
  • the parasitic compensation unit 5 can perform LC parallel resonance with the parasitic circuit 1d with respect to the second harmonic signal component and cancel the parasitic component with respect to the second harmonic.
  • the inductance value Ls of the inductor 5d and the capacitance value Cadd of the capacitance 5f satisfy the following expression (2).
  • j is an imaginary unit
  • ⁇ is an angular frequency of the second harmonic
  • Cds is a capacitance value of the parasitic capacitance 1b of the parasitic circuit 1d.
  • Ls includes the inductance values of the inductor 5d and the drain parasitic inductor 1c.
  • the load impedance Zout1 is effectively short-circuited by the combined capacitance of the parasitic capacitance 1b of the parasitic circuit 1d and the capacitance 5f of the parasitic compensation unit 5.
  • the harmonic processing circuit 6 includes a 1 ⁇ 4 wavelength open stub for the second harmonic and a 1 ⁇ 4 wavelength transmission line for the second harmonic. Then, the load impedance Zout2 viewed from the harmonic side from the harmonic processing unit 6 is set so as to satisfy the inverse F class impedance condition. At this time, the influence of the parasitic circuit 1 d on the second harmonic is canceled by the parasitic compensation unit 5.
  • the reverse F-class impedance condition can be satisfied even for odd-numbered harmonics higher than the third harmonic by the capacitance 5f incorporated in the parasitic compensation unit. That is, Zout1 can be short-circuited.
  • the circuit configuration of the present embodiment is particularly effective, there is a case where an amplification element having a small input signal of about several GHz and a parasitic capacitance of about 1 pF is used. Parasitic compensation can be applied to the second harmonic processing even in the case of such a low-power to medium-power power amplifier using an amplifying element having a low output and a small parasitic capacitance.
  • FIG. 6 shows an inverse class F amplifier circuit according to the third embodiment of the present invention.
  • the equivalent circuit of the amplifying element 1 includes an equivalent output current source 1a, a parasitic capacitance 1b, and a parasitic inductor 1c.
  • the parasitic capacitance 1b is generated between the drain output terminal and the source terminal of the inverse class F amplifier and capacitively couples the drain and the source.
  • the parasitic inductor 1c is an inductor generated at the drain output terminal.
  • the parasitic capacitance 1b and the parasitic inductor 1c constitute a parasitic circuit 1d.
  • the parasitic compensation unit 5 includes a harmonic resonance circuit unit 5F1 including an LC parallel circuit 5A and a harmonic resonance circuit unit 5F2 including an LC parallel circuit 5B.
  • the LC parallel circuit 5A includes capacitors 5h and 5j and inductors 5g and 5i.
  • the LC parallel circuit 5B includes capacitors 5l and 5n and inductors 5k and 5m.
  • the impedance combined with the parasitic circuit 1d resonates with respect to the desired frequency F1 and becomes an open state.
  • the impedance combined with the parasitic circuit 1d resonates with respect to the desired frequency F2 and becomes an open state.
  • the harmonic resonance circuit unit 5F1 is in an open state by setting the resonance frequency of the LC parallel circuit 5A to F2 for the signal of the frequency F2, and thus the influence of the parasitic circuit 1d can be ignored.
  • the harmonic resonance circuit unit 5F2 is in an open state by setting the resonance frequency of the LC parallel circuit 5B to F1 with respect to the signal of the frequency F1, the influence of the parasitic circuit 1d can be ignored.
  • the harmonic resonance circuit units 5A and 5B are set so as to satisfy the following expressions (3) and (4), respectively.
  • 1 / j ⁇ 2 ⁇ Lf1 + j ⁇ 2 ⁇ Cf1 0
  • 1 / j ⁇ 1 ⁇ Lf2 + j ⁇ 1 ⁇ Cf2 0
  • j is an imaginary unit
  • ⁇ is an angular frequency
  • Lf1 is an inductance value of the inductor 5g of the harmonic resonance circuit unit 5A
  • Cf1 is a capacitance of the capacitor 5h of the harmonic resonance circuit unit 5F1
  • ⁇ 2 is a frequency of the frequency F2.
  • Lf2 represents the inductance value of the inductor 5k of the harmonic resonance circuit unit 5B
  • Cf2 represents the capacitance of the capacitor 5l of the harmonic resonance circuit unit 5B
  • ⁇ 1 corresponds to the frequency of the frequency F1.
  • the harmonic resonance circuit unit 5F1 includes an inductor 5i and a capacitor 5j connected to the LC parallel circuit 5A.
  • Capacitor 5j is a DC cut capacitor having one terminal connected to inductor 5i and the other terminal grounded, and has a capacitor whose impedance is negligible with respect to the frequency of the signal of frequency F1.
  • the harmonic resonance circuit unit 5F2 includes an inductor 5m connected to the LC parallel circuit 5B and a capacitor 5n.
  • Capacitor 5n is a DC-cutting capacitor whose one terminal is connected to inductor 5m and the other terminal is grounded, and has a capacitor whose impedance can be ignored with respect to the frequency of the signal of frequency F2.
  • the harmonic resonance circuit units 5F1 and 5F2 are set so as to satisfy the following expressions (5) and (6), respectively.
  • Ls1 is an inductance value of the inductor 5i of the harmonic resonance circuit unit 5F
  • Ls2 is an inductance value of the inductor 5m of the harmonic resonance circuit unit 5F1.
  • ⁇ 1 corresponds to the frequency F1
  • ⁇ 2 corresponds to the frequency F2.
  • equation (5) means that the impedance value when the part from the parasitic capacitance 1b to the inductor 5i is regarded as one series circuit is 0 at the frequency F1.
  • the expression (6) means that the impedance value is 0 at the frequency F2 when the parasitic capacitance 1b to the inductor 5m are viewed as one series circuit.
  • the capacitors 5j and 5n are ignored because their impedances are sufficiently small at the frequencies F1 and F2, respectively.
  • F1 and F2 as the second and fourth harmonics of the input signal frequency, respectively, the inverse F class impedance condition up to the second and fourth harmonics in a state where the parasitic component of the amplifying element is added. Can be met.
  • F1 and F2 may be set to second harmonics of input signals having different frequencies.
  • the parasitic capacitance 1b of the parasitic circuit 1d has a large capacitance of about several pF in a GaN amplification element that can generate a large output power of about 100 W.
  • the present invention can be applied to all inverted F class monastic circuits using an amplifying element having a parasitic circuit. Therefore, in this specification, only the FET is taken up as the amplifying element 1, but the specific structure and material of the amplifying element are not particularly limited. Moreover, each embodiment can be used in combination as appropriate.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

増幅素子の有する寄生成分に対する寄生補償を施した、逆Ｆ級増幅回路を提供する。本発明の逆Ｆ級増幅回路は、寄生回路を含み、所定の基本波周波数を持つ入力信号を増幅し、基本周波数の成分である 基本波成分及び基本周波数の高調波の成分である高調波成分を含む第１の信号を出力する増幅部と、寄生回路のインピーダンスと共振することによって、２次の高調波成分に対して開放状態となり、第１の 信号を入力し、第２の信号を出力する寄生補償部と、２次の高調波成分に対して開放状態となり、第２の信号を入力し、第３の信号を出力する高調波処理回路部と、を備える。

Description

逆Ｆ級増幅回路及び逆Ｆ級増幅回路の寄生回路補償方法
　本発明は、寄生回路に対する補償を施した逆Ｆ級増幅回路、及び逆Ｆ級増幅回路の寄生回路補償方法に関する。
　移動体基地局などにおいては、マイクロ波が電力増幅されて送信される場合がある。マイクロ波の電力増幅に用いられる電力増幅器には、増幅素子への直流バイアス方法の違いにより、Ａ級増幅器、ＡＢ級増幅器などが知られている。例えば、ＡＢ級増幅器は、大きな電力を消費するので、実用上及び省エネルギーの観点から改善が望まれている。
　電力変換効率が高い増幅回路として、Ｆ級増幅器、逆Ｆ級増幅器などが知られている。逆Ｆ級増幅回路では、消費電力を削減するために、偶数次高調波の信号に対しては開放状態となり、奇数次高調波の信号に対しては短絡状態となるようにインピーダンス整合を行うことが必要である。以下、このようなインピーダンス整合を「逆Ｆ級のインピーダンス条件を満たす」という。
　ところが、現実の増幅器では、出力端子に寄生シャント容量（以下、単に「寄生容量」という。）や寄生直列インダクタンス（以下、単に「寄生インダクタンス」という。）が存在する。そのため、増幅素子の出力端子において、各高調波間の信号成分に位相のずれが生じて逆Ｆ級のインピーダンス条件を満たすことができず、十分に消費電力を削減できないという問題が生じる。以降、「寄生容量」と「寄生インダクタンス」を合わせて、「寄生回路」といい、「寄生回路」のインピーダンスを「寄生成分」という。
　上記の問題に対応して、現実に逆Ｆ級のインピーダンス条件を満たすためには、寄生成分を考慮することが必要である。例えば、電界効果トランジスタ（以下、ＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）という。）を用いる場合では、ドレイン・ソース間寄生容量Ｃｄｓ、ドレイン寄生インダクタンスＬｄを加味する。すなわち、ＦＥＴの寄生回路を高調波処理回路の一部とみなした上で、寄生回路内部の等価電流源端面で、逆Ｆ級のインピーダンス条件を満たすように所定の回路を用いて補償する。以下、このような補償を「寄生補償」という。
　しかしながら、特に、１００Ｗ程度の大きな電力の出力信号を出力可能な増幅素子では、寄生容量が大きいため、数ＧＨｚ程度の高調波に対する偶数次高調波での逆Ｆ級のインピーダンス条件である、開放条件を満たすことが困難である。
　これに対して、「Ｎ．Ｕｉ，ｅｔ　ａｌ．，“Ｉｎｖｅｒｓｅ　Ｃｌａｓｓ−Ｆ　ＧａＮ−ＨＥＭＴｓ　Ｄｏｈｅｒｔｙ　ａｎｄ　Ｅｎｖｅｌｏｐｅ　Ｔｒａｃｋｉｎｇ“，２０１０　ＩＥＥＥ　ＭＴＴ−Ｓ　Ｉｎｔ．Ｍｉｃｒｏｗａｖｅ　Ｓｙｍｐｏｓｉｕｍ　Ｗｏｒｋｓｈｏｐ　ＷＳＦ−６，ＭＡＹ　２０１０」（以降、「非特許文献１」という。）に、大出力電力の増幅器において、寄生成分を補償した逆Ｆ級増幅回路が提案されている。非特許文献１に開示された逆Ｆ級増幅回路の構成を図７に示す。図７のトランジスタ部１は、等価出力電流源１ａ、ドレイン・ソース間寄生容量１ｂ（Ｃｄｓ）、寄生インダクタンス１ｃ（Ｌｄ）を用いて、トランジスタを等価回路として表したものである。
　さらに、上記の逆Ｆ級増幅回路は、インダクタ２ａ、２ｂ、高インピーダンス伝送線路３、低インピーダンス伝送路４を備える。高インピーダンス伝送路３、低インピーダンス伝送路４は、それぞれ、誘導的、容量的に振舞う。これにより、寄生成分内部の等価電流源端面からみたインピーダンスＺｏｕｔ１が、２倍高調波で短絡状態となるので、増幅素子の寄生成分を含め、逆Ｆ級のインピーダンス条件を満たす回路構成が実現される。
　また、別の寄生補償の方法として、特開２００５−８６３６６号公報（以降、「特許文献１」という。）、特開２００５−３１１５７９号公報（以降、「特許文献２」という。）には、基本波周波数で寄生容量Ｃｄｓと共振する共振回路を接続し、基本波周波数に対して寄生容量が影響しないようにする手法が提案されている。さらに、特許文献１、特許文献２の手法では、共振回路の出力端子に基本波整合に影響を与えずに高調波インピーダンス整合を行なう高調波インピーダンス整合回路が接続されている。
　特開２００９−１３０４７２号公報（以降、「特許文献３」という。）には、負荷回路を用いて寄生補償する手法が提案されている。
　非特許文献１の手法では、低インピーダンス線路４の小型化のために高誘電率基板を用いるので２種類の基板を併用する必要がある。加えて、寄生成分は使用するＦＥＴにより異なるので、高インピーダンス伝送路３、低インピーダンス線路４を用いた寄生補償には個別設計が必要となる。このとき、設計に使用するＦＥＴのデバイス・モデルの精度に大きく依存するが、その精度は常に高いとは限らない。従って、確実に寄生補償が実現できるという補償がない。
　また、特許文献１、２の手法では、入力信号周波数に対して寄生成分と合わせて共振を引き起こし、入力信号周波数に対して寄生成分を打ち消す共振回路を形成している。しかし、共振回路部では高調波に対しての寄生補償をしていないため、大きな寄生容量を有する大出力増幅素子や高い周波数には、特許文献１、２の手法は対応することができない。
　特許文献３の手法では、出力負荷回路に備えられた第２伝送線路を用いて共振回路を構成し、寄生容量を補償する。このとき、第２伝送線路の線路長が寄生容量に依存するので、デバイス・モデルの寄生容量の精度には高い精度が求められたり、実際の寄生容量の値にはバラツキが小さいことが求められたりする。しかし、モデルにおける寄生容量の精度が常に高いこと、及び寄生容量の値のバラツキが小さいことは必ずしも保証されない。従って、出力負荷回路の入力ノードでは、２次高調波に対する逆Ｆ級のインピーダンス条件が満たされない可能性、すなわち２次高調波に対して開放状態とならない可能性がある。
（発明の目的）
　本発明の目的は、増幅素子の有する寄生成分に対する寄生補償を施した、逆Ｆ級増幅回路を提供することである。また、本発明の他の目的は、逆Ｆ級増幅回路が備える増幅素子の有する寄生成分に対する寄生補償を行う、逆Ｆ級増幅回路の寄生回路補償方法を提供することである。
　本発明の逆Ｆ級増幅回路は、寄生回路を含み、所定の基本波周波数を持つ入力信号を増幅し、基本周波数の成分である基本波成分及び基本周波数の高調波の成分である高調波成分を含む第１の信号を出力する増幅部と、寄生回路のインピーダンスと共振することによって、２次の高調波成分に対して開放状態となり、第１の信号を入力し、第２の信号を出力する寄生補償部と、２次の高調波成分に対して開放状態となり、第２の信号を入力し、第３の信号を出力する高調波処理回路部と、を備えることを特徴とする。
　本発明の逆Ｆ級増幅回路の寄生補償方法は、寄生回路を含む増幅部によって、所定の基本波周波数を持つ入力信号を増幅して、基本周波数の成分である基本波成分及び基本周波数の高調波の成分である高調波成分を含む第１の信号を出力し、寄生回路のインピーダンスと共振することによって、２次の高調波成分に対して開放状態となる寄生補償部によって、第１の信号を入力して、第２の信号を出力し、２次の高調波成分に対して開放状態となる高調波処理回路部によって、第２の信号を入力し、第３の信号を出力することを特徴とする。
　本発明の逆Ｆ級増幅回路及び逆Ｆ級増幅回路の寄生補償方法は、逆Ｆ級増幅回路が備える増幅素子の寄生成分を補償した後、信号を高調波処理部へ送る。そのため、高調波処理部の種々の回路条件が、寄生成分に影響されないという効果がある。
　図１は、本発明の逆Ｆ級増幅回路のブロック図である。
　図２は、第１実施形態にかかる逆Ｆ級増幅回路の、寄生補償部の具体的な回路構成図を示したブロック図である。
　図３は、第１実施形態にかかる逆Ｆ級増幅回路の、高調波処理部の具体的構成を示したブロック図である。
　図４Ａは、第１実施形態にかかる逆Ｆ級増幅回路の各入力ノードから負荷側を見たときのインピーダンスのシミュレーション結果をプロットしたスミスチャートである。
　図４Ｂは、図３の構成から寄生補償部を除いたときの、各入力ノードから見たときのインピーダンスのシミュレーション結果をプロットしたスミスチャートである。
　図４Ｃは、図４Ａで用いた回路のシミュレーション結果の周波数特性を示すグラフである。
　図５は、第２実施形態にかかる逆Ｆ級増幅回路のブロック図である。
　図６は、第３実施形態にかかる逆Ｆ級増幅回路のブロック図である。
　図７は、非特許文献１に記載された逆Ｆ級増幅回路のブロック図である。
（第１の実施形態）
　次に、本発明の実施の形態を、図を参照して詳細に説明する。図１は、本実施形態の逆Ｆ級増幅回路のブロック図である。
　本実施形態の逆Ｆ級増幅回路は、増幅素子１、寄生補償部５、高調波処理部６を備える。
　増幅素子１の等価回路は、等価出力電流源１ａ、寄生容量１ｂ、寄生インダクタ１ｃを含む。寄生容量１ｂは、逆Ｆ級増幅器のドレイン出力端子とソース端子間に発生し、ドレイン・ソース間を容量結合する。寄生インダクタ１ｃは、ドレイン出力端子に発生するインダクタである。寄生容量１ｂと寄生インダクタ１ｃが、寄生回路１ｄを構成する。
　寄生補償部５は増幅素子１の出力端子に接続され、増幅素子１の出力信号を入力する。高調波処理部６は寄生補償部５の出力端子に接続され、寄生補償部５の出力信号を入力する。
　増幅素子１の出力信号は、基本周波数の信号成分と、基本周波数の整数倍の周波数成分である高調波の信号成分とを含む。また、寄生回路１ｄにより、ドレイン出力端子ノードにおける信号には位相にずれが生じる。このため、高調波の信号成分のドレイン出力端子における位相は、寄生回路１ｄによりずらされ、寄生回路１ｄから出力される。
　そこで、等価出力電流源１ａから負荷側を見たときの高調波のインピーダンス条件が、高調波処理部で設定された開放状態や短絡状態になるように、寄生補償部５が形成される。すなわち、寄生補償部５は、寄生回路１ｄの存在を考慮して逆Ｆ級のインピーダンス条件が満たされるように形成される。
　図２は、逆Ｆ級増幅回路の、寄生補償部の具体回路構成例を示したブロック図である。寄生補償部５は、キャパシタ５ｂ、インダクタ５ａを含む。
　キャパシタ５ｂは、２次高調波成分に対して無視し得るインピーダンスとなるような十分に大きい容量を有する、一方の端子が接地されたＤＣカット用の容量である。インダクタ５ａは、キャパシタ５ｂと増幅素子１の出力端子とを接続する。インダクタ５ａは、例えば、ボンディング・ワイヤーなどで構成される。
　２次高調波の信号成分に対して、寄生回路１ｄと寄生補償部５はＬＣ並列共振し、２次高調波の周波数に対して寄生成分を打ち消す。具体的には、インダクタ５ａの値Ｌｓは、以下の式（１）を満たす。
　ｊωＣｄｓ　＋　１／ｊωＬｓ　＝　０　　…（１）
　ここで、ｊは虚数単位、ωは２次高調波の角周波数、Ｃｄｓは寄生容量１ｂの値である。なお、Ｌｓには、寄生回路１ｄのドレイン寄生インダクタ１ｃのインダクタンス値Ｌｄが無視できない場合は、Ｌｄを加えた値が使用される。つまり、Ｌｓには、インダクタ５ａとドレイン寄生インダクタ１ｃのインダクタンス値を含む。
　なお、寄生補償部５は、逆Ｆ級のインピーダンス条件のうち、２次高調波に対する開放状態を実現するものである。そのため、３次高調波以上の高調波成分が寄生回路１ｄの寄生容量により実効的に短絡した状態とみなし得る場合には、寄生補償部５による補償効果はさらに大きい。
　図３は、高調波処理部６が、２次高調波に対する１／４波長伝送線路６ａと、２次高調波に対する１／４波長オープンスタブ６ｂとで構成された場合のブロック図である。基本波整合部７は、基本波成分に対して、負荷８とのインピーダンス整合を行う。
　１／４波長オープンスタブ６ｂにより、２次高調波の周波数成分に対して、高調波処理部６ｂの入力ノードＣから見たロード・インピーダンスＺｏｕｔ３は、短絡状態となる。さらに、１／４波長伝送線路６ａにより、２次高調波の周波数成分に対して、高調波処理部６ａの入力ノードＢから見たロード・インピーダンスＺｏｕｔ２が開放状態へと変換される。
　ただし、寄生容量１ｂのインピーダンスが２次高調波の周波数成分に対して短絡状態に近い状態である場合は、寄生回路１ｄの入力ノードＡから見たインピーダンスＺｏｕｔ１には寄生容量１ｂの影響が顕著に現れる。すなわち、ロード・インピーダンスＺｏｕｔ２単体では２次高調波に対して開放状態となっていたとしても、インピーダンスＺｏｕｔ１は２次高調波の周波数に対して短絡状態となってしまう。特にこのような状態となる場合としては、大出力電力増幅器用に用いられるＧａＮ（窒化ガリウム）増幅素子を用いる場合が挙げられる。大出力電力増幅器用のＧａＮ増幅素子は、数ｐＦ程度の大きさの寄生容量を有することがある。
　そこで、寄生補償部５によって寄生補償を行うことにより、寄生補償部５と寄生回路１ｄとを合わせた全体のインピーダンスを２次高調波の周波数成分に対して開放状態とする。このとき、高調波処理部６の入力ノードで設定された開放状態が、寄生回路１ｄの入力ノードでも保たれる。
　図４Ａは、以下の条件で回路を構成したときの、ノードＡ、Ｂ、Ｃから負荷側を見たときのロード・インピーダンス（ＳパラメータにおけるＳ１１）のシミュレーション結果をプロットしたスミスチャートである。
　Ｃｄｓ＝４．１９ｐＦ、
　Ｌｓ＝０．１４７ｎＨ
　Ｃｄｃ＝１０００ｐＦ
　なお、伝送線路６ｂは、２次高調波に対する１／４波長オープンスタブの理想伝送線路、伝送線路６ａは２次高調波に対する１／４波長線路である。
　図４Ｂは、図４Ａのシミュレーションで用いた回路から寄生補償部５を取り外した場合のシミュレーション結果である。図４Ｂにも、ノードＡ、Ｂ、Ｃでのシミュレーション結果がスミスチャート上にプロットされている。
　図４Ｂでは、寄生回路１ｄの入力ノードＡ点でのインピーダンスの状態が短絡側に寄っている。これに対して、寄生補償部５を導入した図４Ａでは、入力ノードＡから見た場合にも、ノードＣで設定した開放状態が保たれていることがわかる。
　図４Ｃは、図４Ａで用いた回路のシミュレーション結果を、６．４ＧＨｚから３２ＧＨｚまでの周波数範囲で図示したグラフである。このように、３次以上の高次高調波では短絡状態に近づいている。
　以上のように、本実施形態の逆Ｆ級増幅回路では、寄生補償部によって、増幅素子の出力信号の２次高調波に対して簡易的に寄生補償を施した後、高調波処理部へ出力する。そのため、寄生容量１ｂを有する増幅素子を用いる電力増幅器でも、高調波処理部６の入力ノードＢでロード・インピーダンスが単独で逆Ｆ級のインピーダンス条件を満たしさえすればよい。
　このように、本実施形態の逆Ｆ級増幅回路では、高調波処理部が単独で逆Ｆ級のインピーダンス条件を満たすように設計することが可能となり、逆Ｆ級増幅回路の設計の高効率化を図ることができる。
（第２実施形態）
　図５は、本発明の第２の実施の形態である逆Ｆ級増幅回路を示す。第２の実施の形態では、寄生補償部の第２の具体回路の構成例を示す。
　増幅素子１の等価回路は、等価出力電流源１ａ、寄生容量１ｂ、寄生インダクタ１ｃを含む。寄生容量１ｂは、逆Ｆ級増幅器のドレイン出力端子とソース端子間に発生し、ドレイン・ソース間を容量結合する。寄生インダクタ１ｃは、ドレイン出力端子に発生するインダクタである。寄生容量１ｂと寄生インダクタ１ｃが、寄生回路１ｄを構成する。
　寄生補償部５は、キャパシタ５ｅ、５ｆ、インダクタ５ｄを含む。
　キャパシタ５ｅは、２次高調波成分に対して無視し得るインピーダンスとなるような十分に大きい容量を有する、一方の端子が接地されたＤＣカット用の容量である。インダクタ５ｄは、キャパシタ５ｅと増幅素子１の出力端子とを接続する。インダクタ５ｄは、例えば、ボンディング・ワイヤーで構成される。キャパシタ５ｆは、一方の端子がＦＥＴの出力端子に接続され、他方の端子が接地される。
　インダクタ５ｄは、寄生回路１ｄ、キャパシタ５ｆ、インダクタ５ｄのインピーダンスと合わせて、２次高調波成分の周波数に対して共振を起こす値を持つように調整される。このとき、寄生補償部５は、２次高調波の信号成分に対して寄生回路１ｄとＬＣ並列共振し、２次高調波に対して寄生成分を打ち消すことができる。
　具体的には、インダクタ５ｄのインダクタンス値Ｌｓ、キャパシタンス５ｆの容量値Ｃａｄｄは、以下の式（２）を満たす。
　ｊω（Ｃｄｓ　＋　Ｃａｄｄ）　＋　１／ｊωＬｓ　＝　０　　…（２）
　ここで、ｊは虚数単位、ωは２次高調波の角周波数、Ｃｄｓは寄生回路１ｄの寄生容量１ｂの容量値である。なお、Ｌｓには、寄生回路１ｄのドレイン寄生インダクタ１ｃのインダクタンス値Ｌｄが無視できない場合は、Ｌｄを加えた値が使用される。つまり、Ｌｓには、インダクタ５ｄとドレイン寄生インダクタ１ｃのインダクタンス値を含む。
　なお、３次高調波以上の高調波成分に対しては、寄生回路１ｄの寄生容量１ｂと寄生補償部５のキャパシタンス５ｆとの合成容量により、ロード・インピーダンスＺｏｕｔ１は、実効的に短絡した状態とみなし得る。
　第一の実施の形態と同様に、高調波処理回路６は、２次高調波に対する１／４波長オープンスタブと、２次高調波に対する１／４波長伝送線路とで構成される。そして、高調波処理部６から負荷側を見たロード・インピーダンスＺｏｕｔ２が逆Ｆ級のインピーダンス条件を満たすようにする。
　このとき、２次高調波に対する寄生回路１ｄの影響は、寄生補償部５で打ち消されている。さらに、寄生補償部に組み込まれたキャパシタンス５ｆにより、３次高調波以上の奇数高調波に対しても逆Ｆ級のインピーダンス条件を満たすことができる。すなわち、Ｚｏｕｔ１が短絡状態となるようにすることができる。
　本実施形態の回路構成が特に有効となる場合としては、入力信号が数ＧＨｚ程度で、寄生容量が１ｐＦ程度と小さな増幅素子を用いるような場合などが挙げられる。このような、低出力で小さな寄生容量を有する増幅素子を用いる、低出力から中出力の電力増幅器の場合でも、２次高調波処理に対して寄生補償を施すことができる。
　また同時に、３次以上の奇数次の高調波成分に対しても逆Ｆ級のインピーダンス条件を満たす奇数次高調波への補償処理を寄生補償部で実現することができる。
　以上のように、寄生成分を有する増幅素子を用いる場合であっても、キャパシタやインダクタの追加のみによって、容易に逆Ｆ級のインピーダンス条件を満たすように調整できるので、増幅装置を小型化することができる。
（第３実施形態）
　図６は、本発明の第３の実施の形態である逆Ｆ級増幅回路を示す。第３の実施の形態では、寄生補償部の第３の具体回路の構成例を示す。。
　増幅素子１の等価回路は、等価出力電流源１ａ、寄生容量１ｂ、寄生インダクタ１ｃを含む。寄生容量１ｂは、逆Ｆ級増幅器のドレイン出力端子とソース端子間に発生し、ドレイン・ソース間を容量結合する。寄生インダクタ１ｃは、ドレイン出力端子に発生するインダクタである。寄生容量１ｂと寄生インダクタ１ｃが、寄生回路１ｄを構成する。
　寄生補償部５は、ＬＣ並列回路５Ａを含む高調波共振回路部５Ｆ１と、ＬＣ並列回路５Ｂを含む高調波共振回路部５Ｆ２を備える。ＬＣ並列回路５Ａは、キャパシタ５ｈ、５ｊ、インダクタ５ｇ、５ｉを含む。ＬＣ並列回路５Ｂは、キャパシタ５ｌ、５ｎ、インダクタ５ｋ、５ｍを含む。
　高調波共振回路部５Ｆ１は、寄生回路１ｄと合わせたインピーダンスが、所望の周波数Ｆ１に対して、共振し開放状態となる。高調波共振回路部５Ｆ２は、寄生回路１ｄと合わせたインピーダンスが、所望の周波数Ｆ２に対して、共振し開放状態となる。
　このとき、高調波共振回路部５Ｆ１は、周波数Ｆ２の信号に対しては、ＬＣ並列回路５Ａの共振周波数をＦ２に設定することにより開放状態となるため、寄生回路１ｄの影響を無視できる。
　同様に、高調波共振回路部５Ｆ２は、周波数Ｆ１の信号に対しては、ＬＣ並列回路５Ｂの共振周波数をＦ１に設定することにより開放状態となるため、寄生回路１ｄの影響を無視できる。
　具体的には、高調波共振回路部５Ａと５Ｂはそれぞれ以下の式（３）、式（４）を満たすように設定される。
　１／ｊω２・Ｌｆ１　＋　ｊω２・Ｃｆ１　＝　０　…（３）
　１／ｊω１・Ｌｆ２　＋　ｊω１・Ｃｆ２　＝　０　…（４）
　ここで、ｊは虚数単位、ωは角周波数、Ｌｆ１は高調波共振回路部５Ａのインダクタ５ｇのインダクタンス値、Ｃｆ１は高調波共振回路部５Ｆ１のキャパシタ５ｈの容量を表し、ω２は周波数Ｆ２の周波数に対応する。
　同様に、Ｌｆ２は高調波共振回路部５Ｂのインダクタ５ｋのインダクタンス値、Ｃｆ２は高調波共振回路部５Ｂのキャパシタ５ｌの容量を表し、ω１は周波数Ｆ１の周波数に対応する。
　さらに、高調波共振回路部５Ｆ１は、ＬＣ並列回路５Ａに接続されるインダクタ５ｉとキャパシタ５ｊを備える。キャパシタ５ｊは、一方の端子がインダクタ５ｉに接続され、他方の端子が接地されるＤＣカット用の容量で、周波数Ｆ１の信号の周波数に対して、インピーダンスが無視し得る容量を有する。
　同様に、高調波共振回路部５Ｆ２は、ＬＣ並列回路５Ｂに接続されるインダクタ５ｍと、キャパシタ５ｎを備える。キャパシタ５ｎは、一方の端子がインダクタ５ｍに接続され、他方の端子が接地されるＤＣカット用の容量で、周波数Ｆ２の信号の周波数に対して、インピーダンスが無視し得る容量を有する。
　以上の構成により、周波数Ｆ１とＦ２に対しては、寄生回路１ｄと寄生補償部５とをあわせたインピーダンスは、開放状態に調整される。
　具体的には、高調波共振回路部５Ｆ１と５Ｆ２はそれぞれ以下の式（５）、式（６）を満たすように設定される。
　ｊω１・Ｃｄｓ　＋　１／｛ｊω１・Ｌｓ１　＋　１／（ｊω１・Ｃｆ１　＋　１／ｊω１・Ｌｆ１）｝　＝　０　…（５）
　ｊω２・Ｃｄｓ　＋　１／｛ｊω２・Ｌｓ２　＋　１／（ｊω２・Ｃｆ２　＋　１／ｊω２・Ｌｆ２）｝　＝　０　…（６）
　ここで、Ｌｓ１は高調波共振回路部５Ｆ１のインダクタ５ｉのインダクタンス値、Ｌｓ２は高調波共振回路部５Ｆ１のインダクタ５ｍのインダクタンス値である。また、ω１は周波数Ｆ１の周波数に対応し、ω２は周波数Ｆ２の周波数に対応する。つまり、（５）式は、寄生容量１ｂから、インダクタ５ｉまでを１つの直列回路と見たときの、インピーダンスの値が、周波数Ｆ１において０であることを意味している。（６）式は、寄生容量１ｂから、インダクタ５ｍまでを１つの直列回路と見たときの、インピーダンスの値が周波数Ｆ２において０であることを意味している。ただし、キャパシタ５ｊ、５ｎは、それぞれ、周波数Ｆ１、Ｆ２において、それらのインピーダンスが十分に小さいものとして無視している。
　例えば、Ｆ１、Ｆ２をそれぞれ入力信号周波数の２次、４次高調波とそれぞれ設定することにより、増幅素子の寄生成分を加味した状態で、２次、４次高調波まで逆Ｆ級のインピーダンス条件を満たすことができる。
　第二の周波数例としては、Ｆ１、Ｆ２をそれぞれ周波数が異なる入力信号の２次高調波に設定する場合がある。このように設定することで、２つの異なる入力信号周波数に対して、増幅素子の寄生素子を考慮した逆Ｆ級のインピーダンス条件を満たすことができ、増幅装置のデュアルバンド化に対応することも可能である。
　また、第一の実施形態で述べたように、１００Ｗ程度の大きな出力電力を発生し得るＧａＮ増幅素子などでは、寄生回路１ｄの寄生容量１ｂは数ｐＦ程度の大きな容量を有する。そのため、入力信号周波数が数ＧＨｚ程度の場合、出力される３次以上の高次高調波の周波数においては、寄生シャント容量１ｂにより奇数次高調波は実質的に短絡され、奇数次高調波に対しても逆Ｆ級のインピーダンス条件が満たされる。従って、大出力電力を発生し得る増幅素子などでは、本実施形態の効果は特に大きい。
　なお、上記の説明から明らかなように、本発明は寄生回路を備える増幅素子を用いた逆Ｆ級僧服回路全般に適用可能である。従って、本明細書では、増幅素子１としてＦＥＴのみを取り上げたが、具体的な増幅素子の構造や材料は特に限定されない。また、各実施形態は、適宜組み合わせで用いることができる。
　以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２０１１年１１月１７日に出願された日本出願特願２０１１−２５１８４４を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　１　増幅素子
　１ａ　等価出力電流源
　１ｂ　寄生容量
　１ｃ　寄生インダクタ
　１ｄ　寄生回路
　２ａ、２ｂ：　インダクタ
　３　高インピーダンス線路
　４　低インピーダンス線路
　５　寄生補償部
　５ａ、５ｄ、５ｉ、５ｍ、５ｇ、５ｋ　インダクタ
　５ｂ、５ｅ、５ｆ、５ｈ、５ｊ、５ｌ、５ｎ　キャパシタ
　５Ａ、５Ｂ　ＬＣ並列共振回路
　５Ｆ１、５Ｆ２　高調波共振回路部
　６　高調波処理部
　６ａ　１／４波長伝送線路
　６ｂ　１／４波長オープンスタブ
　７　基本波整合回路
　８　負荷

Claims (8)

  1. 　寄生回路を含み、所定の基本波周波数を持つ入力信号を増幅し、前記基本周波数の成分である基本波成分及び前記基本周波数の高調波の成分である高調波成分を含む第１の信号を出力する増幅部と、
    　前記寄生回路のインピーダンスと共振することによって、２次の前記高調波成分に対して開放状態となり、前記第１の信号を入力し、第２の信号を出力する寄生補償部と、
    　２次の前記高調波成分に対して開放状態となり、前記第２の信号を入力し、第３の信号を出力する高調波処理回路部と、
    を備えることを特徴とする逆Ｆ級増幅回路。
  2. 　請求項１に記載の逆Ｆ級増幅回路であって、
    　前記寄生回路は、
    　前記増幅部の出力端子と接地端子との間の寄生容量と、
    　前記出力端子から見て負荷に対して直列に存在する寄生インダクタと、を含む
    ことを特徴とする逆Ｆ級増幅回路。
  3. 　請求項１又は２に記載の逆Ｆ級増幅回路であって、
    　前記寄生補償部は、
    　第１の端子及び第２の端子を有し、前記第１の端子が前記接地端子に接続され、前記２次の高調波成分に対して十分に小さいインピーダンスとなる第１のキャパシタと、
    　前記第２の端子と前記増幅素子の出力端子とを接続する第１のインダクタとを備える
    ことを特徴とする逆Ｆ級増幅回路。
  4. 　請求項３に記載の逆Ｆ級増幅回路であって、
    　前記寄生補償部は、
    　前記寄生補償部の入力端子と前記接地端子とを接続し、３次の高調波より高次の前記高調波成分に対して十分に低いインピーダンスとなる第２のキャパシタを備える
    ことを特徴とする逆Ｆ級増幅回路。
  5. 　請求項１又は２に記載の逆Ｆ級増幅回路であって、
    　前記寄生補償部は、
    　前記第１の信号の４次の前記高調波に対して並列共振する第１の並列共振回路と、
    　第３の端子及び第４の端子を有し、前記第３の端子が前記接地端子に接続され、前記２次の高調波成分に対して十分に小さいインピーダンスとなる第３のキャパシタと、
    　前記第３の端子と前記第１の共振回路とを接続する第２のインダクタと、
    　前記２次の高調波に対して、並列共振する第２の並列共振回路と、
    　第５の端子及び第６の端子を有し、前記第５の端子が前記接地端子に接続され、前記２次の高調波成分に対して十分に小さいインピーダンスとなる第４のキャパシタと、
    　前記第５の端子と前記第２の共振回路とを接続する第３のインダクタと、
    を備えることを特徴とする逆Ｆ級増幅回路。
  6. 　請求項１乃至５のいずれか１項に記載の逆Ｆ級増幅回路であって、
    　前記増幅部は電界効果トランジスタを含み、
    　前記寄生容量は、前記電界効果トランジスタのドレインとソース間の寄生容量であり、
    　前記寄生インダクタは、前記電界効果トランジスタの寄生ドレイン直列インダクタである
    ことを特徴とする逆Ｆ級増幅回路。
  7. 　請求項１乃至６のいずれか１項に記載の逆Ｆ級増幅回路であって、
    　前記第３の信号を入力し、前記基本波成分のインピーダンス整合を行う基本波整合部と、
    　前記基本波整合部の出力端子と接地端子を接続する負荷と、
    を備えることを特徴とする逆Ｆ級増幅回路。
  8. 　寄生回路を含む増幅部によって、所定の基本波周波数を持つ入力信号を増幅して、前記基本周波数の成分である基本波成分及び前記基本周波数の高調波の成分である高調波成分を含む第１の信号を出力し、
    　前記寄生回路のインピーダンスと共振することによって、２次の前記高調波成分に対して開放状態となる寄生補償部によって、前記第１の信号を入力して、第２の信号を出力し、
    　２次の前記高調波成分に対して開放状態となる高調波処理回路部によって、前記第２の信号を入力し、第３の信号を出力する、
    ことを特徴とする逆Ｆ級増幅回路の寄生補償方法。
PCT/JP2012/079442 2011-11-17 2012-11-07 逆ｆ級増幅回路及び逆ｆ級増幅回路の寄生回路補償方法 WO2013073544A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013544280A JP6156148B2 (ja) 2011-11-17 2012-11-07 逆ｆ級増幅回路及び逆ｆ級増幅回路の寄生回路補償方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-251844 2011-11-17
JP2011251844 2011-11-17

Publications (1)

Publication Number Publication Date
WO2013073544A1 true WO2013073544A1 (ja) 2013-05-23

Family

ID=48429600

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/079442 WO2013073544A1 (ja) 2011-11-17 2012-11-07 逆ｆ級増幅回路及び逆ｆ級増幅回路の寄生回路補償方法

Country Status (2)

Country Link
JP (1) JP6156148B2 (ja)
WO (1) WO2013073544A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9319010B1 (en) 2014-12-16 2016-04-19 Freescale Semiconductor Inc. Inverse class F amplifiers with intrinsic capacitance compensation
CN110649928A (zh) * 2019-09-20 2020-01-03 深圳迈睿智能科技有限公司 微波多普勒模块
CN111819788A (zh) * 2018-03-14 2020-10-23 三菱电机株式会社 放大器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63204912A (ja) * 1987-02-20 1988-08-24 Mitsubishi Electric Corp 半導体増幅器
JP2008545336A (ja) * 2005-07-06 2008-12-11 レイセオン・カンパニー ２段のマイクロ波のｅ級電力増幅器
JP2009130472A (ja) * 2007-11-20 2009-06-11 Univ Of Electro-Communications 逆ｆ級増幅回路
JP2011055152A (ja) * 2009-08-31 2011-03-17 Univ Of Electro-Communications 増幅回路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1344315B1 (en) * 2000-10-10 2008-03-26 California Institute Of Technology Class e/f switching power amplifiers
JP4335633B2 (ja) * 2003-10-03 2009-09-30 株式会社ナノテコ Ｆ級増幅回路，及びｆ級増幅器用負荷回路
JP4936965B2 (ja) * 2007-04-12 2012-05-23 株式会社東芝 Ｆ級増幅回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63204912A (ja) * 1987-02-20 1988-08-24 Mitsubishi Electric Corp 半導体増幅器
JP2008545336A (ja) * 2005-07-06 2008-12-11 レイセオン・カンパニー ２段のマイクロ波のｅ級電力増幅器
JP2009130472A (ja) * 2007-11-20 2009-06-11 Univ Of Electro-Communications 逆ｆ級増幅回路
JP2011055152A (ja) * 2009-08-31 2011-03-17 Univ Of Electro-Communications 増幅回路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9319010B1 (en) 2014-12-16 2016-04-19 Freescale Semiconductor Inc. Inverse class F amplifiers with intrinsic capacitance compensation
CN111819788A (zh) * 2018-03-14 2020-10-23 三菱电机株式会社 放大器
CN111819788B (zh) * 2018-03-14 2023-05-30 三菱电机株式会社 放大器
CN110649928A (zh) * 2019-09-20 2020-01-03 深圳迈睿智能科技有限公司 微波多普勒模块

Also Published As

Publication number Publication date
JP6156148B2 (ja) 2017-07-05
JPWO2013073544A1 (ja) 2015-04-02

Similar Documents

Publication Publication Date Title
JP5223008B2 (ja) 高周波電力増幅器
JP5979559B2 (ja) 高効率電力増幅器
JP4841394B2 (ja) 電力増幅器
JP5874441B2 (ja) 増幅器
TWI548208B (zh) 功率放大器以及使用主動與被動元件的線性化技術
US20120319782A1 (en) Class e power amplifier
JP6901108B2 (ja) デュアルバンド増幅器
TW200941928A (en) Low noise and low input capacitance differential MDS LNA
JP5958834B2 (ja) 高周波電力増幅器
JP5646302B2 (ja) 周波数逓倍器
JP6156148B2 (ja) 逆ｆ級増幅回路及び逆ｆ級増幅回路の寄生回路補償方法
JP5516425B2 (ja) 高周波電力増幅器
Ledezma Doherty power amplifier with lumped non-foster impedance inverter
CN101882912A (zh) 线性度和功率附加效率提高的射频cascode结构功率放大器
JP4335633B2 (ja) Ｆ級増幅回路，及びｆ級増幅器用負荷回路
JP6332097B2 (ja) 電力増幅器
JP2009239672A (ja) 高周波電力増幅器
JP5161856B2 (ja) バイアス回路
CN213125981U (zh) 基于谐波控制的f类功率放大器、无线发射终端及系统
JP5504465B2 (ja) 電力増幅回路
JP2005341447A (ja) 高周波電力増幅器
JP2016063291A (ja) 広帯域増幅器
WO2020235093A1 (ja) ドハティ増幅器
US8723601B2 (en) Amplifier
CN201733280U (zh) 线性度和功率附加效率提高的射频cascode结构功率放大器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12848939

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2013544280

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12848939

Country of ref document: EP

Kind code of ref document: A1