WO2013001711A1 - 高周波電力増幅器 - Google Patents

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WO2013001711A1
WO2013001711A1 PCT/JP2012/003321 JP2012003321W WO2013001711A1 WO 2013001711 A1 WO2013001711 A1 WO 2013001711A1 JP 2012003321 W JP2012003321 W JP 2012003321W WO 2013001711 A1 WO2013001711 A1 WO 2013001711A1
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output
circuit
harmonic
power amplifier
frequency
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PCT/JP2012/003321
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高史 夘野
光 池田
八幡　和宏
基良 岩田
浩 内藤
智英 神山
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パナソニック株式会社
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    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/423—Amplifier output adaptation especially for transmission line coupling purposes, e.g. impedance adaptation

Definitions

  • the present invention relates to a high-frequency power amplifier, and more particularly to a high-frequency power amplifier suitable as a class F or inverse class F amplifier circuit for controlling harmonics.
  • the input / output characteristics of a high-frequency power amplifier include a linear region that maintains a constant gain when the input power is low and amplifies the signal, and that the input power increases and the gain starts to decrease. There is a saturation region.
  • PAE power added efficiency
  • An object of the present invention is to provide a high-frequency power amplifier capable of realizing high output and high PAE.
  • one aspect of a high-frequency power amplifier is a high-frequency power amplifier that performs a class F operation, an amplification element that amplifies an input signal and outputs it from an output terminal, and the output terminal
  • An output load circuit having a first resonance circuit and a second resonance circuit connected to each other, wherein a resonance frequency of the first resonance circuit is higher than a frequency of a second harmonic of the input signal, The resonant frequency of the second resonant circuit is lower than the frequency of the third harmonic of the input signal, and the output load circuit is connected to the output load circuit side from the output terminal on the basis of the output impedance of the amplification element.
  • the phase of the reflection coefficient for the second harmonic of the input signal is greater than 180 ° and less than 360 °
  • the phase of the reflection coefficient for the third harmonic of the input signal is greater than 0 °. Having an impedance less than 180 °.
  • One of the high-frequency power amplifiers of the present invention is that the phase of the reflection coefficient with respect to the second harmonic of the output load circuit viewed from the output terminal of the amplifying element is capacitive (greater than 180 ° and less than 360 °), and the third harmonic.
  • the phase of the reflection coefficient is capacitive (greater than 180 ° and less than 360 °)
  • the effects of parasitic capacitance and parasitic inductance of the amplifying element are included.
  • the load viewed from the drain terminal satisfies the class F load condition, and a high PAE is obtained.
  • FIG. 1A is a circuit diagram of a high-frequency power amplifier according to Embodiment 1 of the present invention.
  • FIG. 1B is an equivalent circuit diagram of the high-frequency power amplifier according to Embodiment 1 of the present invention.
  • FIG. 2A is a diagram illustrating the influence of the reflection coefficient on the phase of the second harmonic of the output resistance and the parasitic inductor when the signal frequency is 1 GHz.
  • FIG. 2B is a diagram illustrating the influence on the phase of the reflection coefficient with respect to the second harmonic of the output resistance and the parasitic inductor when the signal frequency is 2.45 GHz.
  • FIG. 3 is a circuit diagram of the high-frequency power amplifier according to Embodiment 2 of the present invention.
  • FIG. 3 is a circuit diagram of the high-frequency power amplifier according to Embodiment 2 of the present invention.
  • FIG. 4 is a diagram illustrating the relationship between the phase of the reflection coefficient with respect to harmonics and PAE.
  • FIG. 5A is a circuit diagram of a high-frequency power amplifier according to a modification of the second embodiment of the present invention.
  • FIG. 5B is a circuit diagram of a high-frequency power amplifier according to another modification of Embodiment 2 of the present invention.
  • FIG. 6 is a circuit diagram of a high-frequency power amplifier according to Embodiment 3 of the present invention.
  • FIG. 7A is a circuit diagram of a high-frequency power amplifier according to a modification of Embodiment 3 of the present invention.
  • FIG. 7B is a circuit diagram of a high-frequency power amplifier according to another modification of Embodiment 3 of the present invention.
  • the load circuit of the high-frequency power amplifier circuit is designed in a form including the parasitic capacitance between the drain and source of the FET that is the amplifier element. .
  • the inventors have clarified that it is not sufficient to consider only the parasitic capacitance between the drain and the source in a high-output high-frequency power amplifier.
  • driving with a large current is indispensable, and the size (gate width) of the FET becomes very large in order to realize a large current operation.
  • the impedance of the FET decreases.
  • the impedance of the FET becomes small, in addition to the parasitic capacitance between the drain and source, the influence of the parasitic inductance of the drain, which has not been considered in the past, becomes large, and it is not possible to achieve sufficiently high efficiency.
  • the inventors have newly found.
  • one form of the high-frequency power amplifier according to the present invention is a high-frequency power amplifier that performs class F operation, and amplifies an input signal.
  • An amplification element that outputs from an output terminal; and an output load circuit having a first resonance circuit and a second resonance circuit connected to the output terminal, wherein the resonance frequency of the first resonance circuit is the input signal Of the second resonance circuit is lower than the frequency of the third harmonic of the input signal, and the output load circuit is based on the output impedance of the amplification element.
  • the phase of the reflection coefficient with respect to the second harmonic of the input signal is greater than 180 ° and less than 360 °, and the input signal
  • the phase of the reflection coefficient with respect to the third harmonic of the signal has an impedance greater than 0 ° and less than 180 °.
  • the output load circuit combines the parasitic capacitance, the parasitic inductor, and the output load circuit. Since the impedance has a short-circuit impedance with respect to the even-order harmonics of the input signal and an open impedance with respect to the odd-order harmonics of the input signal, it has a high output as an amplifying element. Even when the amplifying element is used, the load viewed from the drain terminal including the influence of the parasitic capacitance and the parasitic inductance of the amplifying element satisfies the class F load condition, and a high PAE is obtained.
  • each of the first resonance circuit and the second resonance circuit includes an inductive element and a capacitive element connected in series, and one end is connected to the output terminal, and the other.
  • a first series resonance circuit and a second series resonance circuit whose ends are grounded may be used.
  • each of the first resonant circuit and the second resonant circuit has a first open stub and a second open stub in which one end is connected to the output terminal and the other end is opened. It may be.
  • the first resonance circuit and the second resonance circuit have a first dielectric resonator and a second resonance circuit in which one end is connected to the output terminal and the other end is opened, respectively. It may be a dielectric resonator.
  • the first resonance circuit is composed of an inductive element and a capacitive element connected in series, and one end is connected to the output terminal, and the other end is grounded.
  • the second resonance circuit includes a series inductive element having one end connected to the output terminal, an inductive element and a capacitive element connected in series, and one end connected to the other end of the series inductive element. And a fourth series resonant circuit having the other end grounded.
  • the first resonance circuit is a third open stub having one end connected to the output terminal and the other end opened, and the second resonance circuit has one end connected to the output terminal.
  • the first resonance circuit is a third dielectric resonator having one end connected to the output terminal and the other end opened, and the second resonance circuit has one end You may have a series induction element connected with the said output terminal, and the 4th dielectric resonator by which one end was connected with the other end of the said series induction element, and the other end was open
  • the phase of the reflection coefficient with respect to the second harmonic when the output load circuit is viewed from the output terminal to the output load circuit side is 195 ° to 310 °
  • the phase of the reflection coefficient for the third harmonic may be 30 ° or more and 140 ° or less.
  • another aspect of the high-frequency power amplifier according to the present invention is a high-frequency power amplifier that performs an inverse class F operation, and amplifies an input signal and outputs it from an output terminal And an output load circuit having a first resonant circuit and a second resonant circuit connected to the output terminal, wherein the resonant frequency of the first resonant circuit is a frequency of a second harmonic of the input signal
  • the resonance frequency of the second resonance circuit is higher than the frequency of the third harmonic of the input signal
  • the output load circuit is connected to the output terminal with reference to the output impedance of the amplification element.
  • the phase of the reflection coefficient for the second harmonic of the input signal is greater than 0 ° and less than 180 °, and the phase of the reflection coefficient for the third harmonic of the input signal is 18 °.
  • the impedance may be greater than 0 ° and less than 360 °.
  • the output load circuit combines the parasitic capacitance, the parasitic inductor, and the output load circuit. Since the impedance becomes an open impedance with respect to the even-order harmonics of the input signal and a short-circuit impedance with respect to the odd-order harmonics of the input signal, it has a high output as an amplifying element. Even when the amplifying element is used, the load viewed from the drain terminal including the influence of the parasitic capacitance and the parasitic inductance of the amplifying element satisfies the reverse class F load condition, and a high PAE is obtained.
  • FIG. 1A is a schematic circuit diagram of high-frequency power amplifier 400 in the first embodiment.
  • FIG. 1B is an equivalent circuit diagram of high-frequency power amplifier 400 in the first embodiment.
  • a high-frequency power amplifier 400 includes an amplification element (such as an FET) 102 that amplifies a high-frequency signal that is an input signal, an output load circuit 109, and an output matching circuit 107.
  • the high-frequency signal input from the input terminal 101 is amplified by the amplifying element 102 and output from the output terminal 108 via the output load circuit 109 and the output matching circuit 107.
  • FIG. 1B is an equivalent circuit diagram in which the output impedance of the amplifying element 102 in FIG. 1A is expressed by an output resistor 401, a first parasitic capacitance 402, a parasitic inductor 403, and a second parasitic capacitance 404.
  • the output resistance 401 is a resistance between the drain and the source in the intrinsic region of the amplifying element 102.
  • the first parasitic capacitance 402 is a capacitance between the drain and source of the intrinsic region of the amplifying element 102.
  • the second parasitic capacitance 404 is a capacitance of an output electrode pad for outputting a signal from the intrinsic region of the amplifying element 102.
  • the parasitic inductor 403 is the drain wiring of the intrinsic part of the transistor, the inductor component of the wiring from the intrinsic part to the output electrode pad, and the like.
  • the first parasitic capacitance 402 and the second parasitic capacitance 404 are expressed individually, but the parasitic capacitance is simply expressed by only one of them. It may be expressed.
  • the impedance of the output load circuit 109 is set to the short-circuit impedance for the even-order harmonics, and is set to the open impedance for the odd-order harmonics. The condition is met.
  • phase of reflection coefficient means the phase of the reflection coefficient in a complex plane (or Smith chart), and is different from the phase of the impedance of the load.
  • the “harmonic” is a signal having a frequency obtained by multiplying the frequency of the signal input to the amplifying element 102 by an integer.
  • 2A and 2B show signal frequencies in the case where a resonance circuit having a short-circuit impedance (that is, the phase of the reflection coefficient is 180 °) with respect to the second harmonic as viewed from the output terminal A of the amplifying element 102 is used.
  • the frequency is 1 GHz and 2.45 GHz
  • the result of simulation When the frequency is 1 GHz and 2.45 GHz, the phase of the reflection coefficient (vertical axis) with respect to the second harmonic viewed from the drain terminal B of the intrinsic part of the amplifying element 102 and the output resistance 401 (horizontal axis) of the amplifying element 102 ) And the result of simulation.
  • the inductance of the parasitic inductor 403 is 0.013 nH (black circle plot), 0.026 nH (white square plot), 0.052 nH (white triangle plot), 0.104 nH (white circle plot). Plot), 0.208 nH (black triangle mark plot).
  • the amplifying element 102 when the output resistance 401 is 20 ⁇ or more and the inductance of the parasitic inductor 403 is 0.052 nH or less, the amplifying element 102 is used regardless of whether the signal frequency is 1 GHz or 2.45 GHz.
  • the phase of the reflection coefficient with respect to the second harmonic when the load terminal is viewed from the drain terminal B of the intrinsic part of the signal is approximately 180 degrees, that is, an ideal phase. In this case, a high PAE can be achieved even when a resonant circuit having a short-circuit impedance (that is, the phase of the reflection coefficient is 180 °) with respect to the second harmonic is used at the output terminal of the amplifying element 102 as in the prior art. Obtainable.
  • the output resistance 401 is 10 ⁇ or less, or the inductance of the parasitic inductor 403 is 0.104 nH or more
  • the drain of the intrinsic part of the amplifying element 102 regardless of the signal frequency is 1 GHz or 2.45 GHz. Since the phase of the reflection coefficient for the second harmonic viewed from the terminal B on the load side is greatly deviated from 180 degrees and far from the F-class operation condition, a high PAE cannot be obtained.
  • the output load circuit 109 is considered in consideration of the parasitic inductor 403 of the amplification element 102. Need to be configured.
  • 2A and 2B show the case where the frequency of the signal is 1 GHz and the case where it is 2.45 GHz.
  • the parasitic inductor 403 increases as the signal frequency increases. There is a tendency for the influence of to increase. However, even when the signal frequency is 1 GHz, when the output resistance 401 is 10 ⁇ or less or the inductance of the parasitic inductor 403 is 0.104 nH or more, it is necessary to configure the output load circuit 109 in consideration of the parasitic inductor 403. is there.
  • the high-frequency power amplifier includes an output load circuit 109 that takes into account the parasitic inductor 403, which will be described later, particularly when the frequency of the input signal to the amplifying element 102 is 1 GHz or more.
  • High PAE can be realized.
  • the amplifying element 102 is a general FET used as an amplifying element for a mobile communication terminal or the like, the output resistance is 20 ⁇ or more. Even when a resonant circuit having a short-circuit impedance (that is, the phase of the reflection coefficient is 180 °) with respect to the wave, a high PAE could be obtained.
  • the amplifying element 102 is a high-power FET, for example, an FET with an output of 100 W
  • the output resistance of the amplifying element 102 becomes small, so that a high PAE cannot be obtained with the conventional technology.
  • the gate width is generally set to about 36 mm or more.
  • the output resistance value is about 2.5 ⁇
  • the inductance of the parasitic inductor 403 is about 0.013 nH.
  • FIGS. 2A and 2B the phase of the reflection coefficient with respect to the second harmonic is shown.
  • the present invention focuses on a new problem that becomes a problem only when an output load circuit is provided in a high output FET having an output resistance of 10 ⁇ or less.
  • the output resistance value and the inductance of the parasitic inductor at a gate width of 36 mm are examples, and the output resistance value and the inductance of the parasitic inductor differ depending on the structure and layout of the amplifying element. Therefore, the high-frequency power amplifier according to the present invention Is not limited to this value.
  • the output load circuit for the second harmonic will be described.
  • the phase of the reflection coefficient is 180 °. It is necessary to set the phase of the reflection coefficient for the second harmonic to 180 °, which is the sum of the phase rotation by the parasitic inductor 403 and the phase rotation by the output load circuit 109. That is, the phase of the reflection coefficient with respect to the second-order harmonic when viewed from the output terminal A of the amplifying element 102 shown in FIG.
  • phase rotation refers to phase rotation in the complex plane (Smith chart) of the reflection coefficient.
  • the output terminal of the amplifying element 102 shown in FIG. 1B As shown in FIGS. 2A and 2B, the load for the second harmonic, as viewed from the output load circuit 109 side from A, is adjusted to a short-circuit impedance (that is, the phase of the reflection coefficient is 180 °). The phase of the reflection coefficient with respect to the second harmonic is greatly shifted when the output load circuit 109 side is seen from the drain terminal B of the intrinsic portion of the amplifying element 102 shown. Therefore, in the prior art, it is far from the condition of class F operation, and a high PAE cannot be obtained.
  • the load for the third harmonic is set to an open impedance (that is, the phase of the reflection coefficient is 0 ° or 360 °) when the output load circuit 109 side is viewed from the drain terminal B of the intrinsic part of the amplification element 102 shown in FIG. 1B.
  • the phase of the reflection coefficient with respect to the third harmonic is changed by the phase rotation by the parasitic inductor 403, the phase rotation by the parasitic capacitance (the first parasitic capacitance 402 and the second parasitic capacitance 404), and the phase by the output load circuit 109.
  • the total rotation needs to be 0 ° or 360 °.
  • the phase of the reflection coefficient with respect to the third-order harmonic viewed from the output terminal A of the amplifying element 102 shown in FIG. 1B to the output load circuit 109 side is inductive (greater than 0 ° and less than 180 °), and the parasitic inductor 403
  • the load on the wave is set to an open impedance (that is, the phase of the reflection coefficient is 0 ° or 360 °).
  • the phase rotation by the parasitic inductor 403 affects the drain of the intrinsic part of the amplifying element 102 shown in FIG. 1B.
  • the output load circuit 109 side is viewed from the terminal B, the phase of the reflection coefficient with respect to the third harmonic is greatly shifted. Therefore, in the prior art, it is far from the condition of class F operation, and a high PAE cannot be obtained.
  • the high-frequency power amplifier 400 in the present embodiment includes an amplifying element 102 that amplifies an input signal and outputs the amplified signal from the output terminal A, and an output load circuit 109 connected to the output terminal A.
  • the phase of the reflection coefficient with respect to the second harmonic of the input signal is larger than 180 ° and 360 °.
  • the phase of the reflection coefficient with respect to the third harmonic of the input signal is greater than 0 ° and less than 180 °.
  • the output load circuit 109 represents the output impedance of the amplifying element 102 as an output resistor 401, a parasitic capacitance (first parasitic capacitance 402 and second parasitic capacitance 404), and a parasitic inductor 403.
  • the combined impedance of the parasitic capacitance (the first parasitic capacitance 402 and the second parasitic capacitance 404), the parasitic inductor 403, and the output load circuit 109 is an even-order harmonic of the input signal (in this embodiment, 2
  • the second harmonic has an impedance that becomes a short-circuit impedance and an open impedance with respect to the odd harmonic (third harmonic in the present embodiment) of the input signal.
  • the load viewed from the drain terminal satisfies the class F load condition including the influence of the parasitic capacitance and parasitic inductance of the FET, and a high PAE is obtained. .
  • the present invention is a high-frequency power amplifier that satisfies the condition of inverse class F operation, and amplifying an element 102 that amplifies an input signal and outputs the amplified signal from the output terminal A, and an output load circuit 109 connected to the output terminal A.
  • the output load circuit 109 has a phase of the reflection coefficient with respect to the second harmonic of the input signal from 0 ° when the output load circuit 109 side is viewed from the output terminal A on the basis of the output impedance of the amplifying element 102. It may be configured to have an impedance that is largely less than 180 ° and the phase of the reflection coefficient with respect to the third harmonic of the input signal is greater than 180 ° and less than 360 °.
  • the output load circuit 109 represents the output impedance of the amplifying element 102 as an output resistor 401, a parasitic capacitance (first parasitic capacitance 402 and second parasitic capacitance 404), and a parasitic inductor 403.
  • the combined impedance of the parasitic capacitance (the first parasitic capacitance 402 and the second parasitic capacitance 404), the parasitic inductor 403, and the output load circuit 109 is an even-order harmonic of the input signal (in this embodiment, 2
  • the second harmonic is an open impedance, and has an impedance that is a short-circuit impedance for the odd harmonic (third harmonic in the present embodiment) of the input signal.
  • the load viewed from the drain terminal satisfies the reverse class F load condition including the influence of the parasitic capacitance and parasitic inductance of the FET, and a high PAE is obtained. It is done.
  • FIG. 3 is a circuit diagram of the high-frequency power amplifier 100 according to the second embodiment.
  • an amplifying element such as an FET
  • the high-frequency signal input from the input terminal 101 is amplified by the amplifying element 102 and output from the output terminal 108 via the output load circuit 109 and the output matching circuit 107.
  • the output load circuit 109 includes a first series resonant circuit configured by connecting an inductor 103 as an inductive element and a capacitor 104 as a capacitive element in series, an inductor 105 as an inductive element, and a capacitor 106 as a capacitive element.
  • a first series resonant circuit configured by connecting an inductor 103 as an inductive element and a capacitor 104 as a capacitive element in series, an inductor 105 as an inductive element, and a capacitor 106 as a capacitive element.
  • a second series resonance circuit constituted by serial connection.
  • Each of the first series resonance circuit and the second series resonance circuit has one end connected to the output terminal A of the amplifying element 102 and the other end grounded.
  • the first series resonance circuit and the second series resonance circuit are examples of the first resonance circuit and the second resonance circuit, respectively.
  • the resonance frequency of the first series resonance circuit is set to a frequency higher than twice the signal frequency of the high-frequency signal input from the input terminal 101 (the frequency of the second harmonic). Accordingly, when the load side including the output load circuit 109 and the output matching circuit 107 is viewed from the output terminal A of the amplifying element 102, the phase of the reflection coefficient with respect to a frequency (second harmonic) twice the signal frequency. Can be greater than 180 °. That is, the phase of the reflection coefficient with respect to the second harmonic can be adjusted to be capacitive (greater than 180 ° and less than 360 °).
  • the resonance frequency of the second series resonance circuit is set to a frequency lower than three times the signal frequency of the high frequency signal input from the input terminal 101 (third harmonic frequency). Accordingly, when the load side including the output load circuit 109 and the output matching circuit 107 is viewed from the output terminal A of the amplifying element 102, the phase of the reflection coefficient with respect to a frequency (third harmonic) that is three times the signal frequency. Can be made smaller than 180 °. That is, the phase of the reflection coefficient with respect to the third harmonic can be adjusted to be inductive (greater than 0 ° and less than 180 °).
  • the phase of the reflection coefficient for the second and third harmonics is affected not only by the output load circuit 109 but also by the output matching circuit 107.
  • each resonator constituting the output load circuit 109 has a considerable influence on the signal frequency. Therefore, it is preferable to design the load and phase including the output load circuit 109 and the output matching circuit 107.
  • the output load circuit provided in the high-frequency power amplifier according to the present invention corresponds to the circuit including the output load circuit 109 and the output matching circuit 107 in the present embodiment, and the output load circuit is designed. That's fine.
  • the amplifying element 102 is represented by the equivalent circuit shown in FIG. 1B, the output resistance 401 is 1.3 ⁇ , the first parasitic capacitance 402 is 8.82 pF, and the second parasitic capacitance.
  • the phase of the reflection coefficient with respect to the second harmonic of the output load circuit 109 is 221.6 °, and the third harmonic.
  • the reflection coefficient of the second harmonic is reflected.
  • the influence of the parasitic capacitance and parasitic inductance of the high-power amplifying element 102 can be reduced.
  • the load viewed from the drain terminal B approaches the class F load condition, and a high PAE is obtained.
  • the phase of the reflection coefficient for the second and third harmonics of the impedance on the load side is output from the output terminal A of the amplifying element 102 based on the impedance viewed from the output terminal A of the amplifying element 102 to the amplifying element 102 side.
  • Phase when viewing the load side including the load circuit 109 and the output matching circuit 107 that is, the reflection coefficient ((z) expressed using the normalized impedance z of the load normalized by the output impedance of the amplifying element 102) ⁇ 1) / (z + 1))).
  • the impedance at the signal frequency when the amplification element 102 is viewed from the output terminal A of the amplification element 102 (that is, the output impedance of the amplification element 102) is 1.3 ⁇ j ⁇ 0.5 ⁇
  • the phase of the reflection coefficient with respect to the second harmonic when using 3-j ⁇ 0.5 ⁇ as a reference is 195 ° to 310 °
  • the phase of the reflection coefficient with respect to the third harmonic is 30 ° to 140 °. Is good.
  • FIG. 4A shows the phase of the reflection coefficient with respect to the second harmonic when the load side including the output load circuit 109 and the output matching circuit 107 is viewed from the output terminal A of the amplifying element 102, and PAE. It is the result of simulating the relationship.
  • FIG. 4B shows the phase of the reflection coefficient with respect to the third harmonic when the load side including the output load circuit 109 and the output matching circuit 107 is viewed from the output terminal A of the amplifying element 102, and PAE. It is the result of simulating the relationship.
  • the amplifying element 102 As the amplifying element 102, an FET model using a gate width of 36 mm using GaN is used, and the output load circuit 109 and the output matching circuit 107 are ideal circuits having no loss, and matching loss is considered. Absent.
  • a direct current bias for driving the amplifying element 102 a gate voltage was applied from the input terminal 101, and a drain voltage / current was applied from the output terminal 108. Further, the signal frequency is 2.45 GHz, and the power (Pin) input to the amplifying element 102 is 35 dBm where the amplifying element 102 is in a saturation region. From the DC supply power (Pdc) and the output power (Pout), PAE was calculated by Equation 1.
  • PAE (Pout-Pin) / Pdc (Formula 1)
  • FIG. 4A shows a load including the output load circuit 109 and the output matching circuit 107 from the output terminal A of the amplifying element 102 on the basis of the impedance viewed from the output terminal A of the amplifying element 102 to the amplifying element 102 side. It is the result of simulating how the PAE changes when the phase (horizontal axis) of the reflection coefficient with respect to the second harmonic when viewed from the side is changed.
  • the tertiary output load circuit is not arranged.
  • 4A represents the PAE when the output load circuit 109 is not used. As can be seen from FIG. 4A, the PAE exceeds the numerical value indicated by the broken line when the phase of the reflection coefficient for the second harmonic is between 160 ° and 350 °. Furthermore, in the region where the phase of the reflection coefficient for the second harmonic is 195 ° to 310 °, the second harmonic component is effectively processed, and the PAE exceeds 65%.
  • 4B shows a load including the output load circuit 109 and the output matching circuit 107 from the output terminal A of the amplifying element 102 on the basis of the impedance viewed from the output terminal A of the amplifying element 102 to the amplifying element 102 side. It is the result of simulating how PAE changes when the phase (horizontal axis) of the reflection coefficient with respect to the third harmonic when viewed from the side is changed.
  • the phase of the reflection coefficient with respect to the second harmonic is set to 250 °.
  • FIG. 4B represents the PAE when the output load circuit 109 is not used, as in FIG. 4A.
  • the third harmonic component is effectively processed in the region where the phase of the reflection coefficient with respect to the third harmonic is 30 ° or more and 140 ° or less, and only the output load circuit is processed.
  • the PAE (66.2%) in FIG. 4A which was used and adjusted to the optimum phase, it was improved by 5% or more.
  • the first and second resonance circuits of the output load circuit 109 are constituted by inductors and capacitors.
  • the present invention is not limited to this, and an open stub as shown in FIG. 5A is used instead of the LC series resonance circuit.
  • You may comprise by the serial resonance circuit etc. of a transmission line and a capacitive element.
  • the output load circuit 213 includes a first open stub 211 and a second open stub 212 that are connected to the output terminal A at one end and opened at the other end.
  • the resonant frequency of the first open stub 211 is set higher than the frequency of the second harmonic
  • the resonant frequency of the second open stub 212 is set lower than the frequency of the third harmonic.
  • the 1st open stub 211 and the 2nd open stub 212 are comprised by transmission lines, such as a strip line or a microstrip line, for example.
  • the first open stub 211 and the second open stub 212 are examples of a first resonance circuit and a second resonance circuit, respectively.
  • the output load circuit 223 includes a first dielectric resonator 221 and a second dielectric resonator whose one end is connected to the output terminal A and the other end is open. 222.
  • the resonance frequency of the first dielectric resonator 221 is set higher than the frequency of the second harmonic, and the resonance frequency of the second dielectric resonator 222 is set lower than the frequency of the third harmonic.
  • the first dielectric resonator 221 and the second dielectric resonator 222 are examples of the first resonance circuit and the second resonance circuit, respectively.
  • the simulation result is shown with a signal frequency of 2.45 GHz.
  • the influence of the parasitic capacitance and the parasitic inductor is taken into consideration, so that the high output amplifying element is improved. Efficient operation can be realized.
  • FIG. 6 is a circuit diagram of the high-frequency power amplifier 300 according to the third embodiment.
  • the output load circuit 306 in FIG. 6 includes a third series resonant circuit configured by connecting an inductor 302 as an inductive element and a capacitor 303 as a capacitive element in series, an inductor 304 as an inductive element, and a capacitor as a capacitive element.
  • a fourth series resonance circuit configured by connecting 305 in series and a series induction element (inductor) 301 connecting the amplifier element 102 and the output matching circuit 107 are configured.
  • One end of the third series resonance circuit is connected to the output terminal A of the amplifying element 102, and the other end is grounded.
  • One end of the series induction element 301 is connected to the output terminal A (in other words, one end of the inductor 302).
  • the fourth series resonant circuit has one end connected to the other end of the series induction element 301 and the other end grounded.
  • the third series resonance circuit is an example of the first resonance circuit
  • the circuit including the series induction element (inductor) 301 and the fourth series resonance circuit is an example of the second resonance circuit.
  • the resonance frequency of the third series resonance circuit is set to a frequency higher than twice the signal frequency of the high-frequency signal input from the input terminal 101 (second harmonic frequency).
  • the resonance frequency when the series induction element 301 and the fourth series resonance circuit are in series resonance is lower than three times the signal frequency of the high frequency signal input from the input terminal 101 (the frequency of the third harmonic). Set to frequency.
  • the phase of the reflection coefficient with respect to the third harmonic can be made smaller than 180 °. it can. That is, the phase of the reflection coefficient with respect to the third harmonic can be adjusted to be inductive (greater than 0 ° and less than 180 °).
  • the phase of the reflection coefficient for the second and third harmonics is affected not only by the output load circuit 306 but also by the output matching circuit 107.
  • each resonator constituting the output load circuit 306 has a considerable influence on the signal frequency. Therefore, it is preferable to design the output load circuit 306 and the output matching circuit 107 comprehensively.
  • the output load circuit provided in the high-frequency power amplifier according to the present invention corresponds to the circuit including the output load circuit 109 and the output matching circuit 107 in the present embodiment, and the output load circuit is designed. That's fine.
  • the phase of the reflection coefficient with respect to the second harmonic is set to 195 ° to 310 °.
  • the load viewed from the drain terminal including the parasitic capacitance of the high-power amplifying element 102 and the influence of the parasitic inductance is F A high PAE is obtained by approaching the class load condition.
  • the third and fourth series resonant circuits of the output load circuit 306 are configured by inductive elements and capacitive elements.
  • the present invention is not limited to this, and an open circuit as shown in FIG. 7A is used instead of the series resonant circuit.
  • Stubs third open stub 312 and fourth open stub 313), dielectric resonators (third dielectric resonator 322 and fourth dielectric resonator 323) as shown in FIG. 7B, and others
  • a series resonance circuit of a transmission line and a capacitive element may be used.
  • the series induction element 301 is configured with an inductor, but is not limited thereto, and may be configured with a transmission line or the like instead of the inductor.
  • the output load circuit 314 includes a third open stub 312 having one end connected to the output terminal A and the other end open, and one end connected to the output terminal A. And a fourth open stub 313 having one end connected to the other end of the series induction element 311 and the other end opened.
  • the resonance frequency of the third open stub 312 is set higher than the second harmonic, and the resonance frequency when the series induction element 311 and the fourth open stub 313 are in series resonance is lower than the third harmonic. Is set.
  • the 3rd open stub 312 and the 4th open stub 313 are comprised by transmission lines, such as a strip line or a microstrip line, for example.
  • the third open stub 312 is an example of the first resonance circuit
  • the circuit including the series induction element (inductor) 311 and the fourth open stub 313 is an example of the second resonance circuit.
  • the output load circuit 324 includes a third dielectric resonator 322 having one end connected to the output terminal A and the other end opened, and one end connected to the output terminal A.
  • the resonance frequency of the third dielectric resonator 322 is set higher than the second harmonic, and the resonance frequency when the series induction element 321 and the fourth dielectric resonator 323 are in series resonance is the third harmonic. It is set lower than the wave.
  • the third dielectric resonator 322 is an example of the first resonance circuit
  • the circuit including the series induction element (inductor) 321 and the fourth dielectric resonator 323 is an example of the second resonance circuit. is there.
  • the high-frequency power amplifier according to the present invention has been described based on the first to third embodiments, but the present invention is not limited to these embodiments.
  • the second harmonic has been described as an example of the even harmonics, but higher harmonics such as fourth harmonics are also included in addition to the second harmonics.
  • a high frequency power amplifier may be designed.
  • a circuit for higher-order even-order harmonics having the same properties as those for the second-order harmonics may be added as an output load circuit.
  • the third harmonic has been described as an example of the odd harmonics, but higher harmonics such as the fifth harmonic are also included in addition to the third harmonics.
  • a high frequency power amplifier may be designed.
  • a circuit for higher-order odd-order harmonics having the same characteristics as the characteristics for third-order harmonics may be added as an output load circuit.
  • the present invention can be applied as a high-frequency power amplifier, for example, as a high-frequency power amplifier used in microwave home appliances such as mobile communication terminals and base stations, or microwave ovens.

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Abstract

高出力で且つ高い電力付加効率（ＰＡＥ）を実現できる高周波電力増幅器を提供する。入力信号を増幅して出力端子Ａから出力する増幅素子（１０２）と、出力端子Ａに接続された第１の直列共振回路（インダクタ（１０３）およびキャパシタ（１０４））および第２の直列共振回路（インダクタ（１０５）およびキャパシタ（１０６））を有する出力負荷回路（１０９）とを備え、第１の共振回路の共振周波数は入力信号の２次高調波の周波数よりも高く、第２の共振回路の共振周波数は入力信号の３次高調波の周波数よりも低く、出力負荷回路（１０９）は、増幅素子（１０２）の出力インピーダンスを基準にして出力端子（Ａ）から出力負荷回路（１０９）側をみたときに入力信号の２次高調波に対する反射係数の位相が１８０°より大きく３６０°未満となり、かつ、入力信号の３次高調波に対する反射係数の位相が０°より大きく１８０°未満となるインピーダンスを有する。

Description

高周波電力増幅器
　本発明は、高周波電力増幅器に関し、特に高調波を制御するＦ級または逆Ｆ級増幅回路として好適な高周波電力増幅器に関する。
　高周波電力増幅器の入出力特性には、入力電力が低い場合に一定の利得を保ち信号を増幅する線形領域と、入力電力が高くなり利得が下がり始め、やがて入力電力に関わらず出力電力が一定となる飽和領域がある。
　線形領域の電力付加効率（ＰＡＥ）を向上させる代表的な技術としては、ドハティ増幅器などが知られている。また、飽和領域のＰＡＥを向上させる技術としては、Ｆ級増幅器などが知られている。
　Ｆ級増幅器とは、電界効果トランジスタ（ＦＥＴ）を用いたＦ級増幅器の場合、ＦＥＴのドレイン端子からみた偶数次の高調波に対する負荷を短絡、奇数次の高調波に対する負荷を開放とすること（Ｆ級負荷条件と呼ぶ）で、ドレイン端子の電圧の時間波形を矩形波に近づけ、ドレイン端子の電圧の時間波形と電流の時間波形との重なり部分の面積を減少させる。これにより、ＦＥＴで消費される電力が減少し、その結果、極めて高いＰＡＥが得られる（例えば、特許文献１参照）。
　しかし、実際には、偶数次高調波に対して短絡、かつ、奇数次高調波に対して開放、となるＦ級負荷回路をＦＥＴの出力側に配置しても、ＦＥＴの寄生成分の影響で高効率な動作は実現しない。ＦＥＴには、ドレイン・ソース間に寄生容量が存在し、ドレイン端子での電圧・電流の時間波形に影響するため、Ｆ級負荷回路はドレイン・ソース間の寄生容量を含めた形で設計する必要がある（例えば、特許文献２参照）。
特開平０６－２０４７６４号公報 特開２００８－２６３４３９号公報
　しかしながら、高出力の高周波電力増幅器においては、ドレイン・ソース間の寄生容量を考慮するだけでは不十分であり、高いＰＡＥを得ることができない。
　本発明は、高出力で且つ高いＰＡＥを実現できる高周波電力増幅器を提供することを目的とする。
　上記目的を達成するために、本発明に係る高周波電力増幅器の一形態は、Ｆ級動作をする高周波電力増幅器であって、入力信号を増幅して出力端子から出力する増幅素子と、前記出力端子に接続された第１の共振回路および第２の共振回路を有する出力負荷回路とを備え、前記第１の共振回路の共振周波数は、前記入力信号の２次高調波の周波数よりも高く、前記第２の共振回路の共振周波数は、前記入力信号の３次高調波の周波数よりも低く、前記出力負荷回路は、前記増幅素子の出力インピーダンスを基準にして、前記出力端子から前記出力負荷回路側をみたときに、前記入力信号の２次高調波に対する反射係数の位相が１８０°より大きく３６０°未満となり、かつ、前記入力信号の３次高調波に対する反射係数の位相が０°より大きく１８０°未満となるインピーダンスを有する。
　本発明の高周波電力増幅器の一つは、増幅素子の出力端子からみた出力負荷回路の２次高調波に対する反射係数の位相を容量性（１８０°より大きく３６０°未満）とし、３次高調波に対する反射係数の位相を誘導性（０°より大きく１８０°未満）に調整することで、増幅素子として高出力用の増幅素子を使用した場合においても、増幅素子の寄生容量と寄生インダクタンスの影響を含めて、ドレイン端子からみた負荷がＦ級負荷条件を満たし、高いＰＡＥが得られる。
図１Ａは、本発明の実施形態１における高周波電力増幅器の回路図である。 図１Ｂは、本発明の実施形態１における高周波電力増幅器の等価回路図である。 図２Ａは、信号周波数が１ＧＨｚにおける出力抵抗と寄生インダクタの、２次高調波に対する反射係数の位相への影響を表す図である。 図２Ｂは、信号周波数が２．４５ＧＨｚにおける出力抵抗と寄生インダクタの２次高調波に対する反射係数の位相への影響を表す図である。 図３は、本発明の実施形態２における高周波電力増幅器の回路図である。 図４は、高調波に対する反射係数の位相とＰＡＥの関係を表す図である。 図５Ａは、本発明の実施形態２の変形例における高周波電力増幅器の回路図である。 図５Ｂは、本発明の実施形態２の別の変形例における高周波電力増幅器の回路図である。 図６は、本発明の実施形態３における高周波電力増幅器の回路図である。 図７Ａは、本発明の実施形態３の変形例における高周波電力増幅器の回路図である。 図７Ｂは、本発明の実施形態３の別の変形例における高周波電力増幅器の回路図である。
　（本発明者らの知見）
　上記特許文献２の技術では、高周波電力増幅回路のＰＡＥを高めるために、増幅素子であるＦＥＴのドレイン・ソース間の寄生容量を含めた形で、高周波電力増幅回路の負荷回路を設計している。
　しかしながら、高出力の高周波電力増幅器においては、ドレイン・ソース間の寄生容量を考慮するだけでは不十分であることが、発明者らの検討により明らかとなった。高出力動作のためには、大電流での駆動が不可欠であり、大電流動作を実現するために、ＦＥＴのサイズ（ゲート幅）が非常に大きくなる。ＦＥＴのサイズが大きくなると、ＦＥＴのインピーダンスが小さくなる。ＦＥＴのインピーダンスが小さくなった場合には、ドレイン・ソース間の寄生容量に加え、従来は何ら考慮されていなかったドレインの寄生インダクタンスの影響が大きくなり、それにより十分に高効率化が図れないことを、発明者らは新たに見出した。
　そこで、高出力で且つ高いＰＡＥを実現できる高周波電力増幅器を提供するために、本発明に係る高周波電力増幅器の一形態は、Ｆ級動作をする高周波電力増幅器であって、入力信号を増幅して出力端子から出力する増幅素子と、前記出力端子に接続された第１の共振回路および第２の共振回路を有する出力負荷回路とを備え、前記第１の共振回路の共振周波数は、前記入力信号の２次高調波の周波数よりも高く、前記第２の共振回路の共振周波数は、前記入力信号の３次高調波の周波数よりも低く、前記出力負荷回路は、前記増幅素子の出力インピーダンスを基準にして、前記出力端子から前記出力負荷回路側をみたときに、前記入力信号の２次高調波に対する反射係数の位相が１８０°より大きく３６０°未満となり、かつ、前記入力信号の３次高調波に対する反射係数の位相が０°より大きく１８０°未満となるインピーダンスを有する。
　これにより、前記出力負荷回路は、前記増幅素子の出力インピーダンスを、出力抵抗と、寄生容量と、寄生インダクタとで表したとき、前記寄生容量と、前記寄生インダクタと、前記出力負荷回路との合成インピーダンスが、前記入力信号の偶数次高調波に対して、短絡インピーダンスとなり、かつ、前記入力信号の奇数次高調波に対して、開放インピーダンスとなるインピーダンスを有することとなるので、増幅素子として高出力用の増幅素子を使用した場合においても、増幅素子の寄生容量と寄生インダクタンスの影響を含めて、ドレイン端子からみた負荷がＦ級負荷条件を満たし、高いＰＡＥが得られる。
　ここで、出力負荷回路としては、前記第１の共振回路と前記第２の共振回路は、それぞれ、直列接続された誘導素子と容量素子とから構成され、一端が前記出力端子と接続され、他端が接地された第１の直列共振回路と第２の直列共振回路であってもよい。
　また、別の形態として、前記第１の共振回路と前記第２の共振回路は、それぞれ、一端が前記出力端子と接続され、他端が開放された第１のオープンスタブと第２のオープンスタブであってもよい。
　さらに、別の形態として、前記第１の共振回路と前記第２の共振回路は、それぞれ、一端が前記出力端子と接続され、他端が開放された第１の誘電体共振器と第２の誘電体共振器であってもよい。
　さらに、別の形態として、前記第１の共振回路は、直列接続された誘導素子と容量素子とから構成され、一端が前記出力端子と接続され、他端が接地された第３の直列共振回路であり、前記第２の共振回路は、一端が前記出力端子と接続された直列誘導素子と、直列接続された誘導素子と容量素子とから構成され、一端が前記直列誘導素子の他端と接続され、他端が接地された第４の直列共振回路とを有してもよい。
　さらに、別の形態として、前記第１の共振回路は、一端が前記出力端子と接続され、他端が開放された第３のオープンスタブであり、前記第２の共振回路は、一端が前記出力端子と接続された直列誘導素子と、一端が前記直列誘導素子の他端と接続され、他端が開放された第４のオープンスタブとを有してもよい。
　さらに、別の形態として、前記第１の共振回路は、一端が前記出力端子と接続され、他端が開放された第３の誘電体共振器であり、前記第２の共振回路は、一端が前記出力端子と接続された直列誘導素子と、一端が前記直列誘導素子の他端と接続され、他端が開放された第４の誘電体共振器とを有してもよい。
　具体的には、出力負荷回路は、前記出力負荷回路は、前記出力端子から前記出力負荷回路側をみたときの前記２次高調波に対する反射係数の位相が１９５°以上３１０°以下であり、かつ、前記３次高調波に対する反射係数の位相が３０°以上１４０°以下であってもよい。これにより、確実に、Ｆ級動作による高出力で、かつ、高効率な高周波電力増幅器が実現される。
　また、上記目的を達成するために、本発明に係る高周波電力増幅器の別の一形態は、逆Ｆ級動作をする高周波電力増幅器であって、入力信号を増幅して出力端子から出力する増幅素子と、前記出力端子に接続された第１の共振回路および第２の共振回路を有する出力負荷回路とを備え、前記第１の共振回路の共振周波数は、前記入力信号の２次高調波の周波数よりも低く、前記第２の共振回路の共振周波数は、前記入力信号の３次高調波の周波数よりも高く、前記出力負荷回路は、前記増幅素子の出力インピーダンスを基準にして、前記出力端子から前記出力負荷回路側をみたときに、前記入力信号の２次高調波に対する反射係数の位相が０°より大きく１８０°未満となり、かつ、前記入力信号の３次高調波に対する反射係数の位相が１８０°より大きく３６０°未満となるインピーダンスを有してもよい。
　これにより、前記出力負荷回路は、前記増幅素子の出力インピーダンスを、出力抵抗と、寄生容量と、寄生インダクタとで表したとき、前記寄生容量と、前記寄生インダクタと、前記出力負荷回路との合成インピーダンスが、前記入力信号の偶数次高調波に対して、開放インピーダンスとなり、かつ、前記入力信号の奇数次高調波に対して、短絡インピーダンスとなるインピーダンスを有することとなるので、増幅素子として高出力用の増幅素子を使用した場合においても、増幅素子の寄生容量と寄生インダクタンスの影響を含めて、ドレイン端子からみた負荷が逆Ｆ級負荷条件を満たし、高いＰＡＥが得られる。
　以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態などは、一例であり、本発明を限定する主旨ではない。本発明は、請求の範囲によって限定される。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
　（実施の形態１）
　以下、本発明の実施の形態１における高周波電力増幅器について図面を参照して説明する。
　図１Ａは、実施の形態１における高周波電力増幅器４００の模式的回路図である。図１Ｂは、実施の形態１における高周波電力増幅器４００の等価回路図である。
　図１Ａにおいて、高周波電力増幅器４００は、入力信号である高周波信号を増幅する増幅素子（ＦＥＴ等）１０２と、出力負荷回路１０９と出力整合回路１０７により構成される。また、入力端子１０１から入力された高周波信号は、増幅素子１０２により増幅され、出力負荷回路１０９と出力整合回路１０７を介して、出力端子１０８から出力される。
　図１Ｂは、図１Ａにおける増幅素子１０２の出力インピーダンスを、出力抵抗４０１と、第１の寄生容量４０２と、寄生インダクタ４０３と、第２の寄生容量４０４とで表現した等価回路図である。出力抵抗４０１は、増幅素子１０２の真性領域のドレインとソース間の抵抗などである。第１の寄生容量４０２は、増幅素子１０２の真性領域のドレインとソース間の容量などである。第２の寄生容量４０４は、増幅素子１０２の真性領域から信号を出力するための出力電極パッドの容量などである。寄生インダクタ４０３は、トランジスタの真性部分のドレイン配線や、真性部分から出力電極パッドまでの配線のインダクタ成分などである。なお、図１Ｂで示した増幅素子１０２の出力側の等価回路において、第１の寄生容量４０２と第２の寄生容量４０４を個別に表現したが、簡易的に、寄生容量をいずれか一方のみで表現してもよい。
　Ｆ級動作を実現するためには、図１Ｂで示した増幅素子１０２の出力端子Ａではなく、図１Ｂで示した増幅素子１０２の真性部分のドレイン端子Ｂから出力負荷回路１０９側をみた、高調波に対する反射係数の位相を制御する必要がある。すなわち、出力負荷回路１０９のインピーダンスとして、ドレイン端子Ｂからみて、偶数次高調波に対しては短絡インピーダンスに設定し、奇数次高調波に対しては開放インピーダンスに設定することで、Ｆ級動作の条件が満たされる。
　なお、本明細書では、「反射係数の位相（あるいは、単に「位相」）」とは、反射係数の複素平面（あるいは、スミスチャート）における位相を意味し、負荷のインピーダンスの位相とは異なる。また、「高調波」とは、増幅素子１０２に入力される信号の周波数を整数倍した周波数をもつ信号である。
　図２Ａおよび図２Ｂは、増幅素子１０２の出力端子Ａからみて２次高調波に対して短絡インピーダンス（つまり、反射係数の位相が１８０°）となる共振回路を用いた場合において、それぞれ、信号周波数を１ＧＨｚおよび２．４５ＧＨｚとしたときの、増幅素子１０２の真性部分のドレイン端子Ｂから負荷側をみた２次高調波に対する反射係数の位相（縦軸）と増幅素子１０２の出力抵抗４０１（横軸）との関係をシミュレーションした結果である。ここで、寄生インダクタ４０３のインダクタンスとしては、０．０１３ｎＨ（黒丸印のプロット）、０．０２６ｎＨ（白四角印のプロット）、０．０５２ｎＨ（白三角印のプロット）、０．１０４ｎＨ（白丸印のプロット）、０．２０８ｎＨ（黒三角印のプロット）とした。
　図２Ａおよび図２Ｂより、出力抵抗４０１が２０Ω以上であり、寄生インダクタ４０３のインダクタンスが０．０５２ｎＨ以下の場合には、信号周波数が１ＧＨｚであっても２．４５ＧＨｚであっても、増幅素子１０２の真性部分のドレイン端子Ｂから負荷側をみた２次高調波に対する反射係数の位相はほぼ１８０度、つまり、理想的な位相である。この場合には、従来技術のように、増幅素子１０２の出力端子に２次高調波に対して短絡インピーダンス（つまり、反射係数の位相が１８０°）となる共振回路を用いても、高いＰＡＥを得ることができる。しかし、出力抵抗４０１が１０Ω以下、または、寄生インダクタ４０３のインダクタンスが０．１０４ｎＨ以上の場合には、信号周波数が１ＧＨｚであっても２．４５ＧＨｚであっても、増幅素子１０２の真性部分のドレイン端子Ｂから負荷側をみた２次高調波に対する反射係数の位相は１８０度から大きくずれてＦ級動作の条件からかけ離れてしまうため、高いＰＡＥを得ることができなくなる。よって、増幅素子１０２の出力抵抗４０１が１０Ω以下の場合や、増幅素子１０２の寄生インダクタ４０３のインダクタンスが０．１０４ｎＨ以上の場合には、増幅素子１０２の寄生インダクタ４０３を考慮して出力負荷回路１０９を構成する必要がある。
　また、図２Ａおよび図２Ｂには、信号の周波数が１ＧＨｚの場合と２．４５ＧＨｚの場合を示したが、これらの図を比較して分るように、信号の周波数が大きいほど、寄生インダクタ４０３の影響が大きくなる傾向が見られる。しかし、信号周波数が１ＧＨｚの場合においても、出力抵抗４０１が１０Ω以下、または寄生インダクタ４０３のインダクタンスが０．１０４ｎＨ以上の場合には、寄生インダクタ４０３を考慮して出力負荷回路１０９を構成する必要がある。つまり、本実施の形態における高周波電力増幅器は、特に、増幅素子１０２への入力信号の周波数が１ＧＨｚ以上の場合に、後述するような、寄生インダクタ４０３を考慮した出力負荷回路１０９を備えることで、高いＰＡＥを実現することができる。
　いま、増幅素子１０２が、移動体通信の端末などの増幅素子として使用される一般的なＦＥＴの場合、出力抵抗は２０Ω以上であるため、従来技術のように、ＦＥＴの出力端子に２次高調波に対して短絡インピーダンス（つまり、反射係数の位相が１８０°）となる共振回路を用いても、高いＰＡＥを得ることができた。
　しかし、増幅素子１０２が、高出力のＦＥＴ、例えば出力１００ＷのＦＥＴの場合には、増幅素子１０２の出力抵抗が小さくなるために、従来技術では高いＰＡＥを得ることはできない。１００Ｗを超えるようなＦＥＴでは、一般にゲート幅が３６ｍｍ程度以上に設定されている。例えばゲート幅３６ｍｍとした場合には、出力抵抗値が約２．５Ω、寄生インダクタ４０３のインダクタンスが約０．０１３ｎＨとなり、図２Ａおよび図２Ｂに示すように、２次高調波に対する反射係数の位相は１８０度から大きくずれてしまう。このように、本願発明は、出力抵抗が１０Ω以下となるような高出力ＦＥＴに出力負荷回路を設けたときにおいて初めて問題となる新たな課題に着目したものである。
　なお、ここでのゲート幅３６ｍｍにおける出力抵抗値や寄生インダクタのインダクタンスは、一例であり、増幅素子の構造やレイアウトによって、出力抵抗値や寄生インダクタのインダクタンスは異なるため、本発明に係る高周波電力増幅器は、この値に限定されるものではない。
　次に、増幅素子がもつ寄生インダクタのインダクタンスを考慮して、２次高調波に対する出力負荷回路および３次高調波に対する出力負荷回路のインピーダンスをどのように設定するかについて説明する。
　まず、２次高調波に対する出力負荷回路について説明する。図１Ｂで示した増幅素子１０２の真性部分のドレイン端子Ｂから出力負荷回路１０９側をみた、２次高調波に対する負荷を短絡インピーダンス（つまり、反射係数の位相を１８０°）に設定するためには、２次高調波に対する反射係数の位相を寄生インダクタ４０３による位相回転と出力負荷回路１０９による位相回転の合計を１８０°とする必要がある。つまり、図１Ｂで示した増幅素子１０２の出力端子Ａから出力負荷回路１０９側をみた、２次高調波に対する反射係数の位相を容量性（１８０°より大きく３６０°未満）とし、寄生インダクタ４０３の位相回転により、図１Ｂで示した増幅素子１０２の真性部分のドレイン端子Ｂから出力負荷回路１０９側をみた、２次高調波に対する負荷を短絡インピーダンス（つまり、反射係数の位相を１８０°）に設定する。なお、位相回転とは、反射係数の複素平面（スミスチャート）における位相の回転をいう。
　従来技術のように、寄生インダクタ４０３を考慮せず、寄生容量（第１の寄生容量４０２および第２の寄生容量４０４）のみを考慮した場合には、図１Ｂで示した増幅素子１０２の出力端子Ａから出力負荷回路１０９側をみた、２次高調波に対する負荷が短絡インピーダンス（つまり、反射係数の位相が１８０°）に調整されるため、図２Ａおよび図２Ｂに示したように、図１Ｂで示した増幅素子１０２の真性部分のドレイン端子Ｂから出力負荷回路１０９側をみた、２次高調波に対する反射係数の位相が大きくずれる。そのため、従来技術では、Ｆ級動作の条件からかけ離れてしまい、高いＰＡＥを得ることができない。
　次に、３次高調波に対する出力負荷回路について説明する。図１Ｂで示した増幅素子１０２の真性部分のドレイン端子Ｂから出力負荷回路１０９側をみた、３次高調波に対する負荷を開放インピーダンス（つまり、反射係数の位相を０°または３６０°）に設定するためには、３次高調波に対する反射係数の位相を寄生インダクタ４０３による位相回転と、寄生容量（第１の寄生容量４０２および第２の寄生容量４０４）による位相回転と、出力負荷回路１０９による位相回転の合計を０°または３６０°とする必要がある。つまり、図１Ｂで示した増幅素子１０２の出力端子Ａから出力負荷回路１０９側をみた、３次高調波に対する反射係数の位相を誘導性（０°より大きく１８０°未満）とし、寄生インダクタ４０３と、寄生容量（第１の寄生容量４０２および第２の寄生容量４０４）の位相回転により、図１Ｂで示した増幅素子１０２の真性部分のドレイン端子Ｂから出力負荷回路１０９側をみた、３次高調波に対する負荷を開放インピーダンス（つまり、反射係数の位相を０°または３６０°）に設定する。
　従来技術のように、寄生インダクタ４０３を考慮せず、寄生容量（第１の寄生容量４０２および第２の寄生容量４０４）のみを考慮した場合には、出力負荷回路１０９と寄生容量（第１の寄生容量４０２および第２の寄生容量４０４）による位相回転の合計が０°または３６０°となるため、寄生インダクタ４０３による位相回転が影響して、図１Ｂで示した増幅素子１０２の真性部分のドレイン端子Ｂから出力負荷回路１０９側をみた、３次高調波に対する反射係数の位相が大きくずれる。そのため、従来技術では、Ｆ級動作の条件からかけ離れてしまい、高いＰＡＥを得ることができない。
　以上のことをまとめると、本実施の形態における高周波電力増幅器４００は、入力信号を増幅して出力端子Ａから出力する増幅素子１０２と、出力端子Ａに接続された出力負荷回路１０９とを備え、出力負荷回路１０９は、増幅素子１０２の出力インピーダンスを基準にして、出力端子Ａから出力負荷回路１０９側をみたときに、入力信号の２次高調波に対する反射係数の位相が１８０°より大きく３６０°未満となり、かつ、入力信号の３次高調波に対する反射係数の位相が０°より大きく１８０°未満となるインピーダンスを有する。
　その結果、出力負荷回路１０９は、増幅素子１０２の出力インピーダンスを、出力抵抗４０１と、寄生容量（第１の寄生容量４０２および第２の寄生容量４０４）と、寄生インダクタ４０３とで表したときに、寄生容量（第１の寄生容量４０２および第２の寄生容量４０４）と、寄生インダクタ４０３と、出力負荷回路１０９との合成インピーダンスが、入力信号の偶数次高調波（本実施の形態では、２次高調波）に対して、短絡インピーダンスとなり、かつ、入力信号の奇数次高調波（本実施の形態では、３次高調波）に対して、開放インピーダンスとなるインピーダンスを有することになる。
　これにより、増幅素子１０２として高出力用のＦＥＴを使用した場合においても、ＦＥＴの寄生容量と寄生インダクタンスの影響を含めて、ドレイン端子からみた負荷がＦ級負荷条件を満たし、高いＰＡＥが得られる。
　なお、以上の説明では、高周波電力増幅器４００をＦ級動作させるための条件を説明したが、これに代えて、図１Ｂで示した増幅素子１０２の真性部分のドレイン端子Ｂから出力負荷回路１０９側をみた、偶数次高調波に対する負荷を開放インピーダンス（つまり、反射係数の位相を０°または３６０°）、奇数次高調波に対する負荷を短絡インピーダンス（つまり、反射係数の位相を１８０°）とすることで、高周波電力増幅器４００が逆Ｆ級動作の条件を満たし、高いＰＡＥを得ることもできる。
　つまり、本発明は、逆Ｆ級動作の条件を満たす高周波電力増幅器であって、入力信号を増幅して出力端子Ａから出力する増幅素子１０２と、出力端子Ａに接続された出力負荷回路１０９とを備え、出力負荷回路１０９は、増幅素子１０２の出力インピーダンスを基準にして、出力端子Ａから出力負荷回路１０９側をみたときに、入力信号の２次高調波に対する反射係数の位相が０°より大きく１８０°未満となり、かつ、入力信号の３次高調波に対する反射係数の位相が１８０°より大きく３６０°未満となるインピーダンスを有する構成であってもよい。
　その結果、出力負荷回路１０９は、増幅素子１０２の出力インピーダンスを、出力抵抗４０１と、寄生容量（第１の寄生容量４０２および第２の寄生容量４０４）と、寄生インダクタ４０３とで表したときに、寄生容量（第１の寄生容量４０２および第２の寄生容量４０４）と、寄生インダクタ４０３と、出力負荷回路１０９との合成インピーダンスが、入力信号の偶数次高調波（本実施の形態では、２次高調波）に対して、開放インピーダンスとなり、かつ、入力信号の奇数次高調波（本実施の形態では、３次高調波）に対して、短絡インピーダンスとなるインピーダンスを有することになる。
　これにより、増幅素子１０２として高出力用のＦＥＴを使用した場合においても、ＦＥＴの寄生容量と寄生インダクタンスの影響を含めて、ドレイン端子からみた負荷が逆Ｆ級負荷条件を満たし、高いＰＡＥが得られる。
　（実施の形態２）
　次に、本発明の高周波電力増幅器のより具体的な回路構成について、実施の形態２として、図面を参照しながら説明する。
　図３は、実施の形態２における高周波電力増幅器１００の回路図である。
　図３の高周波電力増幅器１００は、高周波信号を増幅する増幅素子（ＦＥＴ等）１０２と、出力負荷回路１０９と、出力整合回路１０７により構成される。また、入力端子１０１から入力された高周波信号は、増幅素子１０２により増幅され、出力負荷回路１０９と出力整合回路１０７を介して、出力端子１０８から出力される。
　出力負荷回路１０９は、誘導素子であるインダクタ１０３と容量素子であるキャパシタ１０４とを直列接続して構成される第１の直列共振回路と、誘導素子であるインダクタ１０５と容量素子であるキャパシタ１０６とを直列接続して構成される第２の直列共振回路により構成される。第１の直列共振回路および第２の直列共振回路は、いずれも、一端が増幅素子１０２の出力端子Ａと接続され、他端が接地されている。なお、第１の直列共振回路および第２の直列共振回路は、それぞれ、第１の共振回路および第２の共振回路の一例である。
　ここで、第１の直列共振回路の共振周波数を入力端子１０１より入力される高周波信号の信号周波数の２倍（２次高調波の周波数）よりも高い周波数に設定する。これにより、増幅素子１０２の出力端子Ａから、出力負荷回路１０９と出力整合回路１０７とを含めた負荷側をみたときに、信号周波数の２倍の周波数（２次高調波）に対する反射係数の位相を１８０°よりも大きくすることができる。つまり、２次高調波に対する反射係数の位相を容量性（１８０°より大きく３６０°未満）に調整することができる。
　また、第２の直列共振回路の共振周波数を入力端子１０１より入力される高周波信号の信号周波数の３倍（３次高調波の周波数）よりも低い周波数に設定する。これにより、増幅素子１０２の出力端子Ａから、出力負荷回路１０９と出力整合回路１０７とを含めた負荷側をみたときに、信号周波数の３倍の周波数（３次高調波）に対する反射係数の位相を１８０°よりも小さくすることができる。つまり、３次高調波に対する反射係数の位相を誘導性（０°より大きく１８０°未満）に調整することができる。
　なお、２次および３次高調波に対する反射係数の位相は、厳密には、出力負荷回路１０９だけでなく、出力整合回路１０７の影響も受ける。逆に、出力負荷回路１０９を構成する各共振器も少なからず、信号周波数に影響を与える。そのため、出力負荷回路１０９と出力整合回路１０７とを含めた負荷や位相を設計することが好ましい。この場合には、本発明に係る高周波電力増幅器が備える出力負荷回路が、本実施の形態における出力負荷回路１０９と出力整合回路１０７とを含めた回路に相当すると考えて、出力負荷回路を設計すればよい。
　ここで、具体的な数値例を示すと、増幅素子１０２を図１Ｂに示した等価回路で表し、出力抵抗４０１を１．３Ω、第１の寄生容量４０２を８．８２ｐＦ、第２の寄生容量４０４を１．６ｐＦ、寄生インダクタ４０３を０．０１３ｎＨとした場合、信号周波数を２．４５ＧＨｚとすると、出力負荷回路１０９の２次高調波に対する反射係数の位相を２２１．６°、３次高調波に対する反射係数の位相を８１．３°とすることで、ドレイン端子Ｂから出力負荷回路１０９をみたときの負荷のインピーダンスを、２次高調波に対して短絡インピーダンス、３次高調波に対して開放インピーダンスとできる。
　さらに、短絡インピーダンスまたは開放インピーダンスの周辺に相当する、増幅素子１０２の出力端子Ａから、出力負荷回路１０９と出力整合回路１０７とを含めた負荷側をみたときに、２次高調波に対する反射係数の位相を１９５°以上３１０°以下に、３次高調波に対する反射係数の位相を３０°以上１４０°以下の間に調整することにより、高出力用の増幅素子１０２の寄生容量と寄生インダクタンスの影響を含めて、ドレイン端子Ｂからみた負荷がＦ級負荷条件に近づき、高いＰＡＥが得られる。
　また、負荷側のインピーダンスの２次および３次高調波に対する反射係数の位相は、増幅素子１０２の出力端子Ａから増幅素子１０２側をみたインピーダンスを基準として、増幅素子１０２の出力端子Ａから、出力負荷回路１０９と出力整合回路１０７とを含めた負荷側をみたときの位相（つまり、増幅素子１０２の出力インピーダンスで正規化された負荷の正規化インピーダンスｚを用いて表現される反射係数（（ｚ－１）／（ｚ＋１））の位相）を表している。
　例えば、増幅素子１０２の出力端子Ａから、増幅素子１０２をみたときの信号周波数でのインピーダンス（つまり、増幅素子１０２の出力インピーダンス）が１．３－ｊ×０．５Ωであった場合、１．３－ｊ×０．５Ωを基準にしたときの２次高調波に対する反射係数の位相を１９５°以上３１０°以下に、３次高調波に対する反射係数の位相を３０°以上１４０°以下とするのがよい。
　図４の（ａ）は、増幅素子１０２の出力端子Ａから、出力負荷回路１０９と出力整合回路１０７とを含めた負荷側をみたときの２次高調波に対する反射係数の位相と、ＰＡＥとの関係をシミュレーションした結果である。図４の（ｂ）は、増幅素子１０２の出力端子Ａから、出力負荷回路１０９と出力整合回路１０７とを含めた負荷側をみたときの３次高調波に対する反射係数の位相と、ＰＡＥとの関係をシミュレーションした結果である。
　増幅素子１０２として、ＧａＮを用いたゲート幅３６ｍｍのＦＥＴモデルを使用し、出力負荷回路１０９と出力整合回路１０７とは、損失のない理想的な回路を使用して、整合損失などは考慮していない。また、増幅素子１０２を駆動させるための直流バイアスは、ゲート電圧を入力端子１０１から印加し、ドレイン電圧・電流を出力端子１０８から印加した。さらに、信号周波数は２．４５ＧＨｚとし、増幅素子１０２に入力する電力（Ｐｉｎ）は、増幅素子１０２が飽和領域となる３５ｄＢｍとして、直流の供給電力（Ｐｄｃ）と出力電力（Ｐｏｕｔ）から、以下の数式１によりＰＡＥを算出した。
　ＰＡＥ＝（Ｐｏｕｔ－Ｐｉｎ）／Ｐｄｃ　　　　　　（数式１）
　図４の（ａ）は、増幅素子１０２の出力端子Ａから増幅素子１０２側をみたインピーダンスを基準にして、増幅素子１０２の出力端子Ａから出力負荷回路１０９と出力整合回路１０７とを含めた負荷側をみたときの２次高調波に対する反射係数の位相（横軸）を変化させたときに、ＰＡＥがどのように変化するかをシミュレーションした結果である。ここでは、３次出力負荷回路は配置していない。
　図４の（ａ）における破線は、出力負荷回路１０９を使用しない場合のＰＡＥを表している。この図４の（ａ）から分るように、２次高調波に対する反射係数の位相が１６０°付近～３５０°付近の間で、ＰＡＥが破線の数値を上回っている。さらに、２次高調波に対する反射係数の位相が１９５°以上３１０°以下の領域で、２次高調波成分が効果的に処理され、ＰＡＥが６５％を上回っている。
　図４の（ｂ）は、増幅素子１０２の出力端子Ａから増幅素子１０２側をみたインピーダンスを基準にして、増幅素子１０２の出力端子Ａから出力負荷回路１０９と出力整合回路１０７とを含めた負荷側をみたときの３次高調波に対する反射係数の位相（横軸）を変化させたときに、ＰＡＥがどのように変化するかをシミュレーションした結果である。ここでは、２次高調波に対する反射係数の位相を２５０°としている。
　図４の（ｂ）における破線は、図４の（ａ）と同様に、出力負荷回路１０９を使用しない場合のＰＡＥを表している。この図４の（ｂ）から分るように、３次高調波に対する反射係数の位相が３０°以上１４０°以下の領域で、３次高調波成分が効果的に処理され、出力負荷回路のみを使用し、最適な位相に調整した図４の（ａ）のＰＡＥ（６６．２％）と比べ５％以上向上している。
　なお、ここでは、出力負荷回路１０９の第１および第２の共振回路をインダクタとキャパシタにより構成したが、これに限らず、ＬＣの直列共振回路の代わりに、図５Ａに示されるようなオープンスタブ（第１のオープンスタブ２１１および第２のオープンスタブ２１２）や、図５Ｂに示されるような誘電体共振器（第１の誘電体共振器２２１および第２の誘電体共振器２２２）、その他、伝送線路と容量素子の直列共振回路などで構成してもよい。
　具体的には、図５Ａに示される高周波電力増幅器２１０では、出力負荷回路２１３は、一端が出力端子Ａと接続され、他端が開放された第１のオープンスタブ２１１と第２のオープンスタブ２１２とを備える。第１のオープンスタブ２１１の共振周波数は、２次高調波の周波数よりも高く設定され、第２のオープンスタブ２１２の共振周波数は、３次高調波の周波数よりも低く設定されている。なお、第１のオープンスタブ２１１と第２のオープンスタブ２１２は、例えば、ストリップ線路またはマイクロストリップ線路等の伝送線路で構成される。第１のオープンスタブ２１１および第２のオープンスタブ２１２は、それぞれ、第１の共振回路および第２の共振回路の一例である。
　また、図５Ｂに示される高周波電力増幅器２２０では、出力負荷回路２２３は、一端が出力端子Ａと接続され、他端が開放された第１の誘電体共振器２２１と第２の誘電体共振器２２２とを備える。第１の誘電体共振器２２１の共振周波数は、２次高調波の周波数よりも高く設定され、第２の誘電体共振器２２２の共振周波数は、３次高調波の周波数よりも低く設定されている。なお、第１の誘電体共振器２２１および第２の誘電体共振器２２２は、それぞれ、第１の共振回路および第２の共振回路の一例である。
　このように構成された出力負荷回路２１３および２２３であっても、上述した出力負荷回路１０９と同様の効果を奏することができる。
　また、ここでは一例として、信号周波数を２．４５ＧＨｚでシミュレーション結果を示したが、信号周波数が異なっていても、寄生容量と寄生インダクタの影響を考慮することで、高出力用の増幅素子の高効率な動作を実現できる。
　（実施の形態３）
　次に、本発明の高周波電力増幅器の別の具体的な回路構成について、実施の形態３として、図面を参照しながら説明する。
　図６は、実施の形態３における高周波電力増幅器３００の回路図である。
　図６の高周波電力増幅器３００は、図３の高周波電力増幅器１００と比較して、出力負荷回路３０６の回路構成が出力負荷回路１０９と異なる。その他の回路構成は同じであるため、同一の符号を用い説明を省略する。
　図６の出力負荷回路３０６は、誘導素子であるインダクタ３０２と容量素子であるキャパシタ３０３を直列接続して構成される第３の直列共振回路と、誘導素子であるインダクタ３０４と容量素子であるキャパシタ３０５を直列接続して構成される第４の直列共振回路と、増幅素子１０２と出力整合回路１０７とを接続する直列誘導素子（インダクタ）３０１とにより構成される。第３の直列共振回路は、一端が増幅素子１０２の出力端子Ａと接続され、他端が接地されている。また、直列誘導素子３０１は、一端が出力端子Ａ（言い換えると、インダクタ３０２の一端）に接続されている。第４の直列共振回路は、一端が直列誘導素子３０１の他端と接続され、他端が接地されている。なお、第３の直列共振回路は第１の共振回路の一例であり、直列誘導素子（インダクタ）３０１と第４の直列共振回路とからなる回路は第２の共振回路の一例である。
　ここで、第３の直列共振回路の共振周波数を入力端子１０１より入力される高周波信号の信号周波数の２倍（２次高調波の周波数）よりも高い周波数に設定する。これにより、増幅素子１０２の出力端子Ａから、出力負荷回路３０６と出力整合回路１０７とを含めた負荷側をみたときに、２次高調波に対する反射係数の位相を１８０°よりも大きくすることができる。つまり、２次高調波に対する反射係数の位相を容量性（１８０°より大きく３６０°未満）に調整することができる。
　また、直列誘導素子３０１と、第４の直列共振回路を直列共振させたときの共振周波数を入力端子１０１より入力される高周波信号の信号周波数の３倍（３次高調波の周波数）よりも低い周波数に設定する。これにより、増幅素子１０２の出力端子Ａから、出力負荷回路３０６と出力整合回路１０７とを含めた負荷側をみたときに、３次高調波に対する反射係数の位相を１８０°よりも小さくすることができる。つまり、３次高調波に対する反射係数の位相を誘導性（０°より大きく１８０°未満）に調整することができる。
　なお、２次および３次高調波に対する反射係数の位相は、出力負荷回路３０６だけでなく、出力整合回路１０７の影響も受ける。逆に、出力負荷回路３０６を構成する各共振器も少なからず、信号周波数に影響を与える。そのため、出力負荷回路３０６と出力整合回路１０７は総合的に設計することが好ましい。この場合には、本発明に係る高周波電力増幅器が備える出力負荷回路が、本実施の形態における出力負荷回路１０９と出力整合回路１０７とを含めた回路に相当すると考えて、出力負荷回路を設計すればよい。
　さらに、増幅素子１０２の出力端子Ａから、出力負荷回路３０６と出力整合回路１０７とを含めた負荷側をみたときに、２次高調波に対する反射係数の位相を１９５°以上３１０°以下に、３次高調波に対する反射係数の位相を３０°以上１４０°以下の間に調整することにより、高出力用の増幅素子１０２の寄生容量と寄生インダクタンスの影響とを含めて、ドレイン端子からみた負荷がＦ級負荷条件に近づき、高いＰＡＥが得られる。
　なお、ここでは、出力負荷回路３０６の第３および第４の直列共振回路を誘導素子と容量素子にて構成したが、これに限らず、直列共振回路の代わりに図７Ａに示されるようなオープンスタブ（第３のオープンスタブ３１２および第４のオープンスタブ３１３）や、図７Ｂに示されるような誘電体共振器（第３の誘電体共振器３２２および第４の誘電体共振器３２３）、その他、伝送線路と容量素子の直列共振回路などで構成してもよい。さらに、直列誘導素子３０１は、インダクタで構成しているが、これに限らず、インダクタの代わりに伝送線路などで構成してもよい。
　具体的には、図７Ａに示される高周波電力増幅器３１０では、出力負荷回路３１４は、一端が出力端子Ａと接続され、他端が開放された第３のオープンスタブ３１２と、一端が出力端子Ａと接続された直列誘導素子（インダクタ）３１１と、一端が直列誘導素子３１１の他端と接続され、他端が開放された第４のオープンスタブ３１３とを備える。第３のオープンスタブ３１２の共振周波数は、２次高調波よりも高く設定され、直列誘導素子３１１と第４のオープンスタブ３１３を直列共振させたときの共振周波数は、３次高調波よりも低く設定されている。なお、第３のオープンスタブ３１２と第４のオープンスタブ３１３は、例えば、ストリップ線路またはマイクロストリップ線路等の伝送線路で構成される。なお、第３のオープンスタブ３１２は第１の共振回路の一例であり、直列誘導素子（インダクタ）３１１と第４のオープンスタブ３１３とからなる回路は第２の共振回路の一例である。
　また、図７Ｂに示される高周波電力増幅器３２０では、出力負荷回路３２４は、一端が出力端子Ａと接続され、他端が開放された第３の誘電体共振器３２２と、一端が出力端子Ａと接続された直列誘導素子（インダクタ）３２１と、一端が直列誘導素子３２１の他端と接続され、他端が開放された第４の誘電体共振器３２３とを備える。第３の誘電体共振器３２２の共振周波数は、２次高調波よりも高く設定され、直列誘導素子３２１と第４の誘電体共振器３２３を直列共振させたときの共振周波数は、３次高調波よりも低く設定されている。なお、第３の誘電体共振器３２２は第１の共振回路の一例であり、直列誘導素子（インダクタ）３２１と第４の誘電体共振器３２３とからなる回路は第２の共振回路の一例である。
　このように構成された出力負荷回路３１４および３２４であっても、上述した出力負荷回路１０９と同様の効果を奏することができる。
　以上、本発明に係る高周波電力増幅器について、実施の形態１～３に基づいて説明したが、本発明は、これらの実施の形態に限定されない。本発明の主旨を逸脱しない範囲で、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、各実施の形態における構成要素および特徴箇所を任意に組み合わせて得られる形態も本発明に含まれる。
　たとえば、上記実施の形態では、偶数次高調波として、２次高調波を例として、説明したが、２次高調波に加えて、４次高調波等の高次の偶数次高調波も含まれるものとして、高周波電力増幅器を設計してもよい。その場合には、出力負荷回路として、２次高調波に対する特性と同様の性質をもつ、高次の偶数次高調波に対する回路を付加すればよい。
　同様に、上記実施の形態では、奇数次高調波として、３次高調波を例として、説明したが、３次高調波に加えて、５次高調波等の高次の奇数次高調波も含まれるものとして、高周波電力増幅器を設計してもよい。その場合には、出力負荷回路として、３次高調波に対する特性と同様の性質をもつ、高次の奇数次高調波に対する回路を付加すればよい。
　本発明は、高周波電力増幅器として、例えば、移動体通信用の端末や基地局、あるいは電子レンジなどのマイクロ波家電に用いられる高周波電力増幅器として、適用できる。
１００、２１０、２２０、３００、３１０、３２０、４００　　高周波電力増幅器
１０１　　入力端子
１０２　　増幅素子
１０３、１０５、３０２、３０４　　インダクタ（誘導素子）
１０４、１０６、３０３、３０５　　キャパシタ（容量素子）
１０７　　出力整合回路
１０８　　出力端子
１０９、２１３、２２３、３０６、３１４、３２４　　出力負荷回路
２１１　　第１のオープンスタブ
２１２　　第２のオープンスタブ
２２１　　第１の誘電体共振器
２２２　　第２の誘電体共振器
３０１、３１１、３２１　　直列誘導素子（インダクタ）
３１２　　第３のオープンスタブ
３１３　　第４のオープンスタブ
３２２　　第３の誘電体共振器
３２３　　第４の誘電体共振器
４０１　　出力抵抗
４０２　　第１の寄生容量
４０３　　寄生インダクタ
４０４　　第２の寄生容量

Claims (11)

  1. 　Ｆ級動作をする高周波電力増幅器であって、
    　入力信号を増幅して出力端子から出力する増幅素子と、
    　前記出力端子に接続された第１の共振回路および第２の共振回路を有する出力負荷回路とを備え、
    　前記第１の共振回路の共振周波数は、前記入力信号の２次高調波の周波数よりも高く、
    　前記第２の共振回路の共振周波数は、前記入力信号の３次高調波の周波数よりも低く、
    　前記出力負荷回路は、前記増幅素子の出力インピーダンスを基準にして、前記出力端子から前記出力負荷回路側をみたときに、前記入力信号の２次高調波に対する反射係数の位相が１８０°より大きく３６０°未満となり、かつ、前記入力信号の３次高調波に対する反射係数の位相が０°より大きく１８０°未満となるインピーダンスを有する
    　高周波電力増幅器。
  2. 　前記第１の共振回路と前記第２の共振回路は、それぞれ、直列接続された誘導素子と容量素子とから構成され、一端が前記出力端子と接続され、他端が接地された第１の直列共振回路と第２の直列共振回路である
    　請求項１記載の高周波電力増幅器。
  3. 　前記第１の共振回路と前記第２の共振回路は、それぞれ、一端が前記出力端子と接続され、他端が開放された第１のオープンスタブと第２のオープンスタブである
    　請求項１記載の高周波電力増幅器。
  4. 　前記第１の共振回路と前記第２の共振回路は、それぞれ、一端が前記出力端子と接続され、他端が開放された第１の誘電体共振器と第２の誘電体共振器である
    　請求項１記載の高周波電力増幅器。
  5. 　前記第１の共振回路は、
    　直列接続された誘導素子と容量素子とから構成され、一端が前記出力端子と接続され、他端が接地された第３の直列共振回路であり、
    　前記第２の共振回路は、
    　一端が前記出力端子と接続された直列誘導素子と、
    　直列接続された誘導素子と容量素子とから構成され、一端が前記直列誘導素子の他端と接続され、他端が接地された第４の直列共振回路とを有する
    　請求項１記載の高周波電力増幅器。
  6. 　前記第１の共振回路は、
    　一端が前記出力端子と接続され、他端が開放された第３のオープンスタブであり、
    　前記第２の共振回路は、
    　一端が前記出力端子と接続された直列誘導素子と、
    　一端が前記直列誘導素子の他端と接続され、他端が開放された第４のオープンスタブとを有する
    　請求項１記載の高周波電力増幅器。
  7. 　前記第１の共振回路は、
    　一端が前記出力端子と接続され、他端が開放された第３の誘電体共振器であり、
    　前記第２の共振回路は、
    　一端が前記出力端子と接続された直列誘導素子と、
    　一端が前記直列誘導素子の他端と接続され、他端が開放された第４の誘電体共振器とを有する
    　請求項１記載の高周波電力増幅器。
  8. 　前記出力負荷回路は、前記出力端子から前記出力負荷回路側をみたときの前記２次高調波に対する反射係数の位相が１９５°以上３１０°以下であり、かつ、前記３次高調波に対する反射係数の位相が３０°以上１４０°以下である
    　請求項１～７のいずれか１項に記載の高周波電力増幅器。
  9. 　前記出力負荷回路は、
    　前記増幅素子の出力インピーダンスを、出力抵抗と、寄生容量と、寄生インダクタとで表したとき、
    　前記寄生容量と、前記寄生インダクタと、前記出力負荷回路との合成インピーダンスが、前記入力信号の偶数次高調波に対して、短絡インピーダンスとなり、かつ、前記入力信号の奇数次高調波に対して、開放インピーダンスとなるインピーダンスを有する
    　請求項１～８のいずれか１項に記載の高周波電力増幅器。
  10. 　逆Ｆ級動作をする高周波電力増幅器であって、
    　入力信号を増幅して出力端子から出力する増幅素子と、
    　前記出力端子に接続された第１の共振回路および第２の共振回路を有する出力負荷回路とを備え、
    　前記第１の共振回路の共振周波数は、前記入力信号の２次高調波の周波数よりも低く、
    　前記第２の共振回路の共振周波数は、前記入力信号の３次高調波の周波数よりも高く、
    　前記出力負荷回路は、前記増幅素子の出力インピーダンスを基準にして、前記出力端子から前記出力負荷回路側をみたときに、前記入力信号の２次高調波に対する反射係数の位相が０°より大きく１８０°未満となり、かつ、前記入力信号の３次高調波に対する反射係数の位相が１８０°より大きく３６０°未満となるインピーダンスを有する
    　高周波電力増幅器。
  11. 　前記出力負荷回路は、
    　前記増幅素子の出力インピーダンスを、出力抵抗と、寄生容量と、寄生インダクタとで表したとき、
    　前記寄生容量と、前記寄生インダクタと、前記出力負荷回路との合成インピーダンスが、前記入力信号の偶数次高調波に対して、開放インピーダンスとなり、かつ、前記入力信号の奇数次高調波に対して、短絡インピーダンスとなるインピーダンスを有する
    　請求項１０記載の高周波電力増幅器。
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