JP2024504605A - 高信頼性用途のための高効率デュアル駆動電力増幅器 - Google Patents

高信頼性用途のための高効率デュアル駆動電力増幅器 Download PDF

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Abstract

デュアル駆動電力増幅器（ＰＡ）であって、ＰＡコアは、２つの伝送線カプラを有する結合ネットワークによって駆動されるトランジスタＭ１およびＭ２の差動対を含み、カプラの第１の伝送線セクションは、入力信号Ｖｉｎを伝送して反対側のトランジスタのゲートを駆動するように構成されており、第２の伝送線セクションは一端が接地され、入力信号Ｖｉｎの結合部分αＶｉｎが、対応するトランジスタのソース端子を駆動するように第１の伝送線セクションに結合されている。当該結合ネットワークの配置では、ソース端子がグランド電位より低い電圧で駆動することが可能になる。本明細書で開示される実施形態は、当該ＰＡコアの実用的な実装のために、入力整合ネットワーク、ドライバ、段間の整合ネットワーク、および出力ネットワークをさらに提供する。

Description

（関連出願の相互参照）
本願は、２０２１年１月１２日に出願された米国仮特許出願第６３／１３６２６４号の利益を主張するものであり、この仮出願は、その全体が本明細書に記載されているかのように、参照により本明細書に組み込まれる。
（発明の分野）
本開示の様々な実施形態は、概して増幅器に関し、より詳細には、ワイヤレス通信用途のためのデュアル駆動電力増幅器の構成に関する。
（背景）
ＣＭＯＳで実装された従来の電力増幅器（ＰＡ）は、低い降伏電圧、オンチップ受動素子の低い品質係数、およびより高い周波数における固有デバイスの大きな信号損失などの要因に起因して、低効率、低出力電力、低利得、および制限された最大動作周波数に悩まされ得る。これらの問題のいくつかに対処するために、複雑な設計技法が実装されている。例えば、負荷変調、高調波同調負荷、スタックＰＡコア、非線形性キャンセル、パッシブネットワークを使用する中和技術、および混合信号再構成可能アーキテクチャなどの技術が、ＰＡの特定の性能メトリックを改善するために利用されてきたが、コアユニットは、依然として、主に共通ソース／共通エミッタ（ＣＳ／ＣＥ）トポロジに基づいている。ほとんどの商用半導体プロセスにおけるトランジスタは、最小で３つの端子（ゲート、ソース、およびドレイン）を有するが、従来のＰＡ設計技法は、トランジスタを２端子デバイスとして利用しているにすぎない。
（新たなスペクトル利用可能性により、高Ｇｂ／ｓデータレートで動作する送信機システムのための、多くの新しい５Ｇ Ｎｅｗ Ｒａｄｉｏ（ＮＲ）用途の機会が提供されている。しかしながら、厳格な効率および線形性の要件によって、設計者には重大な課題が課されることになっている。従来のＰＡ設計および上述の設計技法では、主に、ピーク／電力バックオフ（ＰＢＯ）、電力付加効率（ＰＡＥ）、および出力電力（Ｐｏｕｔ）を増加させることに焦点を当ててきた。しかしながら、低い供給電圧を有する、高度にスケーリングされたシリコンプロセスでは、そのような技法は、トランジスタ・ニー電圧（Ｖｋｎｅｅ）が供給電圧のかなりの部分となるため、ＰＡＥおよび出力電力に対するリターンを低減する。さらに、実使用においては、デバイスの信頼性を保証するために、供給電圧を低減することも多い。このことは、アレイ素子結合が、実質的なアンテナインピーダンス不整合および望ましくない大きなＰＡ電圧スイングをもたらすアレイ動作に特に関連する。これまでの技術は、ＰＡ効率を全体的に改善したが、基本的に、それらは、デバイススイッチングまたは高調波整形に頼ることなく、同じ導通角（例えば、Ｂ級の共通ソース（ＣＳ）ＰＡ）における理論的なＰＡコア効率を上回ることができない。ＰＡの効率、出力電力、線形性、データレート、および信頼性の改善に関して、性能面における課題が依然として存在する。
開示される技術は、新しいデュアル駆動ＰＡ構成を採用する新しい電力増幅器（ＰＡ）トポロジに関し、ＰＡコア内のトランジスタは、ゲートおよびソース端子に正しいＤＣバイアスを提供しながら、デュアル駆動結合ネットワークを使用してゲートおよびソース端子において位相をずらして駆動される。
開示される技術の例示的な実装形態によれば、ＰＡコアは、２つの伝送線ベースのカプラを有する結合ネットワークによって駆動されるトランジスタＭ１およびＭ２の差動対を含み、当該対の第１の伝送線セクションは、入力信号Ｖｉｎを伝送して反対側のトランジスタのゲートを駆動するように構成されており、第２の伝送線セクションは一端が接地されており、入力信号Ｖｉｎの結合部分αＶｉｎが、対応するトランジスタのソース端子を駆動するように第１の伝送線セクションに結合されている。当該結合ネットワークの配置では、ソース端子が接地電位より低い電圧で駆動することが可能になる。本明細書で開示される実施形態では、ＰＡコアの実用的な実装のために、入力整合ネットワーク、ドライバ、段間整合ネットワーク、および出力ネットワークがさらに提供される。
開示される技術の例示的な実装形態によれば、Ｍ１ゲート／ベース端子、Ｍ１ドレイン／コレクタ端子、およびＭ１ソース／エミッタ端子の、少なくとも３つの端子を有する第１のトランジスタＭ１を含むデュアル駆動電力増幅器コアが提供される。デュアル駆動電力増幅器コアはまた、Ｍ２ゲート／ベース端子、Ｍ２ドレイン／コレクタ端子、およびＭ２ソース／エミッタ端子の、少なくとも３つの端子を有する第２のトランジスタＭ２を含む。デュアル駆動電力増幅器コアはまた、第１の伝送線カプラであって、第１の端部および第２の端部を有し、第１の端部が接地されており、第２の端部がＭ１ソース／エミッタ端子に接続されている第１の伝送線セクションＴ１と、第１の端部および第２の端部を有し、第１の端部がコア第１の入力信号Ｖｉｎ＋および第１のバイアス電圧を受けるように構成されており、第２の端部がＭ２ゲート／ベース端子に接続されており、かつＭ１ドレイン／コレクタ端子に結合されている、第１の伝送線セクションＴ１と電磁的に結合されている第２の伝送線セクションＴ２とを備える第１の伝送線カプラを含む。デュアル駆動電力増幅器コアはまた、第２の伝送線カプラであって、第１の端部および第２の端部を有し、第１の端部が接地されており、第２の端部がＭ２ソース／エミッタ端子に接続されている第３の伝送線セクションＴ３と、第１の端部および第２の端部を有し、第１の端部がコア第２の入力信号Ｖｉｎ－および第１のバイアス電圧を受けるように構成されており、第２の端部がＭ１ゲート／ベース端子に接続されており、かつＭ２ドレイン／コレクタ端子に結合されている、第３の伝送線セクションＴ３と電磁結合されている第４の伝送線セクションＴ４とを備える第２の伝送線カプラを含む。デュアル駆動電力増幅器コアはまた、Ｍ１ドレイン／コレクタ端子に接続され、第２のバイアス電圧を受けるように構成されているコア第１出力端子Ｖｏｕｔ＋と、Ｍ２ドレイン／コレクタ端子に接続されており、第２のバイアス電圧を受けるように構成されているコア第２出力端子Ｖｏｕｔ－とを含み、コア第１およびコア第２出力端子は、コア第１入力信号Ｖｉｎ＋とコア第２入力信号Ｖｉｎ－との間の差に対応する増幅差動信号を出力するように構成されている。
開示される技術の別の例示的な実装形態によれば、伝送線ベースのカプラの対が提供される。上記の伝送線ベースのカプラは、２つの入力端子において差動入力電圧信号を受信し、４つの出力端子において、スケーリングされた差動入力電圧信号を受動的に結合するように構成されている。上記の伝送線ベースのカプラの対は、第１の伝送線カプラであって、第１の端部および第２の端部を有し、第１の端部が接地されており、第２の端部がＶＳ１信号を出力するように構成されている第１の伝送線セクションＴ１と、第１の端部および第２の端部を有し、第１の端部がコア第１入力信号Ｖｉｎ＋および第１バイアス電圧を受けるように構成されており、第２の端部がＶＧ２信号を出力するように構成されており、第１の伝送線セクションＴ１と電磁結合されており、第１の端部において入力信号Ｖｉｎ＋を受信することに応答してＶＳ１信号を生成する第２の伝送線セクションＴ２とを備える第１の伝送線カプラを含む。上記の伝送線ベースのカプラの対は、第２の伝送線カプラであって、第１の端部および第２の端部を有し、第１の端部が接地されており、第２の端部がＶＳ２信号を出力するように構成されている第３の伝送線セクションＴ３と、第１の端部および第２の端部を有し、第１の端部がコア第２入力信号Ｖｉｎ－および第１バイアス電圧を受けるように構成されており、第２の端部がＶＧ１信号を出力するように構成されており、第３の伝送線セクションＴ３と電磁結合されて、第１の端部において入力信号Ｖｉｎ－を受信することに応答してＶＧ１信号を生成する第４の伝送線セクションＴ４とを備える第２の伝送線カプラを含む。
本開示のこれらおよび他の態様は、以下の「詳細な説明」および添付の図面において説明される。実施形態の他の態様および特徴は、図面と併せて特定の例示的な実施形態の以下の説明を検討すると、当業者にとって明らかになるであろう。本開示の特徴は、特定の実施形態および図に関連して論じられ得るが、本開示の全ての実施形態は、本明細書で論じられる特徴のうちの１つ以上を含むことができる。さらに、１つまたは複数の実施形態は、特定の有利な特徴を有するものとして説明され得るが、そのような特徴のうちの１つまたは複数は、また、本明細書で説明される様々な実施形態とともに使用され得る。同様に、例示的な実施形態は、デバイス、システム、または方法の実施形態として以下で説明され得るが、そのような例示的な実施形態は、本開示の様々なデバイス、システム、および方法において実装され得ることを理解されたい。
本開示における特定の実施形態の下記の詳細な説明は、添付の図面と併せて読むと、より良く理解されるであろう。本開示を例示する目的で、特定の実施形態が図面に示される。しかしながら、本開示は、図面に示される実施形態の厳密な配置および手段に限定されないことを理解されたい。
図１Ａは、開示される技術の例示的な実施形態による、第１の駆動信号Ｖｉｎによって駆動されるゲート端子と、第２の駆動信号αＶｉｎによって駆動されるソース端子と、結果として生じる出力信号Ｖｏｕｔとを有するＭＯＳＦＥＴトランジスタの例示的な図である。 図１Ｂは、開示される技術の例示的実施形態による、接地およびニー電圧Ｖｋｎｅｅに対する、第１の駆動信号Ｖｉｎ、第２の駆動信号αＶｉｎ、および（図１Ａに示されるような）結果として生じる出力信号Ｖｏｕｔのグラフである。 図２は、開示される技術の例示的実施形態による、デュアル駆動電力増幅器（ＰＡ）コアの概略図である。 図３Ａは、開示される技術の例示的な実施形態による、Ｖｉｎ＋からの信号αＶｉｎ＋およびＶｉｎ－からのαＶｉｎ－の受動的な生成を可能にする結合伝送線対の図である。 図３Ｂは、開示される技術の例示的実施形態による、図３Ａに図示されるような結合伝送線対の例示的な物理的レイアウトの３次元図である。 図４Ａは、開示される技術の例示的な実施形態による、デュアル駆動コアを利用する電力増幅器の例示的なブロック図である。 図４Ｂは、開示される技術の例示的実施形態による、（図４Ａのブロック図に対応する）デュアル駆動コアを利用する電力増幅器の詳細な概略図である。
（詳細な説明）
開示される技術は、従来の手法に関連する上述の課題のうちのいくつかを克服し得る、新しい電力増幅器（ＰＡ）アーキテクチャを含む。開示されるＰＡトポロジは、ＰＡコアトランジスタが、ゲート端子およびソース端子において位相をずらして駆動される、新しいデュアル駆動構成を採用する。本明細書で使用される「トランジスタ」という用語は、限定はしないが、ＭＯＳＦＥＴ、ＣＭＯＳ、ＮＭＯＳ、ＰＭＯＳ、ＢＪＴ、ＮＰＮ、ＰＮＰなど（たとえば、ＢＪＴのベース、コレクタ、およびエミッタなどの対応する端子を有する）を含む、任意の３端子の信号増幅デバイスを指す場合がある。
開示されるＰＡトポロジは、トランジスタのソースおよびドレインが同相でスイングすることを可能にし、したがって、トランジスタのニー電圧を人工的に減少させ、それにより、出力電圧スイングを増加できる。このデュアル駆動ＰＡトポロジは、供給電圧の低減を可能にしながら、ＰＡの出力電力、線形性、および効率を大幅に増加させる。さらに、開示されるデュアル駆動トポロジは、共通ゲートと共通ソースとの組合せとして構成され得るので、ＰＡ段の入力インピーダンスを大幅に低減することができ、広帯域および低損失段間での整合ネットワークを可能にする。本明細書で開示されるＰＡトポロジは、より低い供給電圧の使用を可能にしながら、高信頼性の商用用途のための優れた性能を提供することができる。
本開示の原理および特徴の理解を容易にするために、様々な例示的な実施形態が以下に説明される。本明細書に開示される実施形態の様々な要素を構成するものとして以下に記載される構成要素、ステップ、および材料は、例示的なものであり、限定的なものではないことが意図される。本明細書に記載される構成要素、ステップ、および材料と同じまたは同様の機能を実行する多くの適切な構成要素、ステップ、および材料は、本開示の範囲内に包含されることが意図される。本明細書で説明されないそのような他の構成要素、ステップ、および材料は、本明細書で開示される実施形態の開発後に開発される同様の構成要素またはステップを含むことができるが、それらに限定されるものではない。
図１Ａは、開示される技術の例示的な実施形態による、第１の駆動信号Ｖｉｎによって駆動されるゲート端子と、第２の駆動信号αＶｉｎによって駆動されるソース端子と、結果として生じる出力信号Ｖｏｕｔとを有するデュアル駆動ＭＯＳＦＥＴトランジスタの例示的な図である。この実装形態では、αは、ゲート駆動信号Ｖｉｎと位相がずれているソース駆動信号を提供するため、負であり得る。
図１Ｂは、開示される技術の例示的実施形態による、グランドおよびニー電圧に対する、第１の駆動信号Ｖｉｎ、第２の駆動信号αＶｉｎ、および（図１Ａに示されるような）結果として生じる出力信号Ｖｏｕｔのグラフである。
デュアル駆動トランジスタの電力効率は、次のように表すことができる。
Figure 2024504605000002
 ここで、ＶＤＤは供給電圧、Ｖｋｎｅｅはトランジスタのニー電圧、Ｉｍａｘはトランジスタを流れる最大電流、ＩＤＣはバイアス電流である。ピーク出力電圧は次のように表される。
Figure 2024504605000003
バイアス電流は次のように表される。
Figure 2024504605000004
典型的なＢ級増幅器に対するデュアルフィードトランジスタの電力効率は、次のように表すことができる。
Figure 2024504605000005
 ここで、典型的なＢ級デバイスの効率は、次のように表すことができる。
Figure 2024504605000006
本明細書で説明するように、トランジスタは、Ｂ級としてバイアスされ得る。しかしながら、開示される技術のいくつかの例示的な実装形態によれば、トランジスタのゲートにおけるバイアス電圧は、特定の適用例のために必要に応じて、デバイスをＡ級、Ｂ級、またはＣ級増幅のいずれかにするように調整され得る。
トランジスタがゲートにおいてのみ駆動されるとき、デバイスの最大効率は、デバイスの導通角および技術固有のＶｋｎｅｅによって決定され、これにより、特により低いＶＤＤ値に対して、ピーク出力電圧スイングが低減し、ドレイン効率が制限される。開示された技術は、３端子以上のデバイスであるトランジスタを利用し、さらに、ゲート端子およびソース端子の両方を、それぞれ位相のずれた入力ＶｉｎおよびαＶｉｎで駆動するための結合ネットワークを提供する。ソース電圧は、ドレイン電圧と同相関係を有しながら、グランド以下でスイングし得、供給電圧を増加させる必要なく、最大のドレイン出力電圧スイングをαＶｉｎだけ増加させる。
本明細書で開示されるデュアル駆動ＰＡトポロジの利点は、以下を含み得る。（１）ソース結合係数の増加による、同じ導通角での典型的な共通ソーストポロジのＰＡコアドレイン効率を超えるＰＡコアドレイン効率の増加。（２）より低いＶＤＤ下でのＶｋｎｅｅの影響を緩和することができることによる、低減されたＶＤＤ電圧でも維持することができる、より高いドレイン効率。（３）能動デバイスがその飽和領域でより多くの時間を費やし、トライオードで費やす時間がより少ないことよる、デバイスＡＭ－ＰＭおよびＡＭ－ＡＭ歪みを低減しながら、電力飽和Ｐｓａｔを増加させることができること。（４）トランジスタの並列入力抵抗が、デバイス・ゲート・インピーダンスが低ソース・インピーダンスと並列に結合されることで低減され、これにより、トランジスタの並列入力抵抗が、広帯域および低損失段間整合ネットワークの設計を容易にするために、ソース結合αＶｉｎによって設計することもできること。（５）複素高調波整形ＰＡにおける電圧ピーキングの信頼性問題が軽減され得ること（Ｊ級または連続モードＦ級ＰＡ）。
本明細書で開示されるデュアル駆動ＰＡトポロジは、より低い供給電圧が求められる、高信頼性の商用／防衛用途に特に適している。開示された技術の特定の例示的な実装形態は、供給電圧が２０ボルト以上であり得る衛星通信用途など、高い供給電圧を有する電力増幅器にも適し得る。本明細書で開示されるデュアル駆動ＰＡトポロジは、従来の積層ＰＡとは異なることも強調されるべきである。そのような従来の積層ＰＡデバイスでは、積層デバイスにおける底部層のＭＯＳＦＥＴトランジスタのソース端子がグランドに結合され、このため、デバイスの全出力電圧の振幅が決定されることになる。これに対し、開示された技術のソース端子は、以下に説明されるように、ソース電圧がグランドより下に降圧することを可能にする結合伝送線に接続される。
図２は、開示される技術の例示的な実施形態による、デュアル駆動電力増幅器（ＰＡ）コアの概略図であり、当該デュアル駆動電力増幅器コアはデュアル駆動結合ネットワーク２０６とともに第１のトランジスタＭ１ ２０２および第２のトランジスタＭ２ ２０４を含むトランジスタ差動対を利用し得る。デュアル駆動結合ネットワーク２０６は、伝送線セグメントＴ１ ２０８、Ｔ２ ２１０、Ｔ３ ２１２、およびＴ４ ２１４を含むことができ、Ｔ１ ２０８とＴ２ ２１０とが電磁的に結合され、Ｔ４ ２１４とＴ１ ２０８とが電磁的に結合される。デュアル駆動結合ネットワーク２０６では、平衡入力信号の第１の部分Ｖｉｎ－がＭ１ ２０２のゲートを駆動するためにＴ４ ２１４を通して印加されることが可能となり、一方、Ｖｉｎ－のバージョンが、Ｍ２ ２０４のソース端子を駆動するために、Ｔ３ ２１２を介して結合される。同時に、平衡入力信号Ｖｉｎ＋の第２の部分Ｖｉｎ＋は、Ｍ２ ２０４のゲートを駆動するためにＴ２ ２１０を通して印加され得る一方で、Ｖｉｎ＋のバージョンがＭ１ ２０２のソース端子を駆動するためにＴ１ ２０８を介して結合される。本明細書で開示される実装形態はさらに、ゲートのための非ゼロＤＣ電圧およびソースのためのＤＣ接地など、正しいＤＣバイアス点を提供することを可能にする。この新しいＰＡトポロジを使用することで、トランジスタ２０２および２０４のソースは、ドレインと同相でスイングし得、したがって、低供給電圧を使用しながら、出力電力および電力付加効率を線形に増加させることができる電圧ニー／出力スイングの拡張が可能となる。
図３Ａは、図２に示されるような伝送線ベースのカプラＴ１ ２０８およびＴ２ ２１０、Ｔ３ ２１２およびＴ４ ２１４の対を含む結合ネットワーク３００の図であり、Ｔ１ ２０８はＴ２ ２１０と結合され（Ｓ ３０２）、Ｔ３ ２１２はＴ４ ２１４と結合される（Ｓ ３０４）。Ｔ１ ２０８、Ｔ２ ２１０、Ｔ３ ２１２、およびＴ４ ２１４の各々は（単独で）独立した伝送線とみなすことができるが、Ｔ１ ２０８がＴ２ ２１０に近接していることで、Ｔ１ ２０８およびＴ２ ２１０が、第１の伝送線ベースのカプラを形成するように電磁結合することができる。同様に、Ｔ３ ２１２およびＴ４ ２１４は、第２の伝送線ベースのカプラを形成し得る。結合３０２および３０４は、それぞれＶｉｎ＋およびＶｉｎ－から信号αＶｉｎ＋およびαＶｉｎ－を受動的に生成することができる。いくつかの例示的な実装形態では、結合ネットワーク３００は、全体的なデバイス電力利得を低下させ得る誘導性リアクタンス源の劣化を導入できる。いくつかの実装形態では、誘導性リアクタンスは、所望の結合係数αを維持しながら、偶モードインピーダンスＺ０ｅおよび奇モードインピーダンスＺ０ｏに対して適度に低い値を与える伝送線ジオメトリを選択することによって低減され得る。開示される技術の特定の実装形態によれば、結合係数αは、伝送線ジオメトリによって設定され得る。
開示される技術の一実装例において、結合係数αは、約０．１から約０．９の範囲内に設定されてもよい。他の例示的な実装において、結合係数αは、約０．２から約０．８の範囲内に設定されてもよい。他の例示的な実装において、結合係数αは、約０．３から約０．７の範囲内に設定されてもよい。他の例示的な実装において、結合係数αは、約０．４から約０．６の範囲内に設定されてもよい。他の例示的な実装において、結合係数αは、約０．３から約０．４の範囲内に設定されてもよい。
図３Ｂは、図３Ａおよび図２に示されたような要素に対応する結合伝送線対Ｔ１ ２０８およびＴ２ ２１０、Ｔ３ ２１２およびＴ４ ２１４を有する結合ネットワーク３００の例示的な物理的レイアウトの３次元図である。この独特なレイアウト構成により、信号Ｖｉｎ＋（Ｖｉｎ－）が伝送線Ｔ２ ２１０（Ｔ４ ２１４）の一端で入力され、長さＬにわたってＴ１ ２０８（Ｔ３ ２１２）に電磁的に結合されることが可能となる。開示される技術のいくつかの例示的な実装形態によれば、（以下でさらに説明するように）結果として生じる信号ＶＳ１、ＶＧ１、ＶＧ２、ＶＳ２を、残りの回路に好都合にルーティングするために、固有のクロスオーバー領域３０６が使用され得る。
いくつかの例示的な実装形態では、結合ネットワーク３００の伝送線２０８、２１０、２１２、２１４は、インピーダンス、結合係数などを制御するために、いくつかの異なる変数を使用して設計および製造され得る。そのような変数としては、伝送線長Ｌ、幅Ｗ１、厚さｔ２およびｔ１、ギャップｔｇ、および／または接地面開口幅ｗ２を含むことができる。開示される技術の１つの例示的な実装形態では、長さＬは約５０ミクロンであり得、幅Ｗ１は約１０ミクロンであり得、厚さｔ１およびｔ２は約３ミクロンであり得、ギャップｔｇは約１．６ミクロンであり得、接地面開口幅Ｗ２は約１４ミクロンであり得る。図示されるように、底部トレースＴ１ ２０８およびＴ３ ２１２の一端は、接地面３１４に接続され得る。これらのジオメトリにおいては、偶モードインピーダンスＺ０ｅおよび奇モードインピーダンスＺ０ｏは、３０ＧＨｚにおいて、それぞれ約１５オームおよび約４０オームに設定され得る。いくつかの例示的な実装形態では、導通角は約８．５度に調整され得、ｋ係数は３０ＧＨｚにおいて約０．４７であり得る。
図４Ａは、開示された技術の例示的な実施形態による、（上述したような）デュアル駆動ＰＡコア２００を利用可能な電力増幅器４００の例示的なブロック図である。様々な構成が、開示される技術の範囲から逸脱することなく、デュアル駆動コア２００を利用するように構成され得る。図４Ａは、他の段（入力整合ネットワーク４０２、ドライバ４０４、段間整合ネットワーク４０６、および／または出力ネットワーク４０８など）がデュアル駆動ＰＡコア２００とともにどのように利用され得るかの１つの実例を示す。次に、図４Ｂを参照して、例示的な電力増幅器４００における各段の特定の例示的な構成要素について説明する。
図４Ｂは、開示される技術の例示的実施形態による、デュアル駆動ＰＡコア２００を利用する電力増幅器回路４０１の例の詳細な概略図である。開示される技術の範囲から逸脱することなく、他の段、構成要素、および配置が利用され得るが、図４Ｂに示される配置は、図４Ａに示される同様の段に対応し得る段４０２、４０４、４０６、４０８を有するデュアル駆動ＰＡコア２００の実使用を示す。
図２、図３Ａ、および図３Ｂを参照しながら上記で説明したように、デュアル駆動電力増幅器コア２００は、Ｍ１ゲート端子、Ｍ１ドレイン端子、およびＭ１ソース端子の、少なくとも３つの端子を有する第１のトランジスタＭ１ ２０２を含むことができる。デュアル駆動電力増幅器コア２００は、Ｍ２ゲート端子、Ｍ２ドレイン端子、およびＭ２ソース端子の、少なくとも３つの端子を有する第２のトランジスタＭ２ ２０４を含むことができる。
デュアル駆動電力増幅器コア２００は、第１の端部および第２の端部を有する第１の伝送線セクションＴ１ ２０８を備える第１の伝送線カプラを含むことができ、ここで、第１の端部は接地されており、第２の端部はＭ１ソース端子に接続されている。
デュアル駆動電力増幅器コア２００は、第１の端部および第２の端部を有する第２の伝送線路セクションＴ２ ２１０を備える第１の伝送線カプラを含むことができ、ここで、第１の端部は、コア第１入力信号および／または第１バイアス電圧のうちの１つまたは複数を受けるように構成され得る。第２の伝送線部Ｔ２ ２１０の第２の端部は、Ｍ２ゲート端子に接続されていてもよく、Ｍ１ドレイン端子に容量結合されていてもよい。上述したように、第１の伝送線部Ｔ１ ２０８は、第２の伝送線部Ｔ２ ２１０と電磁結合されていてもよい。
デュアル駆動電力増幅器コア２００は、第１の端部および第２の端部を有する第３の伝送線セクションＴ３ ２１２を備える第２の伝送線カプラを含むことができ、ここで、第１の端部は接地されていて、第２の端部はＭ２ソース端子に接続されていてもよい。
デュアル駆動電力増幅器コア２００は、第１の端部および第２の端部を有する第４の伝送線セクションＴ４ ２１４を含むことができ、ここで、第１の端部は、コア第２入力信号および／または第１バイアス電圧のうちの１つまたは複数を受けるように構成され得る。第４の伝送線部Ｔ４ ２１４の第２の端部は、Ｍ１ゲート端子に接続されていてもよく、いくつかの実装形態では、Ｍ２ドレイン端子に容量結合されていてもよい。上述したように、第３の伝送線部Ｔ３ ２１２は、第４の伝送線部Ｔ４ ２１４と電磁結合されていてもよい。
いくつかの例示的な実装形態では、図４Ｂに示すように、Ｍ１ ２０２およびＭ２ ２０４ドレイン端子は、出力として構成されていてもよく、出力ネットワーク４０８を介してＶＤＤＰＡを受けても良い。いくつかの例示的な実装形態では、Ｍ１ ２０２およびＭ２ ２０４のドレイン端子は、それぞれコア第１およびコア第２出力端子と見なされ得、Ｍ１ ２０２およびＭ２ ２０４のそれぞれのゲートにおけるコア第１入力信号とコア第２入力信号との間の差に対応する増幅された差動信号を出力するように構成されていてもよい。
いくつかの例示的な実装形態では、回路４０１は、Ｍ１ ２０２ドレイン端子およびＭ２ ２０４ドレイン端子に印加される電圧を制御するように構成されているカスコードバイアス制御端子ＶＣＡＳを有するカスコード電流バッファを含むことができる。いくつかの例示的な実装形態では、カスコード電流バッファは、供給電圧および出力電力を増加し得る。いくつかの例示的な実装形態では、カスコード電流バッファは、１．３Ｖ動作のためにバイアスされ得る。カスコード電流バッファは、Ｍ３ゲート端子、Ｍ３ドレイン端子、およびＭ３ソース端子の、少なくとも３つの端子を有する第３のトランジスタＭ３ ４１４を含むことができる。カスコード電流バッファは、Ｍ４ゲート端子、Ｍ４ドレイン端子、およびＭ４ソース端子の、少なくとも３つの端子を有する第４のトランジスタＭ４ ４１６を含むことができる。いくつかの例示的な実装形態では、Ｍ３ソース端子は、コア第１出力端子に接続され得、Ｍ４ソース端子は、コア第２出力端子に接続され得る。いくつかの例示的な実装形態では、Ｍ３ゲート端子は、Ｍ４ゲート端子およびカスコードバイアス制御端子ＶＣＡＳに接続され得る。
いくつかの例示的な実装形態では、回路４０１は、一次第１端子および一次第２端子を備えた出力変圧器４１４を有する出力ネットワーク４０８を含むことができる。いくつかの例示的な実装形態では、出力変圧器４１４は、一次センタータップ端子を含み得る。いくつかの例示的な実装形態では、一次第１端子はＭ３ドレイン端子に接続され得、一次第２端子はＭ４ドレイン端子に接続され得る。いくつかの例示的な実装形態では、１次センタータップ端子は、供給電圧ＶＤＤＰＡを受けるように構成され得る。いくつかの例示的な実装形態では、カスコードバイアス制御端子ＶＣＡＳは、Ｍ１ドレイン端子およびＭ２ドレイン端子に印加される第２バイアス電圧を制御するように構成され得る。いくつかの例示的な実装形態では、第２バイアス電圧は供給電圧ＶＤＤＰＡから導出され得る。
図４Ｂに示すように、回路４０１は、一次第１端子、一次第２端子、および一次センタータップ端子を有する変圧器４２０と、二次第１端子、二次第２端子、および二次センタータップ端子とを含むことができる段間整合ネットワーク４０６を含むことができる。いくつかの例示的な実装形態では、二次第１端子は、第２の伝送線セクションＴ２ ２１０の第１の端部に接続され得、二次第２端子は、第４の伝送線セクションＴ４ ２１４の第１の端部に接続され得る。いくつかの例示的な実装形態では、二次センタータップ端子は、ＶＧＳＰＡバイアス電圧を受けるように構成され得る。
段間整合ネットワーク４０６と通信するのは、Ｍ５ゲート端子、Ｍ５ドレイン端子、およびＭ５ソース端子の、少なくとも３つの端子を有する第５のトランジスタＭ５ ４２２を含むことができる共通ソースドライバ４０４であり得る。
いくつかの例示的な実装形態では、共通ソースドライバ４０４は、Ｍ６ゲート端子、Ｍ６ドレイン端子、およびＭ６ソース端子の、少なくとも３つの端子を有する第６のトランジスタＭ６ ４２４を含むことができる。いくつかの例示的な実装形態では、共通ソースドライバ４０４は、第１の端部と第２の端部とを有するゲート抵抗器４１４を含むことができる。いくつかの例示的な実装形態では、Ｍ５ソース端子およびＭ６ソース端子は接地され得、Ｍ５ドレイン端子は、段間整合ネットワーク４０６の一次第１端子に接続され得、かつＭ６ゲート端子に容量結合され得る。いくつかの例示的な実装形態では、Ｍ６ドレイン端子は、段間整合ネットワーク４０６の一次第２端子に接続され得、かつＭ５ゲート端子に容量結合され得る。いくつかの例示的な実装形態では、Ｍ５ゲート端子は、ゲート抵抗器４１４の第１の端部に接続され得、Ｍ６ゲート端子は、ゲート抵抗器４１４の第２の端部に接続され得る。いくつかの例示的な実装形態では、ゲート抵抗器４１４は、ドライバ段４０４の入力インピーダンスを最適化するように、たとえば、Ｓ１１（入力反射）パラメータを最小化するように選択され得る。
開示される技術の特定の例示的な実装形態は、段間整合ネットワーク変換器４２０の一次センタータップ端子に接続されているＶＤＤＤＲ端子を含むことができ、共通ソースドライバ４０４回路への供給電圧を受けるように構成され得る。
いくつかの例示的な実装形態では、（図４Ｂの左側に示される）電力増幅器回路４０１の入力側は、一次第１端子、一次第２端子、二次第１端子、および二次２端子を有する入力変圧器４１４を含むことができる入力整合ネットワーク４０２を含むことができる。開示される技術の一つの例示的な実装形態では、ＲＦ入力端子のうちの１つまたは複数は、入力変圧器４１４の一次端子と容量結合され得る。いくつかの例示的な実装形態では、変圧器４１４は、ドライバセクション４０４におけるＭ５ ４２２およびＭ６ ２４２のゲート－ソースをバイアスするためのＶＧＳＤＲバイアス入力端子に接続され得る二次センタータップ端子を含むことができる。いくつかの例示的な実装形態では、変圧器４１４の二次第１端子は、ゲート抵抗器４１４の第１の端部に接続され得、二次第２端子は、ゲート抵抗器４１４の第２の端部に接続され得る。例示的な一つの実装形態では、ゲート抵抗器４１４は、約５５０オームであり得る。必要に応じて、他の抵抗値のゲート抵抗器４１４を利用してもよい。
いくつかの例示的な実装形態では、入力整合ネットワーク４０２は、図示されるように、（グランドを基準とする）シングルエンドＲＦ入力として構成され得る。代替的に、入力接地接続はオープンであってもよく、入力変圧器４１４の二次第１入力は、平衡入力（または接地を基準としない入力信号）を受け入れるために、別のＲＦ入力接続４１０と接続されてもよい。同様に、出力側（右端側）では、出力ネットワーク４０８は、（図示のように）グランドを基準とするシングルエンドＲＦ出力として構成することができ、あるいは、出力接地接続をオープンにしてもよく、対応する出力変圧器端子を第２のＲＦ出力接続４１２に接続して、例えば、平衡、浮動、および／または他の方法で、グランドを基準としない出力を提供してもよい。
従来の容量結合ネットワークと比較して、結合されている伝送線（Ｔ２ ２１０と結合されているＴ１ ２０８、およびＴ４ ２１４と結合されているＴ３ ２１２）は、すべてのルーティング寄生を考慮するように構成され得、柔軟性を有する所望の振幅／位相結合のために最適化され得る。さらに、この入力結合ネットワーク２０６は、追加の受動素子を必要とすることなく、（段間整合変圧器４２０が、センタータップを介してＤＣゲートバイアスを提供すると仮定して）各トランジスタＭ１ ２０２およびＭ２ ２０４デバイス端子に適切なＤＣバイアスを自然に提供する。
開示される技術のいくつかの例示的な実装形態によれば、安定性および利得を高めるために、ドライバ４０４および／またはデュアル駆動ＰＡコア２００段のうちの１つまたは複数において中和コンデンサが使用され得る。いくつかの例示的な実装形態では、入力整合ネットワーク４０２は、広帯域Ｓ１１整合のための追加のコンデンサおよびゲート抵抗終端を含み得る。開示される技術のいくつかの例示的な実装形態によれば、段間整合ネットワーク４０６は、デュアル駆動ＰＡコア入力における、より低い実インピーダンス（ＣＳについては７４８Ωおよびデュアル駆動ＰＡについては３６Ω）に起因して、ゲート逆Ｑｉｎｇ抵抗器を用いずに、１つの変圧器４２０を使用し得る。
大信号ＣＷシミュレーションに基づいて、デュアル駆動ＰＡコアのドレイン効率、ＯＰ１ｄＢ、およびＰｓａｔは、結合係数αが増加するにつれて増加し得る。逆に、αが増加するにつれて、電力利得は、ＰＡコア入力インピーダンスおよびソース誘導性縮退の低減に起因して減少し得る。したがって、利得が全体的なＰＡ ＰＡＥを維持するのに十分である、最適なデュアル駆動の動作領域が存在し得る。開示される技術のいくつかの例示的な実装形態によれば、αは０．３５になるように選択され得る。
４５ｎｍのＳＯＩ ＣＭＯＳプロセスを使用して、１．３×１．２ｍｍ２の総面積を有する、開示されたデュアル駆動ＰＡのプロトタイプを製造した。１９．１ｄＢｍの最大ＯＰ１ｄＢは、３１ＧＨｚで達成され、２３ＧＨｚから３４ＧＨｚまで、１ｄＢ未満の変動である。
本明細書で開示されるデュアル駆動ＰＡのプロトタイプは、２９ＧＨｚで５０％の最大ＰＡＥ（ＰＡＥｍａｘ）および５９．７％の最大ＤＥ（ＤＥｍａｘ）を達成することができ、これは、シリコンにおける２段ＰＡについて報告された、最も高いＰＡＥおよびＤＥである。２４ＧＨｚから３５ＧＨｚまで、ＰＡはまた、ＰＡＥｍａｘ≧４０％を維持する。ＯＰ１ｄＢおよびＰｓａｔは、帯域幅全体にわたって１ｄＢ以内であり、ＯＰ１ｄＢにおける最大ＰＡＥ（ＰＡＥＯＰ１ｄｂ）は４７．４％である。
１．７／１．９Ｖ ＶＤＤに対して２４ＧＨｚから３６ＧＨｚのＤＰＤを用いないシングルキャリア信号および５Ｇ ＮＲ ＦＲ２変調試験は、開示された技術が、平均Ｐｏｕｔ／ＰＡＥ（Ｐａｖｇ／ＰＡＥａｖｇ）に対して最も高い測定パフォーマンスを提供したことを示し、これは、１．９Ｖ供給電圧に対して３０ＧＨｚで－２５ｄＢ ｒｍｓ ＥＶＭの１．５ＧＳｙｍ／ｓ ６４－ＱＡＭ信号に対して１５．０５ｄＢｍ／３０．１３％である。Ｐａｖｇ／ＰＡＥａｖｇについて測定された最高の性能は、１．９Ｖ供給電圧に対して３０ＧＨｚで－２５ｄＢ ｒｍｓ ＥＶＭの５Ｇ ＮＲ ＦＲ２ ２００ＭＨｚ １－ＣＣ ６４－ＱＡＭ信号に対して、１１．３９ｄＢｍ／１６．９８％である。
付録の表１Ａ、１Ｂ、および１Ｃは、これまでの研究に対する、本明細書に開示されるデュアル駆動ＰＡ技術の性能結果を要約した表である。開示された技術の特定の例示的な実装形態は、高効率かつ線形の広帯域変調をサポートし、これは、従来のＰＡよりも性能が優れており、開示されたデュアル駆動ＰＡが高信頼性用途へ適合することを顕著に示すものである。
本明細書に開示される実施形態および特許請求の範囲は、それらが適用されることにおいて、説明に記載され、図面に示される構成要素の構造および配置の詳細に限定されないことを理解されたい。むしろ、説明および図面は、想定される実施形態の例を提供するものである。本明細書に開示される実施形態および特許請求の範囲はさらに、他の実施形態が可能であり、様々な方法で実践および実行されることが可能である。また、本明細書で使用される表現および用語は、説明のためのものであり、特許請求の範囲を限定するものと見なされるべきではないことを理解されたい。
したがって、当業者は、本出願および特許請求の範囲が基づく概念が、本出願において提示される実施形態および特許請求の範囲のいくつかの目的を実行するための他の構造、方法、およびシステムの設計の基礎として容易に利用され得ることを理解するであろう。したがって、特許請求の範囲が、そのような等価な構成を含むものとみなされることが重要である。
（付録）
Figure 2024504605000007
 ［１］ Ｔ．Ｌｉら、「１８．４％の変調ＰＡＥおよび４３．５％のピークＰＡＥにおいて１８Ｇｂ／ｓをサポートする、連続モード高調波同調１９ＧＨｚ～２９．５ＧＨｚ超線形ＰＡ」“Ａ Ｃｏｎｔｉｎｕｏｕｓ－Ｍｏｄｅ Ｈａｒｍｏｎｉｃａｌｌｙ Ｔｕｎｅｄ １９－ｔｏ－２９．５ＧＨｚ Ｕｌｔｒａ－Ｌｉｎｅａｒ ＰＡ Ｓｕｐｐｏｒｔｉｎｇ １８Ｇｂ／ｓ ａｔ １８．４％ Ｍｏｄｕｌａｔｉｏｎ ＰＡＥ ａｎｄ ４３．５％ Ｐｅａｋ ＰＡＥ”、ＩＳＳＣＣ、４１０～４１２頁、２０１８年２月
［２］ Ｋ． Ｎｉｎｇ ａｎｄ Ｊ． Ｆ． Ｂｕｃｋｗａｌｔｅｒ、「４５ｎｍ ＳＯＩ ＣＭＯＳにおける結合インダクタ中和を伴う２８ＧＨｚ、１８ｄＢｍ、４８％ ＰＡＥ積層ＦＥＴ電力増幅器」“Ａ ２８－ＧＨｚ， １８－ｄＢｍ， ４８％ ＰＡＥ Ｓｔａｃｋｅｄ－ＦＥＴ Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ ｗｉｔｈ Ｃｏｕｐｌｅｄ－Ｉｎｄｕｃｔｏｒ Ｎｅｕｔｒａｌｉｚａｔｉｏｎ ｉｎ ４５－ｎｍ ＳＯＩ ＣＭＯＳ”、２０１８ ＩＥＥＥ ＢｉＣＭＯＳおよび化合物半導体の集積回路および技術シンポジウム（ＢＣＩＣＴＳ）、２０１８年、８５～８８ページ、ＤＯＩコード：１０．１１０９／ＢＣＩＣＴＳ．２０１８．８５５０８３２
Figure 2024504605000008
 ［３］ Ｆ．Ｗａｎｇら、「高効率ｍｍ波５ＧマルチＧＢ／ｓ通信のための高線形超分解能混合信号ドハティ電力増幅器」“Ａ Ｈｉｇｈｌｙ Ｌｉｎｅａｒ Ｓｕｐｅｒ－Ｒｅｓｏｌｕｔｉｏｎ Ｍｉｘｅｄ－Ｓｉｇｎａｌ Ｄｏｈｅｒｔｙ Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ ｆｏｒ Ｈｉｇｈ－Ｅｆｆｉｃｉｅｎｃｙ ｍｍ－Ｗａｖｅ 5Ｇ Ｍｕｌｔｉ－Ｇｂ／ｓ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ”、ＩＳＳＣＣ、８８～９９ページ、２０１９年２月
［４］ Ｓ．Ａｌｉら、「５Ｇフェーズドアレイのための変圧器ベースのＡＭ－ＰＭ歪み補正技法を使用する２８ＧＨｚ ４１％ ＰＡＥ線形ＣＭＯＳ電力増幅器」“Ａ ２８ＧＨｚ ４１％－ＰＡＥ Ｌｉｎｅａｒ ＣＭＯＳ Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ Ｕｓｉｎｇ ａ Ｔｒａｎｓｆｏｒｍｅｒ－Ｂａｓｅｄ ＡＭ－ＰＭ Ｄｉｓｔｏｒｔｉｏｎ－Ｃｏｒｒｅｃｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ ５Ｇ Ｐｈａｓｅｄ Ａｒｒａｙｓ”、ＩＳＳＣＣ、４０６～４０８ページ、２０１８年２月
［５］ Ｍ．ＶｉｇｉｌａｎｔｅおよびＰ．Ｒｅｙｎａｅｒｔ「０．９Ｖ ２８ｎｍ バルクＣＭＯＳにおける２９ＧＨＺ―５７ＧＨｚ ＡＭ－ＰＭ補償を有する広帯域ＡＢ級電力増幅器」“Ａ Ｗｉｄｅｂａｎｄ Ｃｌａｓｓ－ＡＢ Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ Ｗｉｔｈ ２９－５７－ＧＨｚ ＡＭ－ＰＭ Ｃｏｍｐｅｎｓａｔｉｏｎ ｉｎ ０．９－Ｖ ２８－ｎｍ Ｂｕｌｋ ＣＭＯＳ”、ＩＥＥＥ ＪＳＳＣ、第５３巻、ｎｏ．５、１２８８～１３０１ページ、２０１８年５月
Figure 2024504605000009
 ［６］ Ｓ．Ｓｈａｋｉｂ、Ｍ．Ｅｌｋｈｈｏｌｙ、Ｊ．Ｄｕｎｍｏｒｔｈ、Ｖ．Ａｐａｒｉｎ、およびＫ．Ｅｎｔｅｓａｒｉ「４０ｎｍ ＣＭＯＳにおける５Ｇのための８×１００ＭＨｚキャリアアグリゲーションをサポートする２．７広帯域２８ＧＨｚ電力増幅器」“２．７ ａ ｗｉｄｅｂａｎｄ ２８ＧＨｚ ｐｏｗｈｅｒ ａｍｐｌｉｆｉｅｒ ｓｕｐｐｏｒｔｉｎｇ ８×１００ＭＨｚ ｃａｒｒｉｅｒ ａｇｇｒｅｇａｔｉｏｎ ｆｏｒ ５Ｇ ｉｎ ４０ｎｍ ＣＭＯＳ”、２０１７ ＩＥＥＥ 国際ソリッドステート回路カンファレンス （ＩＳＳＣＣ）、２０１７、４４～４５ページ、ＤＯＩコード：１０．１１０９／ＩＳＳＣＣ．２０１７、７８７０２５２
［７］ Ｆ．ＷａｎｇおよびＨ．Ｗａｎｇ、「２４ＧＨｚ～４０ＧＨｚにわたって＞１７．８ｄＢｍ Ｐ１ｄＢおよび＞３６．６％ ＰＡＥＰ１ｄＢを達成し、２４ＧＨｚ～４２ＧＨｚにわたって６４－/２５６－ＱＡＭ ５Ｇ ＮＲ信号を連続的にサポートする、補償された分布バラン出力ネットワークを有する瞬時広帯域超小型高線形ＰＡ」“Ａｎ Ｉｎｓｔａｎｔａｎｅｏｕｓｌｙ Ｂｒｏａｄｂａｎｄ Ｕｌｔｒａ－Ｃｏｍｐａｃｔ Ｈｉｇｈｌｙ Ｌｉｎｅａｒ ＰＡ ｗｉｔｈ Ｃｏｍｐｅｎｓａｔｅｄ Ｄｉｓｔｒｉｂｕｔｅｄ－Ｂａｌｕｎ Ｏｕｔｐｕｔ Ｎｅｔｗｏｒｋ Ａｃｈｉｅｖｉｎｇ ＞１７．８ｄＢｍ Ｐ1ｄＢ ａｎｄ ＞３６．６％ ＰＡＥＰ１ｄＢ ｏｖｅｒ ２４ ｔｏ ４０ＧＨｚ ａｎｄ Ｃｏｎｔｉｎｕｏｕｓｌｙ Ｓｕｐｐｏｒｔｉｎｇ ６４－／２５６－ＱＡＭ ５Ｇ ＮＲ Ｓｉｇｎａｌｓ ｏｖｅｒ ２４ ｔｏ ４２ＧＨｚ”、ＩＳＳＣＣ、３７２～３７４ページ、２０２０年２月

Claims (20)

  1. デュアル駆動電力増幅器コアであって、
    第１のトランジスタＭ１であって、
    Ｍ１ゲート端子、
    Ｍ１ドレイン端子、および
    Ｍ１ソース端子、の少なくとも３つの端子を有する第１のトランジスタＭ１と、
    第２のトランジスタＭ２であって、
    Ｍ２ゲート端子と、
    Ｍ２ドレイン端子と、
    Ｍ２ソース端子と、の少なくとも３つの端子を有する第２のトランジスタＭ２と、
    第１の伝送線カプラであって、
    第１の端部および第２の端部を有する第１の伝送線セクションＴ１であって、当該第１の端部が接地されており、当該第２の端部が前記Ｍ１ソース端子に接続されている、第１の伝送線セクションＴ１と、
    第１の端部および第２の端部を有する第２の伝送線セクションＴ２であって、当該第１の端部は、コア第１入力信号Ｖｉｎ＋および第１バイアス電圧を受けるように構成されており、当該第２の端部は、前記Ｍ２ゲート端子に接続されており、かつ前記Ｍ１ドレイン端子に結合されており、前記第１の伝送線セクションＴ１とは電磁結合されている第２の伝送線セクションＴ２と、を備える第１の伝送線カプラと、
    第２の伝送線カプラであって、
    第１の端部および第２の端部を有する第３の伝送線セクションＴ３であって、当該第１の端部が接地されており、当該第２の端部が前記Ｍ２ソース端子に接続されている、第３の伝送線セクションＴ３と、
    第１の端部および第２の端部を有する第４の伝送線セクションＴ４であって、当該第１の端部は、コア第２入力信号Ｖｉｎ－および第１バイアス電圧を受けるように構成されており、当該第２の端部は、前記Ｍ１ゲート端子に接続されており、かつ前記Ｍ２ドレイン端子に結合されており、前記第３の伝送線セクションＴ３とは電磁結合されている第４の伝送線セクションＴ４と、を備える第２の伝送線カプラと、
    前記Ｍ１ドレイン端子に接続されており、第２バイアス電圧を受けるように構成されているコア第１出力端子Ｖｏｕｔ＋と、
    前記Ｍ２ドレイン端子に接続されており、前記第２バイアス電圧を受けるように構成されているコア第２出力端子Ｖｏｕｔ－であって、前記コア第１出力端および当該コア第２出力端子は、前記コア第１入力信号Ｖｉｎ＋と前記コア第２信号Ｖｉｎ－との差に対応する増幅作動信号を出力するように構成されているコア第２出力端子Ｖｏｕｔ－と、を備えるデュアル駆動電力増幅器コア。
  2. カスコード電流バッファであって、
    前記Ｍ１ドレイン端子および前記Ｍ２ドレイン端子に印加される前記第２バイアス電圧を制御するように構成されている、カスコードバイアス制御端子と、
    第３のトランジスタＭ３であって、
    Ｍ３ゲート端子、
    Ｍ３ドレイン端子、および
    Ｍ３ソース端子、の少なくとも３つの端子を有する第３のトランジスタＭ３と、
    第４のトランジスタＭ４であって、
    Ｍ４ゲート端子、
    Ｍ４ドレイン端子、および
    Ｍ４ソース端子、の少なくとも３つの端子を有する第４のトランジスタＭ４と、を備えるカスコード電流バッファをさらに備え、
    前記Ｍ３ソース端子は、前記コア第１出力端子Ｖｏｕｔ＋に接続され、前記Ｍ４ソース端子は、前記コア第２出力端子Ｖｏｕｔ－に接続されており、前記Ｍ３ゲート端子は前記Ｍ４ゲート端子および前記カスコードバイアス制御端子に接続されている、請求項１に記載のデュアル駆動電力増幅器コア。
  3. 一次第１端子、一次第２端子、一次センタータップ端子を有する出力変圧器をさらに備え、前記一次第１端子は前記Ｍ３ドレイン端子に接続されており、前記一次第２端子は前記Ｍ４ドレイン端子に接続されており、前記一次センタータップ端子は供給電圧ＶＤＤを受けるように構成されており、前記カスコードバイアス制御端子は、前記Ｍ１ドレイン端子および前記Ｍ２ドレイン端子に印加される前記第２バイアス電圧を制御するように構成されており、前記第２バイアス電圧は前記供給電圧ＶＤＤから導出される、請求項２に記載のデュアル駆動電力増幅器コア。
  4. 一次第１端子、一次第２端子、および一次センタータップ端子を有する出力変圧器と、二次第１端子、二次第２端子、および二次センタータップ端子と、を備える段間整合ネットワークをさらに備え、前記二次第１端子は前記第２の伝送線セクションＴ２の前記第１の端部に接続されており、前記二次第２端子は前記第４伝送線セクションＴ４の前記第１の端部に接続されており、前記二次センタータップ端子は前記第１バイアス電圧を受けるように構成されている、請求項１に記載のデュアル駆動電力増幅器コア。
  5. 共通ソースドライバであって、
    第５のトランジスタＭ５であって、
    Ｍ５ゲート端子、
    Ｍ５ドレイン端子、および
    Ｍ５ソース端子、の少なくとも３つの端子を有する第５のトランジスタＭ５と、
    第６のトランジスタＭ６であって、
    Ｍ６ゲート端子、
    Ｍ６ドレイン端子、および
    Ｍ６ソース端子、の少なくとも３つの端子を有する第６のトランジスタＭ６と、
    第１の端部と第２の端部とを有するゲート抵抗器と、を備える共通ソースドライバをさらに備え、
    前記Ｍ５ソース端子および前記Ｍ６ソース端子はグランドに接続されており、前記Ｍ５ドレイン端子は、前記段間整合ネットワークの前記一次第１端子に接続されており、かつ前記Ｍ６ゲート端子に結合されており、前記Ｍ６ドレイン端子は、前記段間整合ネットワークの前記一次第２端子に接続されており、かつ前記Ｍ５ゲート端子に容量結合されており、前記Ｍ５ゲート端子は、前記ゲート抵抗器の前記第１の端部に接続されており、前記Ｍ６ゲート端子は、前記ゲート抵抗器の前記第２の端部に接続されている、請求項４に記載のデュアル駆動電力増幅器コア。
  6. 前記段間整合ネットワークの前記一次センタータップ端子に接続されており、かつ前記共通ソースドライバへの供給電圧を受けるように構成されているＶＤＤ端子をさらに備える、請求項５に記載のデュアルフィード電力増幅器。
  7. 一次第１端子と、一次第２端子と、二次第１端子と、二次第２端子と、第３バイアス入力端子に接続されている二次センタータップ端子とを備える入力バランネットワークをさらに備え、当該二次第１端子は、前記ゲート抵抗器の前記第１の端部に接続されており、前記二次第２端子は、前記ゲート抵抗器の前記第２の端部に接続されており、前記一次第１端子は、第１ＲＦ入力信号を受信するように構成されている第１ＲＦ入力端子に容量結合されている、請求項５に記載のデュアルフィード電力増幅器。
  8. 前記入力バランネットワークの前記一次第２端子はグランドに接続されており、かつ前記一次第１端子に結合されており、前記第１ＲＦ入力端子は、不平衡ＲＦ入力信号を受信するように構成されている、請求項７に記載のデュアル駆動電力増幅器。
  9. 前記入力バランネットワークの前記一次第２端子は、第２ＲＦ入力端子に容量結合されており、かつ前記一次第１端子に容量結合されており、前記第１ＲＦ入力端子および前記第２ＲＦ入力端子は、平衡ＲＦ信号を受信するように構成されている、請求項７に記載のデュアル駆動電力増幅器。
  10. 前記第２の伝送線セクションＴ２の前記第２の端部は、前記Ｍ１ドレイン端子に容量結合されており、前記第４の伝送線セクションＴ４の前記第２の端部は、前記Ｍ２ドレイン端子に容量結合されている、請求項１に記載のデュアル駆動電力増幅器。
  11. 前記第２の伝送線セクションＴ２と前記第４の伝送線セクションＴ４とをクロスルーティングするように構成されている信号クロスオーバー領域をさらに備える、請求項１に記載のデュアル駆動電力増幅器
  12. 前記第２の伝送線セクションＴ２は、前記第１の伝送線セクションＴ１上に積層されており、前記第４の伝送線セクションＴ４は、前記第３の伝送線セクションＴ３上に積層されている、請求項１に記載のデュアル駆動電力増幅器。
  13. 前記第１のトランジスタＭ１および前記第２のトランジスタＭ２は、バルクＣＭＯＳ、ＣＭＯＳ ＳＯＩ、ＧａＡｓ、およびＧａＮプロセスのうちの１つまたは複数を用いて製作される、請求項１に記載のデュアル駆動電力増幅器。
  14. ２つの入力端子において差動入力電圧信号を受信し、かつ４つの出力端子において、スケーリングされた前記差動入力電圧信号を受動的に結合するように構成されている、伝送線ベースのカプラの対であって、
    第１の伝送線カプラであって、
    第１の端部および第２の端部を有する第１の伝送線セクションＴ１であって、当該第１の端部が接地され、当該第２の端部がＶＳ１信号を出力するように構成されている、第１の伝送線セクションＴ１と、
    第１の端部および第２の端部を有する第２の伝送線セクションＴ２であって、当該第１の端部は、コア第１入力信号Ｖｉｎ＋および第１バイアス電圧を受けるように構成されており、当該第２の端部は、ＶＧ２信号を出力するように構成されており、当該第２の伝送線セクションＴ２の前記第１の端部において前記入力信号Ｖｉｎ＋を受信することに応じて、前記ＶＳ１信号を生成するように前記第１の伝送線セクションＴ１が電磁結合されている第２の伝送線セクションＴ２と、を備える第１の伝送線カプラと、
    第２の伝送線カプラであって、
    第１の端部および第２の端部を有する第３の伝送線セクションＴ３であって、当該第１の端部が接地されており、当該第２の端部がＶＳ２信号を出力するように構成されている、第３の伝送線セクションＴ３と、
    第１の端部および第２の端部を有する第４の伝送線セクションＴ４であって、当該第１の端部は、コア第２入力信号Ｖｉｎ－および前記第１バイアス電圧を受けるように構成されており、当該第２の端部は、ＶＧ１信号を出力するように構成されており、当該第４の伝送線セクションＴ４の前記第１の端部において前記入力信号Ｖｉｎ－を受信することに応じて、前記ＶＧ１信号を生成するように前記第３の伝送線セクションＴ３と電磁結合されている第４の伝送線セクションＴ４と、を備える第２の伝送線カプラと、を備える伝送線ベースのカプラの対。
  15. 前記ＶＧ１信号および前記ＶＧ２信号をクロスルーティングして、前記ＶＧ１信号および前記ＶＧ２信号を、それぞれ、前記ＶＳ１信号および前記ＶＳ２信号とペアリングするように構成されている信号クロスオーバー領域をさらに備える、請求項１４に記載の伝送線ベースのカプラの対。
  16. 前記第２の伝送線セクションＴ２は、前記第１の伝送線セクションＴ１上に積層されており、前記第４の伝送線セクションＴ４は、前記第３の伝送線セクションＴ３上に積層されている、請求項１４に記載の伝送線ベースのカプラの対。
  17. 前記第２の伝送線セクションＴ２は、
    ０～１、
    ０．２～０．６、
    ０．３～０．４、または
    ０．５～０．８のうちの１つ以上の範囲を有する結合係数で、前記Ｖｉｎ＋信号を前記第１の伝送線セクションＴ１に結合するように構成されている、請求項１６に記載の伝送線ベースのカプラの対。
  18. 前記第４の伝送線セクションＴ４は、
    ０～１、
    ０．２～０．６、
    ０．３～０．４、または
    ０．５～０．８のうちの１つ以上の範囲を有する結合係数で、前記Ｖｉｎ－信号を前記第３の伝送線セクションＴ３に結合するように構成されている、請求項１６に記載の伝送線ベースのカプラの対。
  19. 前記第２の伝送線セクションＴ２は、伝送線の長さ、伝送線の幅、および伝送線間のギャップを含む物理パラメータに基づく結合係数で、前記Ｖｉｎ＋信号を前記第１の伝送線セクションＴ１に結合するように構成されている、請求項１６に記載の伝送線ベースのカプラの対。
  20. 前記第４の伝送線セクションＴ４は、伝送線の長さ、伝送線の幅、および伝送線間のギャップを含む物理パラメータに基づく結合係数で、前記Ｖｉｎ－信号を前記第３の伝送線セクションＴ３に結合するように構成されている、請求項１６に記載の伝送線ベースのカプラの対。
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