JP2006157900A - 増幅器 - Google Patents
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Abstract
【課題】適切な整合を取ることにより従来のドハチィ増幅器以上の性能を得る。
【解決手段】ＡＢ級で動作するキャリア増幅回路４と、ＢまたはＣ級で動作するピーク増幅回路５と、キャリア増幅回路４からインピーダンス変換器６４を経由して増幅回路５の出力を合成する合成点６２を有する。伝送線路の長さを０〜λ/２の範囲で最適化して設定する事により、増幅素子５２が動作しない時の増幅素子４２から見たインピーダンスを、ほぼ最大出力が得られる時のインピーダンスから、任意の値へ遷移させることができる。また、キャリア増幅回路４とピーク増幅回路５のそれぞれをプッシュプル構成にしてもよい。
【選択図】図６
【解決手段】ＡＢ級で動作するキャリア増幅回路４と、ＢまたはＣ級で動作するピーク増幅回路５と、キャリア増幅回路４からインピーダンス変換器６４を経由して増幅回路５の出力を合成する合成点６２を有する。伝送線路の長さを０〜λ/２の範囲で最適化して設定する事により、増幅素子５２が動作しない時の増幅素子４２から見たインピーダンスを、ほぼ最大出力が得られる時のインピーダンスから、任意の値へ遷移させることができる。また、キャリア増幅回路４とピーク増幅回路５のそれぞれをプッシュプル構成にしてもよい。
【選択図】図６
Description
本発明は、増幅器に係り、特に従来のドハチィ増幅器では整合が困難な増幅素子等を用いたときの性能を改善した増幅器に関する。
従来、ＣＤＭＡ信号やマルチキャリア信号のような無線周波信号を電力増幅する場合、共通増幅器に歪補償手段を付加し、共通増幅器の動作範囲を飽和領域付近まで広げることで低消費電力化を図っていた。歪補償手段として、フィードフォワード歪補償やプリディストーション歪補償などがあるが、歪補償だけでは低消費電力化に限界が近づいている。そのため近年、高効率増幅器としてドハチィ増幅器が注目されている。
図１は従来のドハチィ増幅器の構成図である。
入力端子１から入った信号は、分配器２で分配される。
分配された一方の信号は、キャリア増幅回路４に入力される。キャリア増幅回路４は、入力整合回路４１で増幅素子４２の入力側と整合を取る入力整合回路４１と、増幅素子４２と、増幅素子４２の出力側と整合を取る出力整合回路４３から構成されている。キャリア増幅回路４の出力は、λ／４変成器６１でインピーダンス変換される。
分配されたもう一方の信号は、移相器３で位相を９０度遅らされ、ピーク増幅回路５に入力される。ピーク増幅回路５は、キャリア増幅回路４と同様に、入力整合回路５１と、増幅素子５２と、出力整合回路５３から構成されている。
λ／４変成器６１及びピーク増幅回路５の出力はノード（合成点）６２において合成される。合成された信号は、出力負荷Ｚ0に整合するため、λ／４変成器７でインピーダンス変換される。λ／４変成器６１とノード６２とを合わせて、ドハチィ合成部６と呼ぶ。
λ／４変成器７の出力は出力端子８を介して出力負荷９に接続される。
入力端子１から入った信号は、分配器２で分配される。
分配された一方の信号は、キャリア増幅回路４に入力される。キャリア増幅回路４は、入力整合回路４１で増幅素子４２の入力側と整合を取る入力整合回路４１と、増幅素子４２と、増幅素子４２の出力側と整合を取る出力整合回路４３から構成されている。キャリア増幅回路４の出力は、λ／４変成器６１でインピーダンス変換される。
分配されたもう一方の信号は、移相器３で位相を９０度遅らされ、ピーク増幅回路５に入力される。ピーク増幅回路５は、キャリア増幅回路４と同様に、入力整合回路５１と、増幅素子５２と、出力整合回路５３から構成されている。
λ／４変成器６１及びピーク増幅回路５の出力はノード（合成点）６２において合成される。合成された信号は、出力負荷Ｚ0に整合するため、λ／４変成器７でインピーダンス変換される。λ／４変成器６１とノード６２とを合わせて、ドハチィ合成部６と呼ぶ。
λ／４変成器７の出力は出力端子８を介して出力負荷９に接続される。
キャリア増幅回路４とピーク増幅回路５は、増幅素子４２がＡＢ級にバイアスされ、増幅素子５２がＢ又はＣ級にバイアスされている点で異なる。そのため、増幅素子５２が動作する入力までは増幅素子４２は単独で動作し、増幅素子４２が飽和領域に入る、すなわち増幅素子４２の線形性が崩れ始めると、増幅素子５２が動作し始め、増幅素子５２の出力が負荷に供給され、増幅素子４２とともに負荷を駆動する。このとき増幅出力整合回路４３の負荷線は、後述するように高い抵抗から低い抵抗へ移動するが、増幅素子４２は飽和領域にあるので効率は良い。
入力端子１からの入力が更に増加すると、増幅素子５２も飽和し始めるが、増幅素子４２、５２ともに飽和しているのでこのときも効率は良い。
入力端子１からの入力が更に増加すると、増幅素子５２も飽和し始めるが、増幅素子４２、５２ともに飽和しているのでこのときも効率は良い。
図２は、図１のドハティ増幅器に係る理論上のコレクタ効率ないしドレイン効率を示す図である。なおここでいうコレクタ効率とは、コレクタに印加される電源の電圧（直流）とその電源から供給される電流（直流）の積に対する、コレクタから取り出せる無線周波出力電力の割合の意味であり、ドレイン効率についても同様である。
図２の横軸はバックオフであり、増幅素子４２、５２の両方が飽和する最小の入力端子１への入力レベル、即ちコンプレッションポイントを０ｄＢとし、入力レベルがコンプレッションポイントに対しどれだけ余裕があるかを示す数値である。
図２の横軸はバックオフであり、増幅素子４２、５２の両方が飽和する最小の入力端子１への入力レベル、即ちコンプレッションポイントを０ｄＢとし、入力レベルがコンプレッションポイントに対しどれだけ余裕があるかを示す数値である。
図２において、点線は、一般的なＢ級増幅器の効率を示し、実線は、簡単なモデルにおけるドハチィ増幅器の効率を示している。
入力レベルが区間Ａにあるときは、基本的にキャリア増幅回路４のみ動作する。バックオフが６ｄＢになる付近でキャリア増幅回路４は飽和し始め、効率はＢ級増幅器の最大効率付近まで達する。ドハチィ増幅器の最大出力をＰ0でとすると、このときキャリア増幅回路４の出力は約Ｐ0／４である。
バックオフが６ｄＢ以下の区間Ｂでは、入力レベルが増加するに従い、キャリア増幅回路４の出力は約Ｐ0／４からＰ0／２へ増加し、ピーク増幅回路５の出力はほぼ０からＰ0／２へ増加する。このときキャリア増幅回路４及びピーク増幅回路５の出力電力の和は、入力端子１への入力電力に対し、区間Ａのときと同じ比例定数で比例する。ピーク増幅回路５が動作し始めると効率は一旦低下するが、ピーク増幅回路５も飽和し始めるコンプレッション点で再びピークを迎える。コンプレッション点において、キャリア増幅回路４とキャリア増幅回路５の出力は等しくなる。
一般に、ＣＤＭＡ信号やマルチキャリア信号は高いピークファクタ、すなわちピーク電力と平均電力の比を有するが、通常の増幅器では７〜１２ｄＢのピークファクタに対応できるように、コンプレッション点からその分を下げた点を動作点としている。
入力レベルが区間Ａにあるときは、基本的にキャリア増幅回路４のみ動作する。バックオフが６ｄＢになる付近でキャリア増幅回路４は飽和し始め、効率はＢ級増幅器の最大効率付近まで達する。ドハチィ増幅器の最大出力をＰ0でとすると、このときキャリア増幅回路４の出力は約Ｐ0／４である。
バックオフが６ｄＢ以下の区間Ｂでは、入力レベルが増加するに従い、キャリア増幅回路４の出力は約Ｐ0／４からＰ0／２へ増加し、ピーク増幅回路５の出力はほぼ０からＰ0／２へ増加する。このときキャリア増幅回路４及びピーク増幅回路５の出力電力の和は、入力端子１への入力電力に対し、区間Ａのときと同じ比例定数で比例する。ピーク増幅回路５が動作し始めると効率は一旦低下するが、ピーク増幅回路５も飽和し始めるコンプレッション点で再びピークを迎える。コンプレッション点において、キャリア増幅回路４とキャリア増幅回路５の出力は等しくなる。
一般に、ＣＤＭＡ信号やマルチキャリア信号は高いピークファクタ、すなわちピーク電力と平均電力の比を有するが、通常の増幅器では７〜１２ｄＢのピークファクタに対応できるように、コンプレッション点からその分を下げた点を動作点としている。
図１に戻り、各部のインピーダンスを説明する。出力負荷Ｚ0は一定に規定されているので、これを起点とする。ノード６２からλ／４変成器７をみたインピーダンスＺ7は、λ／４変成器７の特性インピーダンスをＺ2とすると、
Ｚ7＝Ｚ2 2／Ｚ0
となる。
出力整合回路４３からλ／４変成器６１をみたインピーダンスＺ4は、Ａ領域においては出力整合回路５３の出力インピーダンスが実質的に無限大となるために上記と同様に求まり、Ｃ領域においては負荷を等しく分担するため、λ／４変成器６１の負荷インピーダンス（ノード６２での増幅回路４の寄与分）と整合回路５３の負荷インピーダンスがそれぞれ２Ｚ7となるので、
となる。ただし、Ｚ1は、λ／４変成器６１の特性インピーダンスである。Ｚ4及びＺ5はＢ領域では、Ａ領域の時の値とＣ領域の時の値との間をそれぞれ遷移する。
Ｚ7＝Ｚ2 2／Ｚ0
となる。
出力整合回路４３からλ／４変成器６１をみたインピーダンスＺ4は、Ａ領域においては出力整合回路５３の出力インピーダンスが実質的に無限大となるために上記と同様に求まり、Ｃ領域においては負荷を等しく分担するため、λ／４変成器６１の負荷インピーダンス（ノード６２での増幅回路４の寄与分）と整合回路５３の負荷インピーダンスがそれぞれ２Ｚ7となるので、
ドハチィ増幅器を周波数の高い領域に応用したときは、上記の説明より、以下の説明のほうが理解しやすいかもしれない。
すなわち、Ｚ4は入力信号レベルの小さいとき（Ａ領域）のインピーダンス値に対し、入力信号レベルが大きいとき（Ｃ領域）には半分になり、別の言い方をすれば２倍の負荷変動を起こす。例えば、Ｚ7＝２５Ω、Ｚ1＝５０Ωとすると、Ｚ4は１００〜５０Ωの間で変化する。従って増幅素子４２の負荷インピーダンスも変動している。
すなわち、Ｚ4は入力信号レベルの小さいとき（Ａ領域）のインピーダンス値に対し、入力信号レベルが大きいとき（Ｃ領域）には半分になり、別の言い方をすれば２倍の負荷変動を起こす。例えば、Ｚ7＝２５Ω、Ｚ1＝５０Ωとすると、Ｚ4は１００〜５０Ωの間で変化する。従って増幅素子４２の負荷インピーダンスも変動している。
上述した従来のドハチィ増幅器の他に、特にキャリア増幅回路に対してドレイン電流に応じてゲートバイアス電圧を制御することで、特性の劣化を補償したドハチィ増幅器が知られる（例えば特許文献１参照。）。
また、マーチャンドバランを改良したものが知られる（例えば非特許文献１及び２参照。）。
また、バランやハイブリッドを用いてトランジスタを１８０度の位相差で駆動し、プッシュプル動作させる増幅器が知られる（例えば特許文献２、非特許文献３及び４参照。）。
また、マーチャンドバランを改良したものが知られる（例えば非特許文献１及び２参照。）。
また、バランやハイブリッドを用いてトランジスタを１８０度の位相差で駆動し、プッシュプル動作させる増幅器が知られる（例えば特許文献２、非特許文献３及び４参照。）。
しかしながら従来のドハチィ増幅器では、半導体の増幅素子を用いて周波数の高い領域に応用した場合、増幅素子から見たインピーダンスをドハチィ理論に合致させることが困難だった。増幅素子４２から見た負荷線は出力整合回路４３の挙動により変化するためである。
図３は、増幅素子４２の負荷インピーダンスの変動の一例を示すスミスチャートである。ＺAからＺCは増幅素子４２の負荷インピーダンスで、通常は数Ωから十数Ωあるいはそれ以下の値でありＺ4に比べかなり小さく、純抵抗ではない。このスミスチャートは、ＺAとＺ4の間の任意の抵抗で正規化してある。ＺAを中心に３重に描かれた閉曲線は、内側からそれぞれ０．９Ｐm、０．７Ｐm、０．５Ｐmに対応する等出力電力線であり、ＺAの時に増幅素子４２としての最大出力Ｐm≒Ｐ0／２が得られ、マッチングがずれると得られる出力が減少していくことを示している。また、等出力電力線を横切るように描かれた４本の点線は、等効率線であり、効率ａから効率ｄの順で効率が高いことを示す。
出力整合回路４３は、増幅素子４２の負荷インピーダンスをλ／４変成器６１の入力インピーダンスＺ4に変換する。出力整合回路４３は、例えば集中定数回路で構成すると、スミスチャート上では等レジスタンス円や等コンダクタンス円に沿ってインピーダンスを変換する。変換の仕方は任意であるので、図３では簡略化して破線で示してある。
入力レベルの増加に伴い、Ｚ4がＺ0Ｚ1 2／Ｚ2 2すなわちＺ4（Ａ）からＺ0Ｚ1 2／２Ｚ2 2すなわちＺ4（Ｃ）に減少するので、Ｃ領域で最大出力が得られるようにＺ4（Ｃ）をＺAに整合させると、Ｚ4（Ａ）はＺBに整合される。しかし、等電力線内であればどのようなインピーダンスでも０．５Ｐmが得られるので、ＺBよりもＺCに整合されたほうが効率はよい。つまり増幅素子４２の負荷インピーダンスが入力レベルの増加とともににＺCからＺAに推移するように整合されたときに、増幅素子４２は最も効率よく動作する。
出力整合回路４３は、増幅素子４２の負荷インピーダンスをλ／４変成器６１の入力インピーダンスＺ4に変換する。出力整合回路４３は、例えば集中定数回路で構成すると、スミスチャート上では等レジスタンス円や等コンダクタンス円に沿ってインピーダンスを変換する。変換の仕方は任意であるので、図３では簡略化して破線で示してある。
入力レベルの増加に伴い、Ｚ4がＺ0Ｚ1 2／Ｚ2 2すなわちＺ4（Ａ）からＺ0Ｚ1 2／２Ｚ2 2すなわちＺ4（Ｃ）に減少するので、Ｃ領域で最大出力が得られるようにＺ4（Ｃ）をＺAに整合させると、Ｚ4（Ａ）はＺBに整合される。しかし、等電力線内であればどのようなインピーダンスでも０．５Ｐmが得られるので、ＺBよりもＺCに整合されたほうが効率はよい。つまり増幅素子４２の負荷インピーダンスが入力レベルの増加とともににＺCからＺAに推移するように整合されたときに、増幅素子４２は最も効率よく動作する。
以上の説明は、出力及び効率のみ考慮したものであるが、一般に増幅器の性能を示す指標として、出力、効率、ゲイン及び歪がある。任意の増幅素子のこれら性能を満足するような整合を考えた場合においても、増幅素子４２の負荷インピーダンスは、入力レベルの増加とともに図３のようにスミスチャートの中心に対し外側から内側に移動するよりも、内側から外側に移動したほうがよい場合がある。又さらに特性の良い任意の点からＺAへ動かせた方がよい場合もある。
しかし、外側から内側に移動するＺ4を、内側から外側に移動するインピーダンスに変換すること、つまり図３の破線がクロスするような整合を行うことは、通常の整合回路では困難な場合がある。そのため、従来のドハチィ増幅器では、出力整合回路４３はＺBとＺAの間を移動するような整合を行うことしかできず、増幅器の性能が良くならないという問題があった。
しかし、外側から内側に移動するＺ4を、内側から外側に移動するインピーダンスに変換すること、つまり図３の破線がクロスするような整合を行うことは、通常の整合回路では困難な場合がある。そのため、従来のドハチィ増幅器では、出力整合回路４３はＺBとＺAの間を移動するような整合を行うことしかできず、増幅器の性能が良くならないという問題があった。
また、上記問題の解決を試みるものとして、本願と同一出願人による特願２００４−３２２０９２及び特願２００４−３６２８２６があり、図１の増幅器においてインピーダンス変換器６１の他にピーク増幅回路５とノード６２の間にもインピーダンス変換器を備え、それらの長さをλ／４に限定せず任意の長さに最適化することで、効率、歪などの性能を上げている。
しかしながら、前記先願の増幅器をより高出力にするために、同一増幅器を複数合成して構成した場合、増幅素子のばらつきなどでおのおののインピーダンス変成器や各増幅素子のゲート電圧の調整が極めて複雑になるという問題がある。
図１０は、先願の増幅器を複数使用した構成例である。分配器７２で分配された信号を増幅器１０−１、１０−２でそれぞれ増幅し、合成器７３で合成して高出力化を図っている。各ブロックは後述の図６と同じなので、対応する符号を付して説明は省く。信号の合成を行うために、増幅器１０−１、１０−２は、インピーダンス変換機６４−１、６４−２の長さ、および各増幅素子のゲート電圧４９−１、５９−１、４９−２、５９−２を調整して、各増幅回路のレベルや位相を一致させる必要がある。無線基地局用の増幅器に供する場合、温度補償や複数のキャリア周波数への対応は必須となるが、温度補償情報や周波数補正情報などを記憶するメモリを参照して制御する方法では、パラメータが多すぎて制御が難しくなってしまった。
しかしながら、前記先願の増幅器をより高出力にするために、同一増幅器を複数合成して構成した場合、増幅素子のばらつきなどでおのおののインピーダンス変成器や各増幅素子のゲート電圧の調整が極めて複雑になるという問題がある。
図１０は、先願の増幅器を複数使用した構成例である。分配器７２で分配された信号を増幅器１０−１、１０−２でそれぞれ増幅し、合成器７３で合成して高出力化を図っている。各ブロックは後述の図６と同じなので、対応する符号を付して説明は省く。信号の合成を行うために、増幅器１０−１、１０−２は、インピーダンス変換機６４−１、６４−２の長さ、および各増幅素子のゲート電圧４９−１、５９−１、４９−２、５９−２を調整して、各増幅回路のレベルや位相を一致させる必要がある。無線基地局用の増幅器に供する場合、温度補償や複数のキャリア周波数への対応は必須となるが、温度補償情報や周波数補正情報などを記憶するメモリを参照して制御する方法では、パラメータが多すぎて制御が難しくなってしまった。
本発明は、上述した背景からなされたものであり、適切な整合を取ることにより従来のドハチィ増幅器を超えた性能を有する増幅器を提供することを目的とする。また、高効率を維持しながら調整が容易な増幅器を提供するを目的とする。
複数の増幅回路の出力を合成して出力とする増幅器において、
前記複数の増幅回路の内、増幅素子をＡＢ級で用いる第１の増幅回路と、
前記複数の増幅回路の内、増幅素子をＢまたはＣ級で用いる第２の増幅回路と、
前記第１及び第２の増幅回路の出力を任意の電気長の伝送線路からなるインピーダンス変換器を介して接続する合成点と、を有する増幅器。
前記複数の増幅回路の内、増幅素子をＡＢ級で用いる第１の増幅回路と、
前記複数の増幅回路の内、増幅素子をＢまたはＣ級で用いる第２の増幅回路と、
前記第１及び第２の増幅回路の出力を任意の電気長の伝送線路からなるインピーダンス変換器を介して接続する合成点と、を有する増幅器。
前記インピーダンス変換器の備える伝送線路は、
前記増幅器の出力の変化に対し、第１の増幅回路の負荷インピーダンスが前記増幅器の性能が最高になる値に沿って変化するように電気長が設定され、
前記増幅器のコンプレッションポイント付近ではインピーダンス変換作用をほとんど持たないように特性インピーダンスが設定されることを特徴とする前段落記載の増幅器。
前記増幅器の出力の変化に対し、第１の増幅回路の負荷インピーダンスが前記増幅器の性能が最高になる値に沿って変化するように電気長が設定され、
前記増幅器のコンプレッションポイント付近ではインピーダンス変換作用をほとんど持たないように特性インピーダンスが設定されることを特徴とする前段落記載の増幅器。
前記第２の増幅回路の備える増幅素子と前記合成点は、出力整合回路と、伝送線路からなるインピーダンス変換器を介して接続されることを特徴とする増幅器。
前記増幅器への入力信号を複数に分配する分配器と、
前記分配器の出力をＡＢ級で増幅して前記第１の増幅回路に出力する第１のプリアンプと、
前記分配器の出力をＡＢ級またはＢ級またはＣ級で増幅して前記第２の増幅回路に出力する第２のプリアンプと、を備えたことを特徴とする増幅器。
前記分配器の出力をＡＢ級で増幅して前記第１の増幅回路に出力する第１のプリアンプと、
前記分配器の出力をＡＢ級またはＢ級またはＣ級で増幅して前記第２の増幅回路に出力する第２のプリアンプと、を備えたことを特徴とする増幅器。
前記第１及び第２のインピーダンス変換器は、前記合成点のインピーダンス（つまり合成点から出力負荷９側を見たインピーダンス）の略２倍の特性インピーダンスを有し、
前記第１のインピーダンス変換器の電気長は、第２の増幅回路が動作しないレベルにおける前記第１の増幅回路の効率が、電気長がλ／４の場合よりも向上するように設定され、
前記第１及び第２の増幅回路は、それぞれの負荷インピーダンスが前記特性インピーダンスに略等しいときに、それぞれほぼ最大出力が得られるように整合されていることを特徴とする増幅器。
前記第１のインピーダンス変換器の電気長は、第２の増幅回路が動作しないレベルにおける前記第１の増幅回路の効率が、電気長がλ／４の場合よりも向上するように設定され、
前記第１及び第２の増幅回路は、それぞれの負荷インピーダンスが前記特性インピーダンスに略等しいときに、それぞれほぼ最大出力が得られるように整合されていることを特徴とする増幅器。
前記第１及び第２の増幅回路は、それぞれプッシュプル方式で構成されていることを特徴とする増幅器。
前記第１及び第２の増幅回路は、出力信号を平衡−不平衡変換する同軸線路からなる第１及び第２のバランを備え、第１及び第２のバランは、前記第１及び第２のインピーダンス変換器とそれぞれ連続的に一体に構成されていることを特徴とする増幅器。
本発明にかかる増幅器によれば、適切な整合を取ることにより従来のドハチィ増幅器よりも性能を改善することができる。また、高効率を維持しながら容易に調整することができる。
以下、本発明の実施の形態について、複数の実施例を通じて説明する。尚、以下で説明する機能実現手段は、当該機能を実現できる手段であれば、どのような回路又は装置であっても構わず、機能実現手段を複数の回路によって実現してもよく、複数の機能実現手段を単一の回路で実現してもよい。また、本実施形態の機能又は構成の全ての組み合わせが本発明に必須であるとは限らない。また本発明は、明細書中で引用された本願と同一出願人による先の特許出願および公知文献の記載と組み合わせることを妨げない。
図６は、本発明の最良の形態に係る増幅器の構成図である。図６の増幅器は主に、λ／４変成器６１を任意の電気長の伝送線路からなるインピーダンス変換器６４に置き換えた点で従来と異なり、他の構成は定数等の違いはあるものの基本的に同じである。
１は、増幅器への入力信号が入力される入力端子である。
２は、入力端子１に入力された信号を分配する分配器である。分配器２は、例えば配線板上に形成されたＴ分岐ライン、あるいは３ｄBカプラ等である。
移相器３１は、原理的にはインピーダンス変換器６４に相当する遅延を発生する伝送線路である。移相器３１は合成を同相で行うためのものであり、キャリア増幅回路４，ピーク増幅回路５の位相差も吸収しなければならないので、インピーダンス変換器６４の遅延と異なることもある。
４１は、分配器２で分配された信号のインピーダンスを、後段の増幅素子４２の入力インピーダンスに変換する、入力整合回路である。
４２は、信号を増幅する増幅素子である。増幅素子４２はＡＢ級にバイアスされる。
４３は、インピーダンス変換器６４とともに増幅素子４２の負荷インピーダンスをＡ領域においてはＺＡを中心としてほぼ円上のインピーダンスに整合し、Ｃ領域においてはＺＡに整合する出力整合回路である。
５１は、分配器２で分配された信号のインピーダンスを、後段の増幅素子５２の入力インピーダンスに変換する、入力整合回路である。
５２は、信号を増幅する増幅素子である。増幅素子５２はＢ級またはＣ級にバイアスされる。増幅素子４２及び５２は通常、ＬＤ−ＭＯＳ（Lateral Double-diffused MOS）、ＧａＡｓ−ＦＥＴ、ＨＥＭＴ、ＨＢＴ等の半導体デバイスである。
５３は、増幅素子５２の負荷インピーダンスをノード６２でＣ領域においてはＺ5（＝２Ｚ7）に変換し、Ａ領域においては実質的に無限大に変換する出力整合回路である。入力整合回路４１、５１及び出力整合回路４３、５３は、集中定数回路、分布定数回路、或いはそれらの組み合わせのいずれで構成されても良い。また出力整合回路４３、５３は、実装上避けられないストレーキャパシタンスやインダクタンス等を含んでも良い。
６２は、出力整合回路４３及び５３からの出力信号をインピーダンス変換器６４を介して結合するノード（合成点）である。インピーダンス変換器６４は、図４のようにその電気長が０λの時には、配線板上で単に接続される構造となる。
６４は、長さｌ＝０〜λ／２或いはそれ以上の電気長を有する伝送線路からなるインピーダンス変換器であり、その特性インピーダンスＺ1は２Ｚ7＝２Ｚ2 2／Ｚ0に等しい。
７は、ノード６２から見たインピーダンスＺ7を出力負荷Ｚ0に変換するλ／４変成器である。λ／４変成器７は、その特性インピーダンスＺ2に相当する線幅、及びλ／４に相当する長さを有する導体パターンとして配線板上に形成させても良い。λ／４変成器を用いることにより比較的広い周波数範囲で整合が取れるが、整合さえ取れればλ／４変成器以外の整合手段を用いても良い。
１は、増幅器への入力信号が入力される入力端子である。
２は、入力端子１に入力された信号を分配する分配器である。分配器２は、例えば配線板上に形成されたＴ分岐ライン、あるいは３ｄBカプラ等である。
移相器３１は、原理的にはインピーダンス変換器６４に相当する遅延を発生する伝送線路である。移相器３１は合成を同相で行うためのものであり、キャリア増幅回路４，ピーク増幅回路５の位相差も吸収しなければならないので、インピーダンス変換器６４の遅延と異なることもある。
４１は、分配器２で分配された信号のインピーダンスを、後段の増幅素子４２の入力インピーダンスに変換する、入力整合回路である。
４２は、信号を増幅する増幅素子である。増幅素子４２はＡＢ級にバイアスされる。
４３は、インピーダンス変換器６４とともに増幅素子４２の負荷インピーダンスをＡ領域においてはＺＡを中心としてほぼ円上のインピーダンスに整合し、Ｃ領域においてはＺＡに整合する出力整合回路である。
５１は、分配器２で分配された信号のインピーダンスを、後段の増幅素子５２の入力インピーダンスに変換する、入力整合回路である。
５２は、信号を増幅する増幅素子である。増幅素子５２はＢ級またはＣ級にバイアスされる。増幅素子４２及び５２は通常、ＬＤ−ＭＯＳ（Lateral Double-diffused MOS）、ＧａＡｓ−ＦＥＴ、ＨＥＭＴ、ＨＢＴ等の半導体デバイスである。
５３は、増幅素子５２の負荷インピーダンスをノード６２でＣ領域においてはＺ5（＝２Ｚ7）に変換し、Ａ領域においては実質的に無限大に変換する出力整合回路である。入力整合回路４１、５１及び出力整合回路４３、５３は、集中定数回路、分布定数回路、或いはそれらの組み合わせのいずれで構成されても良い。また出力整合回路４３、５３は、実装上避けられないストレーキャパシタンスやインダクタンス等を含んでも良い。
６２は、出力整合回路４３及び５３からの出力信号をインピーダンス変換器６４を介して結合するノード（合成点）である。インピーダンス変換器６４は、図４のようにその電気長が０λの時には、配線板上で単に接続される構造となる。
６４は、長さｌ＝０〜λ／２或いはそれ以上の電気長を有する伝送線路からなるインピーダンス変換器であり、その特性インピーダンスＺ1は２Ｚ7＝２Ｚ2 2／Ｚ0に等しい。
７は、ノード６２から見たインピーダンスＺ7を出力負荷Ｚ0に変換するλ／４変成器である。λ／４変成器７は、その特性インピーダンスＺ2に相当する線幅、及びλ／４に相当する長さを有する導体パターンとして配線板上に形成させても良い。λ／４変成器を用いることにより比較的広い周波数範囲で整合が取れるが、整合さえ取れればλ／４変成器以外の整合手段を用いても良い。
図５は、出力整合回路４３及びインピーダンス変換器６４による整合を示すスミスチャートである。まず出力整合回路４３を、出力整合回路４３の負荷Ｚ9がＺ1の時にＰmを出力できる（キャリア増幅回路４単体としても最大出力となる）ように構成する。つまり、Ｃ領域において、増幅素子４２の負荷インピーダンスはＺAに整合され、このときインピーダンス変換器６４は単なる伝送路となる。
Ａ領域において、出力整合回路５３の出力インピーダンスが無限大となるので、Ｚ9は、点ａで示される長さｌ＝０またはλ／２のときはＺ7となり、点ｂで示されるｌ＝λ／４のときはＺ1 2／Ｚ7となる。そしてｌを０〜λ／２の範囲で動かすと、Ｚ9は、Ｚ1を中心とする円上を右回りに変化する。
このＺ1を中心とする円上のインピーダンスは、出力整合回路４３によりＺAを中心とするほぼ円上に写像される。点ａ、ｂ、ｃと点ａ‘、ｂ’、ｃ‘はそれぞれ対応しており、ｌを変化されれば、インピーダンスを点ａ‘、ｂ’、ｃ‘と可変できることを示している。従って、点ｃ‘が性能の最も優れる位置になるように、長さｌを設定すればよい。
長さｌの最適値は例えば試行（試作）により決定する。試行はキャリア増幅回路単体でもよいが、増幅器全体を対象とし、増幅器全体の性能が最高になるように行った方がよい。
Ａ領域において、出力整合回路５３の出力インピーダンスが無限大となるので、Ｚ9は、点ａで示される長さｌ＝０またはλ／２のときはＺ7となり、点ｂで示されるｌ＝λ／４のときはＺ1 2／Ｚ7となる。そしてｌを０〜λ／２の範囲で動かすと、Ｚ9は、Ｚ1を中心とする円上を右回りに変化する。
このＺ1を中心とする円上のインピーダンスは、出力整合回路４３によりＺAを中心とするほぼ円上に写像される。点ａ、ｂ、ｃと点ａ‘、ｂ’、ｃ‘はそれぞれ対応しており、ｌを変化されれば、インピーダンスを点ａ‘、ｂ’、ｃ‘と可変できることを示している。従って、点ｃ‘が性能の最も優れる位置になるように、長さｌを設定すればよい。
長さｌの最適値は例えば試行（試作）により決定する。試行はキャリア増幅回路単体でもよいが、増幅器全体を対象とし、増幅器全体の性能が最高になるように行った方がよい。
本実施例によれば、増幅素子の種類などに依存することなく、最適位置がＺＡを中心とするほぼ円周上のどこに変化するものであっても、長さｌを変えることにより対応できる。図４は、インピーダンス変換器６４の電気長ｌを０にした場合を示しており、素子の状況によりインピーダンス変換器６４の損失を無くした方がより良い場合に採用すればよい。
また実施例中の説明ではインピーダンス変換器６４の長さｌを０〜λ／２としたが、増幅素子が大きく出力整合回路４３，５３の間の長さがλ/２以下に出来ない場合も実装上ありえるので更に長くしても問題はない。また、Ｚ1は２Ｚ7と完全に一致する必要は無く、最適化によっては若干ずれることもある。
また、以上の説明で用いたＡ級乃至Ｃ級という表現は、単にバイアスの深さ（導通角の大きさ）を表したものであり、出力整合回路の構成に依存するその他の動作級（例えばＦ級）への応用を妨げるものではなく、偶数次の高調波を短絡するスタブ等は適宜設けてよい。
また実施例中の説明ではインピーダンス変換器６４の長さｌを０〜λ／２としたが、増幅素子が大きく出力整合回路４３，５３の間の長さがλ/２以下に出来ない場合も実装上ありえるので更に長くしても問題はない。また、Ｚ1は２Ｚ7と完全に一致する必要は無く、最適化によっては若干ずれることもある。
また、以上の説明で用いたＡ級乃至Ｃ級という表現は、単にバイアスの深さ（導通角の大きさ）を表したものであり、出力整合回路の構成に依存するその他の動作級（例えばＦ級）への応用を妨げるものではなく、偶数次の高調波を短絡するスタブ等は適宜設けてよい。
図７は、本発明の実施例２に係る増幅器の構成図である。本実施例の増幅器は、ピーク増幅回路側にインピーダンス変換器６５を備えた点で実施例１と異なり、図６と同一の符号を有する構成要素は緒元を除き図６と基本的に同一である。
６５は、入力が低く増幅素子５２が動作していないときキャリア増幅回路４の信号が流れないように、出力整合回路５３の出力インピーダンスＺ20を、より大きなインピーダンスＺ21に変換するインピーダンス変換器である。インピーダンス変換器６５は、増幅素子５２の動作に悪影響を与えない、特に増幅素子５２の最大出力をなるべく低下させないものがよい。そのためインピーダンス変換器６５は、例えばインピーダンス変換器６４同様に２Ｚ7の特性インピーダンスと任意の線路長を有する伝送線路である。
３３は、インピーダンス変換器６５と同じ位相回転（遅延）を発生する移相器である。移相器３３は、増幅回路４，５の位相量が大きく異なる場合キャリア増幅回４の経路上に入れる場合もある。要するにインピーダンス変換器６４の影響やキャリヤ増幅回路４とぷーク増幅回路５の位相が異なったときの位相調整回路である。
３３は、インピーダンス変換器６５と同じ位相回転（遅延）を発生する移相器である。移相器３３は、増幅回路４，５の位相量が大きく異なる場合キャリア増幅回４の経路上に入れる場合もある。要するにインピーダンス変換器６４の影響やキャリヤ増幅回路４とぷーク増幅回路５の位相が異なったときの位相調整回路である。
本実施例によれば、従来の出力整合回路５３の出力インピーダンスが、入力レベルが小さいときに十分大きくならず、キャリア増幅回路４の損失の原因となる場合があったのに対し、通常の出力整合回路５３でもノード６２側からみたインピーダンスＺ21をより大きな値とすることができるので、キャリア増幅回路４の損失を抑えることができる。なお、インピーダンス変換器６４、６５及びλ／４変成器７は、広帯域化のために線路定数の異なる複数の伝送線路を多段接続してもよく、或いは連続的に線路定数が変化する伝送線路を用いても良い。
図８は、本発明の実施例３係る増幅器の構成図である。本実施例の増幅器は、キャリア増幅回路若しくはピーク増幅回路の少なくともどちらかを複数設けた備えた点で上述の実施例１と異なり、図６と同一の符号を有する構成要素は緒元を除き図６と基本的に同一である。本実施例は、２個の増幅器では出力が不足する場合に好適なものである。
２１は、入力端子１に入力された信号をｎ分配する分配器である。
４−１から４−ｌは、ｌ個（０＜ｌ＜ｎ）のキャリア増幅回路であり、図６のキャリア増幅回路４と同等である。
５−１から５−ｍは、ｍ個（ｍ＝ｎ−ｌ）のピーク増幅回路であり、図６のピーク増幅回路５と同等である。４−１から４−ｌや５−１から５−ｍは、実施例１のインピーダンス変換器６５や移相器３３を備えてもよい。つまり特に図示しないが、キャリア増幅回路４−１〜４−ｌとピーク増幅回路５−１から５−ｍの出力はノードにおいて同相で合成されるように位相が調整されるものとする。
７１は、ノードのインピーダンスを出力負荷Ｚ0に変換するインピーダンス変換器である。インピーダンス変換器７１は、例えばλ／４変成器である。
４−１から４−ｌは、ｌ個（０＜ｌ＜ｎ）のキャリア増幅回路であり、図６のキャリア増幅回路４と同等である。
５−１から５−ｍは、ｍ個（ｍ＝ｎ−ｌ）のピーク増幅回路であり、図６のピーク増幅回路５と同等である。４−１から４−ｌや５−１から５−ｍは、実施例１のインピーダンス変換器６５や移相器３３を備えてもよい。つまり特に図示しないが、キャリア増幅回路４−１〜４−ｌとピーク増幅回路５−１から５−ｍの出力はノードにおいて同相で合成されるように位相が調整されるものとする。
７１は、ノードのインピーダンスを出力負荷Ｚ0に変換するインピーダンス変換器である。インピーダンス変換器７１は、例えばλ／４変成器である。
本実施例では、入力信号は分配器２１でｎ分配され、ｌ個は小信号入力から大信号入力まで動作するＡＢ級の増幅器で増幅され、ｍ個は大信号入力で動作するＢまたはＣ級の増幅器で増幅される。ｍ個の増幅器は、同一の入力レベルから動作を開始しても良いが、バイアスレベルを異ならせ、入力レベルの増加に従い徐々に動作を開始するようにしても良い。
図９は、本発明の実施例４に係る増幅器の構成図である。本実施例の増幅器は、キャリア増幅回路及びピーク増幅回路の夫々にプリアンプを縦続接続した点で実施例３と異なる。本実施例は、電源効率が改善するので本発明全般に好適なものである。
一般に増幅器は、必要なゲインを得るために複数個の増幅素子を使用する。例えば、図４、図６、図７の増幅器にプリアンプを従属接続して使用する。しかし、図４、図６、図７等の回路には分配器２があり、ピーク増幅回路に分配された電力は、ピーク増幅回路が動作しないＣ領域では有効に使われず反射される。つまり、プリアンプで増幅した信号を図４、図６、図７等の入力端子１から入力しても、入力された電力は、最悪で３ｄB損失される。この分配損により従来のドハティ増幅器では電源付加効率が低下していた。
図９において、４４−１〜４４−ｌ及び５４−１〜５４−ｍはプリアンプであり、分配器２１とキャリア増幅回路４−１〜４−ｌ及びピーク増幅回路５−１〜５−ｍの間にそれぞれ挿入される。これらのプリアンプは、必要に応じて、入力整合回路や出力整合回路を備えるものとする。これらのプリアンプは全て同一構成でもよく、または動作級を異ならせてもよい。またプリアンプを複数縦続（cascade）接続してもよく、複数のプリアンプ例えば４４−１〜４４−ｌを１つにまとめて共用しても良い。
本実施例によれば、入力信号がより小さいレベルのうちに分配器２１で分配するので、分配損が小さくなり、結果的に増幅器全体の電源効率を改善できる。これは増幅素子４２等のゲインが小さいときに顕著である。
図１１は、本発明の実施例５に係る増幅器の構成図である。本実施例の増幅器は主に、キャリア増幅回路４０とピーク増幅回路５０のそれぞれをプッシュプル増幅器で構成した点で従来と異なり、他の構成は定数等の違いはあるものの基本的に同じである。
１は、増幅器への入力信号が入力される入力端子である。
７２は、入力端子１に入力された信号を分配する分配器である。分配器７２は、例えば配線板上に形成されたＴ分岐ライン、あるいはカプラ等であるが、分配比は１：１に限らず不等分配しても良い。
移相器３３は、原理的にはインピーダンス変換器６６−１、６６−２に相当する遅延を発生する伝送線路である。移相器３３はノード６２における合成を同相で行うためのものであり、キャリア増幅回路４０，ピーク増幅回路５０、インピーダンス変換器６７−１、６７−２の位相差も吸収しなければならないので、インピーダンス変換器６６−１、６６−２の遅延と異なることもある。又キャリア増幅回路４０側に入れる場合もある。
１は、増幅器への入力信号が入力される入力端子である。
７２は、入力端子１に入力された信号を分配する分配器である。分配器７２は、例えば配線板上に形成されたＴ分岐ライン、あるいはカプラ等であるが、分配比は１：１に限らず不等分配しても良い。
移相器３３は、原理的にはインピーダンス変換器６６−１、６６−２に相当する遅延を発生する伝送線路である。移相器３３はノード６２における合成を同相で行うためのものであり、キャリア増幅回路４０，ピーク増幅回路５０、インピーダンス変換器６７−１、６７−２の位相差も吸収しなければならないので、インピーダンス変換器６６−１、６６−２の遅延と異なることもある。又キャリア増幅回路４０側に入れる場合もある。
キャリア増幅回路４０は、バラン２２−１、２３−１、入力整合回路４１−１、４１−２、増幅素子４２−１，４２−２、出力整合回路４３−１、４３−２、インピーダンス変換器６６−１、６６−２から構成される。
バラン２２−１は、分配器７２により分配された信号を不平衡／平衡変換する。つまりグラウンドに対し１８０度位相の異なる２つの信号に分配される。
入力整合回路４１−１、４１−２は、バラン２２−１で変換された平衡信号の各極の信号を、増幅素子４２−１、４２−２の入力インピーダンスにそれぞれ変換する。
増幅素子４２−１，４２−２は、ＡＢ級にバイアスされ、入力整合回路４１−１、４１−２を介して入力された信号をそれぞれ増幅する。増幅素子４２−１，４２−２は、特許文献２同様に同一パッケージに収容されても良い。
出力整合回路４３−１、４３−２は、増幅素子４２−１、４２−２の負荷インピーダンスを、Ｃ領域においては各増幅素子の最大出力負荷インピーダンスＺAに整合し、Ａ領域においてはＺAを中心とする略円上の既定のインピーダンスする出力整合回路である。なお出力整合回路４３−１、４３−２により、ＺAは、純抵抗あるいはほぼ純抵抗のＺ7に変換される。
インピーダンス変換器６６−１、６６−２は、Ｚ7に等しい特性インピーダンスを有し、出力整合回路４３−１、４３−２側のインピーダンスをバラン側のインピーダンスに変換する。具体的には、Ａ領域においてはＺ7を中心とする略円上の既定のインピーダンスを約Ｚ7／２に変換し、Ｃ領域においてはＺ7をＺ7に変換する。
バラン２３−１は、インピーダンス変換器６６−１および６６−２からの信号を平衡／不平衡変換し、ノード６２へ出力する。インピーダンスはＡ領域からＣ領域の間で変化するものの、インピーダンスの変換比はほぼ１：１を保ついわゆる強制バラン（理想バラン）であるとする。このようなバランは、非特許文献５のように磁気結合が支配的なトランスを用いて実現できる。
キャリア増幅回路４０はプッシュプル方式であるので、入力整合回路４１−１と４１−２、増幅素子４２−１と４２−２、出力整合回路４３−１と４３−２、インピーダンス変換器６６−１と６６−２は原理上は全く対称な構成である。従って以下ではその一方のみ説明する。
バラン２２−１は、分配器７２により分配された信号を不平衡／平衡変換する。つまりグラウンドに対し１８０度位相の異なる２つの信号に分配される。
入力整合回路４１−１、４１−２は、バラン２２−１で変換された平衡信号の各極の信号を、増幅素子４２−１、４２−２の入力インピーダンスにそれぞれ変換する。
増幅素子４２−１，４２−２は、ＡＢ級にバイアスされ、入力整合回路４１−１、４１−２を介して入力された信号をそれぞれ増幅する。増幅素子４２−１，４２−２は、特許文献２同様に同一パッケージに収容されても良い。
出力整合回路４３−１、４３−２は、増幅素子４２−１、４２−２の負荷インピーダンスを、Ｃ領域においては各増幅素子の最大出力負荷インピーダンスＺAに整合し、Ａ領域においてはＺAを中心とする略円上の既定のインピーダンスする出力整合回路である。なお出力整合回路４３−１、４３−２により、ＺAは、純抵抗あるいはほぼ純抵抗のＺ7に変換される。
インピーダンス変換器６６−１、６６−２は、Ｚ7に等しい特性インピーダンスを有し、出力整合回路４３−１、４３−２側のインピーダンスをバラン側のインピーダンスに変換する。具体的には、Ａ領域においてはＺ7を中心とする略円上の既定のインピーダンスを約Ｚ7／２に変換し、Ｃ領域においてはＺ7をＺ7に変換する。
バラン２３−１は、インピーダンス変換器６６−１および６６−２からの信号を平衡／不平衡変換し、ノード６２へ出力する。インピーダンスはＡ領域からＣ領域の間で変化するものの、インピーダンスの変換比はほぼ１：１を保ついわゆる強制バラン（理想バラン）であるとする。このようなバランは、非特許文献５のように磁気結合が支配的なトランスを用いて実現できる。
キャリア増幅回路４０はプッシュプル方式であるので、入力整合回路４１−１と４１−２、増幅素子４２−１と４２−２、出力整合回路４３−１と４３−２、インピーダンス変換器６６−１と６６−２は原理上は全く対称な構成である。従って以下ではその一方のみ説明する。
ピーク増幅回路５０もキャリア増幅回路４０とほぼ同じであり、増幅素子５２−１，５２−２がＢ又はＣ級にバイアスされる点、インピーダンス変換器６７−１、６７−２の機能およびその長さの点で異なる。その他の特に言及しない構成は、キャリア増幅回路４０と同じである。
出力整合回路５３−１は、増幅素子５２−１が最大出力を発揮する時の負荷インピーダンスを、インピーダンス変換器６７−１に対してＺ７に変換する。従って増幅素子５２−１は、最大出力に出力整合回路５３−１と最良の整合を得る。
インピーダンス変換器６７−１は、ノード６２よりピーク増幅回路５０を見たインピーダンスＺ21をＡ領域において高く見せるものである。インピーダンス変換器６７−１は、Ｚ7に等しい特性インピーダンスを有し、長さｌ＝０〜λ／２或いはそれ以上の電気長を有する伝送線路である。長さｌは、Ｚ21を出来るだけ大きくし、かつピーク増幅回路５０の性能を損なわないような長さに設定される。
出力整合回路５３−１は、増幅素子５２−１が最大出力を発揮する時の負荷インピーダンスを、インピーダンス変換器６７−１に対してＺ７に変換する。従って増幅素子５２−１は、最大出力に出力整合回路５３−１と最良の整合を得る。
インピーダンス変換器６７−１は、ノード６２よりピーク増幅回路５０を見たインピーダンスＺ21をＡ領域において高く見せるものである。インピーダンス変換器６７−１は、Ｚ7に等しい特性インピーダンスを有し、長さｌ＝０〜λ／２或いはそれ以上の電気長を有する伝送線路である。長さｌは、Ｚ21を出来るだけ大きくし、かつピーク増幅回路５０の性能を損なわないような長さに設定される。
図１２は本実施例のキャリア増幅器４０の動作を説明する図である。
ピーク増幅器５０が動作しないＡ領域では、キャリア増幅器４０の負荷は前述の他の実施例同様にＺ7である。１：１バランを想定しているので平衡モードに変換されてもインピーダンスはＺ7である。ただし、Ｚ７の中点の電位は常にゼロなので、Ｚ7は２つに分割することができ、出力整合回路４３−１の負荷９２−１はＺ7／２となる。
ピーク増幅器５０が動作してキャリア増幅器４０とピーク増幅器５０が同じレベルを出力するＣ領域では、キャリア増幅器４０の負荷は２Ｚ7となる。したがって負荷９２−１はＺ7となる。
負荷９２−１がＺ7の時、インピーダンス変換器６６−１は単なる伝送線路となるのでその長さとは独立に、増幅素子４２−１の負荷インピーダンスが最大出力を得られるＺAになるように出力整合回路４３−１を構成すればよい。
負荷９２−１がＺ7／２の時、増幅素子４２−１の負荷インピーダンスは、インピーダンス変換器６６−１の長さを０からλ／２に変えることでＺAを中心とする略円周上で性能のよくなる点に整合させればよい。
ピーク増幅器５０が動作しないＡ領域では、キャリア増幅器４０の負荷は前述の他の実施例同様にＺ7である。１：１バランを想定しているので平衡モードに変換されてもインピーダンスはＺ7である。ただし、Ｚ７の中点の電位は常にゼロなので、Ｚ7は２つに分割することができ、出力整合回路４３−１の負荷９２−１はＺ7／２となる。
ピーク増幅器５０が動作してキャリア増幅器４０とピーク増幅器５０が同じレベルを出力するＣ領域では、キャリア増幅器４０の負荷は２Ｚ7となる。したがって負荷９２−１はＺ7となる。
負荷９２−１がＺ7の時、インピーダンス変換器６６−１は単なる伝送線路となるのでその長さとは独立に、増幅素子４２−１の負荷インピーダンスが最大出力を得られるＺAになるように出力整合回路４３−１を構成すればよい。
負荷９２−１がＺ7／２の時、増幅素子４２−１の負荷インピーダンスは、インピーダンス変換器６６−１の長さを０からλ／２に変えることでＺAを中心とする略円周上で性能のよくなる点に整合させればよい。
従って、それぞれの負荷インピーダンスに対して、最適な整合になるように独立に制御することができる。
つまり、ピーク増幅回路５０が動作すると負荷変動を起こすので、キャリア増幅回路４０の増幅素子動作はピーク増幅回路５０が動作しないときは高効率な負荷インピーダンスに、ピーク増幅器５０が飽和まで動作すれば最大出力が得られる負荷インピーダンスに動かすことが可能となる。
なお、キャリア増幅回路４０およびピーク増幅回路５０が両方動作するＢ領域では負荷９２−１はＺ７/２からＺ７の間であるので、増幅素子４２−１の負荷インピーダンスはＡ領域のインピーダンスからＣ領域のＺAの間にある。すなわちＡ、Ｂ、Ｃ領域の順にレベルが増加すると、負荷インピーダンスはＺAに向かって動くことになる。
負荷９２−２側も同様であるので説明は省く。
つまり、ピーク増幅回路５０が動作すると負荷変動を起こすので、キャリア増幅回路４０の増幅素子動作はピーク増幅回路５０が動作しないときは高効率な負荷インピーダンスに、ピーク増幅器５０が飽和まで動作すれば最大出力が得られる負荷インピーダンスに動かすことが可能となる。
なお、キャリア増幅回路４０およびピーク増幅回路５０が両方動作するＢ領域では負荷９２−１はＺ７/２からＺ７の間であるので、増幅素子４２−１の負荷インピーダンスはＡ領域のインピーダンスからＣ領域のＺAの間にある。すなわちＡ、Ｂ、Ｃ領域の順にレベルが増加すると、負荷インピーダンスはＺAに向かって動くことになる。
負荷９２−２側も同様であるので説明は省く。
以上は理想バランを前提として説明したが、よく高周波で使われる図１３に示すようなλ／４同軸線路の場合は、終端インピーダンス９２が変わった場合、平衡インピーダンス９３も変わる。
例えばλ／４同軸線路の特性インピーダンスが２Ｚ７の場合、終端インピーダンス９２がＺ７（Ａ領域）から２Ｚ７（Ｃ領域）へ変わると平衡インピーダンス９３は４Ｚ７（Ａ領域）から２Ｚ７（Ｃ領域）へ変わる。すなわち増幅素子４２−１等にとっては２Ｚ７（Ａ領域）からＺ７（Ｃ領域）へ変わることとなり、先ほどの場合と比べて逆となっている。つまりバランがλ／４変成器として動作するので、インピーダンス変換器等の長さをλ／４短くすれば同等になる。いずれにしても０からλ／２の範囲で適切に設定すれば問題はない。シュペルトップバラン、マーチャンドバランなどλ／４線路を有するバランは大体、終端インピーダンス９２と平衡インピーダンス９３の関係は１：１ではなく反比例に近くなる。
なお、λ／４同軸線路のインピーダンスを２Ｚ７以外の値にしても負荷９２が倍になればバランスインピーダンスは半分になることは同じであり、最大出力整合インピーダンスやインピーダンス変換器の特性インピーダンスが変わっても全体的な考え方は変わらない。
例えばλ／４同軸線路の特性インピーダンスが２Ｚ７の場合、終端インピーダンス９２がＺ７（Ａ領域）から２Ｚ７（Ｃ領域）へ変わると平衡インピーダンス９３は４Ｚ７（Ａ領域）から２Ｚ７（Ｃ領域）へ変わる。すなわち増幅素子４２−１等にとっては２Ｚ７（Ａ領域）からＺ７（Ｃ領域）へ変わることとなり、先ほどの場合と比べて逆となっている。つまりバランがλ／４変成器として動作するので、インピーダンス変換器等の長さをλ／４短くすれば同等になる。いずれにしても０からλ／２の範囲で適切に設定すれば問題はない。シュペルトップバラン、マーチャンドバランなどλ／４線路を有するバランは大体、終端インピーダンス９２と平衡インピーダンス９３の関係は１：１ではなく反比例に近くなる。
なお、λ／４同軸線路のインピーダンスを２Ｚ７以外の値にしても負荷９２が倍になればバランスインピーダンスは半分になることは同じであり、最大出力整合インピーダンスやインピーダンス変換器の特性インピーダンスが変わっても全体的な考え方は変わらない。
本実施例によれば、キャリア増幅回路４０とピーク増幅回路５０をそれぞれプッシュプル構成としたので、歪が減少し、より多くの成分に対して同相合成できるようになるので、性能が向上する。また、出力整合回路４３−１等は、増幅素子の極めて低い負荷インピーダンスＺAを２Ｚ7ではなくＺ7に変換すればよいので、変換比が小さくなり、作成が容易になる。また、増幅素子としてプッシュプル用の２個入りパッケージのものを用いれば、実装面積を削減できる。また、インピーダンス変換器６６−１などの長さを短くできることもある。また、キャリアとピークで異なる種類の増幅素子を用いて、歪特性を打ち消し合わせることも可能である。
図１４は、本発明の実施例６に係る増幅器の構成図である。本実施例の増幅器は、実施例５のインピーダンス変換器６６−１、６６−２、６７−１、６７−２の替わりに６８、６９を備えた点などで実施例５と異なり、その他はほぼ同一である。実施例５と同一の構成は同一の符号を付してその説明を省略する。有する構成要素は緒元を除き図９と基本的に同一である。
キャリア増幅回路４００及びピーク増幅回路５００は、インピーダンス変換器６６−１相当物を備えない、一般的なプッシュプル構成の増幅回路であり、実施例２のキャリア増幅回路４及びピーク増幅回路５にそれぞれ相当する。バラン２３−１、２３−２は実施例５同様に理想バランを想定する。
インピーダンス変換器６８は、実施例２のインピーダンス変換器６４に相当し、キャリア増幅回路４００の出力をノード６２に接続する。
インピーダンス変換器６９は、実施例２のインピーダンス変換器６５に相当し、ピーク増幅回路５００の出力をノード６２に接続する。
ノード６２は、インピーダンス変換器６８および６９の各出力同士を合成する。
インピーダンス変換器６８は、実施例２のインピーダンス変換器６４に相当し、キャリア増幅回路４００の出力をノード６２に接続する。
インピーダンス変換器６９は、実施例２のインピーダンス変換器６５に相当し、ピーク増幅回路５００の出力をノード６２に接続する。
ノード６２は、インピーダンス変換器６８および６９の各出力同士を合成する。
実施例５と同じように、キャリア増幅回路４００のプッシュプルを構成する一方の増幅素子から見たＡ領域の負荷インピーダンスは、インピーダンス変換器６８の長さを変えることにより、ＺAを中心とする略円周上の任意の点に設定することができる。したがって最適な長さ（例えば、最大出力の１／４以上出力できる範囲で、効率が最も良くなる長さ）にすることによりＡ領域ではパーフォーマンスの良く、Ｃ領域では最大出力が出る増幅器を得ることができる。
図１５は、λ／４同軸線路を理想バランと見做したときの、実施例６のドハティ合成部周辺の構成図である。
バラン用λ／４同軸線路、及びインピーダンス変換器６８，６９の不平衡モードの特性インピーダンスは、全て同じ２Ｚ7である。従って、図１５（ａ）は図１５（ｂ）と等価である。つまり同軸線６８１は、バラン２３−１の線路長とインピーダンス変換器６８の線路長の和に等しい線路長を有する、接合部のない、連続的に一体の同軸線である。また同軸線６９１も同様に、バラン２３−２の線路長とインピーダンス変換器６９の線路長の和に等しい線路長を有する１つの同軸線である。
特にインピーダンス変換器６８の長さを調整するために同軸線を採用した場合、バラン２３−１と共通にした同軸線６８１の方が部品点数が削減でき調整も容易である。
バラン用λ／４同軸線路、及びインピーダンス変換器６８，６９の不平衡モードの特性インピーダンスは、全て同じ２Ｚ7である。従って、図１５（ａ）は図１５（ｂ）と等価である。つまり同軸線６８１は、バラン２３−１の線路長とインピーダンス変換器６８の線路長の和に等しい線路長を有する、接合部のない、連続的に一体の同軸線である。また同軸線６９１も同様に、バラン２３−２の線路長とインピーダンス変換器６９の線路長の和に等しい線路長を有する１つの同軸線である。
特にインピーダンス変換器６８の長さを調整するために同軸線を採用した場合、バラン２３−１と共通にした同軸線６８１の方が部品点数が削減でき調整も容易である。
以上の説明はλ／４同軸線路を理想バランと仮定した上でのものだが、そうでなくても、連接する線路のインピーダンスが等しいければ適宜、一体に構成できることは明らかである。また、バラン２３−１をマイクロストリップライン状のマーチャンドバランで構成したり、バラン２３−１若しくはインピーダンス変換器６８の少なくとも一方を集中定数回路で構成した場合であっても、バラン２３−１とインピーダンス変換器の構成のすくなくとも一部を共通化できる場合がある。
またバランの一種には、ＶＳＷＲが中心周波数の両側で最小になるＷ字状の特性を示すものがあるので、バランとインピーダンス変換器の種類の組み合わせを適切に選択することで、それらの周波数特性を打ち消し合わせて平坦化することもできる場合がある。
またバランの一種には、ＶＳＷＲが中心周波数の両側で最小になるＷ字状の特性を示すものがあるので、バランとインピーダンス変換器の種類の組み合わせを適切に選択することで、それらの周波数特性を打ち消し合わせて平坦化することもできる場合がある。
本実施例において、付加効率を改善するために、分配器７２の出力と、キャリア増幅回路４００やピーク増幅回路５００との間に、１ないし複数のプリアンプをそれぞれ挿入してもよい。
また、温度変化に対し利得などの性能を一定に補正するために温度補償を行っても良い。
温度補償には、増幅器の中の減衰器の減衰量を変える方法と、それほど大きな変動でないのでゲート電圧を変える方法がある。そのために、温度を検出するサーミスタや半導体などを備える。また、検出した温度と、減衰量或いはゲート電圧とを対応付けるテーブル、近似式などを記憶するメモリを有する制御手段を備える。
また、広帯域でその内の一部を使用する場合、その周波数において周波数特性等が良くなるようにゲート電圧や減衰量を設定できるよう、メモリは温度及び周波数の関数としてテーブルなどを記憶しても良い。
ゲート電圧を制御する場合は、使用する増幅素子の１つ以上のゲート電圧を対象とする。
減衰量を制御する場合は、キャリア増幅回路４００やピーク増幅回路５００に各々又は片方にプリアンプと同様に挿入された減衰器を対象とする。
更には、特願２００５−１７０５３５のように、周波数特性補正用の回路（図示せず）をキャリア増幅回路４００やピーク増幅回路５００に各々又は片方に挿入する事により周波数特性の少ない増幅器を得ることもできる。
温度補償には、増幅器の中の減衰器の減衰量を変える方法と、それほど大きな変動でないのでゲート電圧を変える方法がある。そのために、温度を検出するサーミスタや半導体などを備える。また、検出した温度と、減衰量或いはゲート電圧とを対応付けるテーブル、近似式などを記憶するメモリを有する制御手段を備える。
また、広帯域でその内の一部を使用する場合、その周波数において周波数特性等が良くなるようにゲート電圧や減衰量を設定できるよう、メモリは温度及び周波数の関数としてテーブルなどを記憶しても良い。
ゲート電圧を制御する場合は、使用する増幅素子の１つ以上のゲート電圧を対象とする。
減衰量を制御する場合は、キャリア増幅回路４００やピーク増幅回路５００に各々又は片方にプリアンプと同様に挿入された減衰器を対象とする。
更には、特願２００５−１７０５３５のように、周波数特性補正用の回路（図示せず）をキャリア増幅回路４００やピーク増幅回路５００に各々又は片方に挿入する事により周波数特性の少ない増幅器を得ることもできる。
本実施例によれば、それぞれプッシュプルを構成する増幅素子４２−１と２、および５２−１と２は、対称回路になるように（素子のばらつきを補正するように）バイアス制御するので、それぞれに与えられるゲート電圧は完全な独立ではなく比較的固定的な関連性を有する。従って、例えば増幅素子４２−１と２に与えるゲート電圧を、素子のばらつきに対応するオフセット付きで連動して制御でき、制御のパラメータを削減できる。
１ 入力端子
２、２１ 分配器
３、３１、３３ 移相器
４、４０、４００ キャリア増幅回路
４１、４１−１、４１−２ 入力整合回路
４２、４２−１、４２−２ 増幅素子
４３、４３−１、４３−２ 出力整合回路
５、５０、５００ ピーク増幅回路
５１ 入力整合回路
５２ 増幅素子
５３ 出力整合回路
６ ドハチィ合成部
６１ λ／４変成器
６２ ノード
６４、６５、６６−１、６６−２、６７−１、６７−２、６８、６９ インピーダンス変換器（伝送線路）
７ λ／４変成器
８ 出力端子
９ 出力負荷
１０−１、１０−２ 増幅器
２２−１、２２−２、２３−１、２３−２、７２、７３ バラン
２、２１ 分配器
３、３１、３３ 移相器
４、４０、４００ キャリア増幅回路
４１、４１−１、４１−２ 入力整合回路
４２、４２−１、４２−２ 増幅素子
４３、４３−１、４３−２ 出力整合回路
５、５０、５００ ピーク増幅回路
５１ 入力整合回路
５２ 増幅素子
５３ 出力整合回路
６ ドハチィ合成部
６１ λ／４変成器
６２ ノード
６４、６５、６６−１、６６−２、６７−１、６７−２、６８、６９ インピーダンス変換器（伝送線路）
７ λ／４変成器
８ 出力端子
９ 出力負荷
１０−１、１０−２ 増幅器
２２−１、２２−２、２３−１、２３−２、７２、７３ バラン
Claims (6)
- 複数の増幅回路の出力を合成して出力とする増幅器において、
前記複数の増幅回路の内、増幅素子をＡＢ級で用いる第１の増幅回路と、
前記複数の増幅回路の内、増幅素子をＢまたはＣ級で用いる第２の増幅回路と、
前記第１及び第２の増幅回路の出力を任意の電気長の伝送線路からなる第１のインピーダンス変換器を介して接続する合成点と、を有する増幅器。 - 前記第２の増幅回路の備える増幅素子と前記合成点は、出力整合回路と、伝送線路からなる第２のインピーダンス変換器を介して接続されることを特徴とする請求項１記載の増幅器。
- 前記増幅器への入力信号を複数に分配する分配器と、
前記分配器の出力をＡＢ級で増幅して前記第１の増幅回路に出力する第１のプリアンプと、
前記分配器の出力をＡＢ級またはＢ級またはＣ級で増幅して前記第２の増幅回路に出力する第２のプリアンプと、を備えたことを特徴とする請求項１又は２記載の増幅器。 - 前記第１及び第２のインピーダンス変換器は、前記合成点のインピーダンスの略２倍の特性インピーダンスを有し、
前記第１のインピーダンス変換器の電気長は、第２の増幅回路が動作しないレベルにおける前記第１の増幅回路の効率が、電気長がλ／４の場合よりも向上するように設定され、
前記第１及び第２の増幅回路は、それぞれの負荷インピーダンスが前記特性インピーダンスに略等しいときに、それぞれほぼ最大出力が得られるように整合されていることを特徴とする請求項２記載の増幅器。 - 前記第１及び第２の増幅回路は、それぞれプッシュプル方式で構成されていることを特徴とする請求項１乃至４記載の増幅器。
- 前記第１及び第２の増幅回路は、出力信号を平衡−不平衡変換する同軸線路からなる第１及び第２のバランを備え、第１及び第２のバランは、前記第１及び第２のインピーダンス変換器とそれぞれ連続的に一体に構成されていることを特徴とする請求項５記載の増幅器。
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