KR101932226B1 - 병렬 캐스코드 구성을 갖는 전력 증폭기 - Google Patents

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Abstract

병렬 캐스코드 구성을 갖는 전력 증폭기가 개시된다. 메인 캐스코드 증폭부는 캐스코드 연결된 메인 CS 증폭기와 메인 CG 증폭기를 포함하며, 메인 증폭 경로를 구성한다. 보조 캐스코드 증폭부는 캐스코드 연결된 보조 CS 증폭기와 보조 CG 증폭기를 포함하며, 보조 증폭 경로를 구성한다. 메인 CG 증폭기의 드레인과 보조 CG 증폭기의 드레인이 서로 단락된다. 메인 CS 증폭기의 게이트와 보조 CS 증폭기의 게이트가 서로 단락되어서 단일의 입력노드로서 제공된다. 메인 및 보조 캐스코드 증폭부의 중간노드들이 서로 분리되어 있다. 보조 CS 증폭기의 바디노드는 접지되어 있는 소스와 연결되지 않고 분리되어 독립적인 바이어스가 인가될 수 있다. 메인 CS 증폭기의 바디 노드는 소스와 연결되어 접지되어, 메인 캐스코드 증폭부와 보조 캐스코드 증폭부는 서로 다른 바이어스 조건을 갖는다. 복수 개의 보조 캐스코드 증폭부를 제공하여, 복수 개의 보조 증폭 경로를 구성할 수도 있다. 메인 및 보조 캐스코드 증폭부는 각각 차동 메인 및 차동 보조 캐스코드 증폭부의 형태로 제공될 수 있다.

Description

병렬 캐스코드 구성을 갖는 전력 증폭기 {Power Amplifier Having Parallel Cascoded Configuration}
본 발명은 전력 증폭기(power amplifier: PA)에 관한 것으로서, 보다 상세하게는 바이어스 및 공정-전압-온도(process, voltage, temperature: PVT)에 민감하지 않으면서도 선형성을 크게 향상시킬 수 있는 PA에 관한 것이다.
무선 송수신 시스템에서 높은 데이터 전송률에 대한 요구가 급증함에 따라, 다중 반송파 방식이나 복잡한 디지털 변조 방식이 주로 채택되고 있다. 이 방식들은 송수신단을 위한 높은 선형성을 요구한다. 시스템을 구성하는 여러 요소들 중에서도 고출력 PA는 가장 많은 전류를 소모한다. 그 고출력 PA를 통하여 신호가 전송될 때, PA가 가지고 있는 비선형적인 특성으로 인하여 매우 심각한 신호의 왜곡이 발생한다. 예를 들면, BPSK 변조 방식에 비해 높은 차원의 QAM(Quadrature Amplitude Modulation)과 같은 변조 방식이 사용될 경우, PA의 선형성은 더욱 더 나빠진다.
한편, 일반적으로 무선송수신기의 블록들은 CMOS(complementary metal-oxide semiconductor) 공정 기술을 이용하여 구현이 되고 있으며 단일 칩으로 집적화된다. 반면에, 전력 증폭기 만큼은 InGap/GaAs 헤테로 접합 바이볼라 트랜지스터(heterojunction bipolar transistor: HBT), GaN과 같은 화합물 반도체 공정을 이용하여 구현되고 있다. 하지만 서로 다른 실리콘 기반의 CMOS와 GaAs가 하나의 패키징에 집적화 되려면, 멀티 칩 구조로 가져가야 한다. 그렇기 때문에 칩 크기가 커져 단가가 높아진다. 선형성 개선을 위한 CMOS 바이어스 회로와의 결합도 힘들다. 이런 단점 때문에, 현재 실리콘 기반의 전력증폭기에 관한 연구, 그 중에서도 CMOS 전력증폭기에 관한 연구가 활발히 진행되고 있다.
본 발명은 CMOS 소자를 이용하여 구현될 수 있고, 복수 개의 캐스코드 PA를 병렬로 연결하여 바이어스 및 PVT에 민감하지 않으면서도 선형성이 크게 향상된 병렬 캐스코드 구조(parallel cascoded configuration: PCC)의 전력 증폭기(PA)를 제공하는 것을 목적으로 한다.
본 발명의 실시예들에 따르면, 캐스코드 연결된 제1 메인 CS 증폭기와 제1 메인 CG 증폭기를 포함하며, 메인(main) 증폭 경로를 구성하는 메인 캐스코드 증폭부; 및 캐스코드 연결된 제1 보조 CS 증폭기와 제1 보조 CG 증폭기를 포함하며, 보조(auxiliary) 증폭 경로를 구성하는 제1 보조 캐스코드 증폭부를 구비하며, 상기 제1 메인 CG 증폭기의 드레인과 상기 제1 보조 CG 증폭기의 드레인이 서로 단락되어 있고, 상기 제1 메인 CS 증폭기의 게이트와 상기 제1 보조 CS 증폭기의 게이트가 서로 단락되어서 단일의 입력노드로서 제공되는 것을 특징으로 하는 병렬 캐스코드 구성(PCC)의 전력증폭기가 제공된다.
예시적인 실시예에 따르면, 상기 메인 캐스코드 증폭부의 중간노드(VS2_M)와 상기 제1 보조 캐스코드 증폭부의 중간노드(VS2_A)가 서로 단락되지 않고 분리되어, 상기 제1 메인 CG 증폭기와 상기 제1 보조 CG 증폭기가 각각의 바이어스 변화에 둔감해져 독립적으로 동작할 수 있다.
예시적인 실시예에 따르면, 상기 제1 보조 CS 증폭기의 바디노드는 접지되어 있는 소스와 연결되지 않고 분리되어 독립적인 바이어스가 인가될 수 있다.
예시적인 실시예에 따르면, 상기 제1 메인 CS 증폭기의 바디 노드는 소스와 연결되어 접지되어, 상기 메인 캐스코드 증폭부와 상기 제1 보조 캐스코드 증폭부는 서로 다른 바이어스 조건을 가질 수 있다.
예시적인 실시예에 따르면, 상기 메인 캐스코드 증폭부의 상기 제1 메인 CS 증폭기는 class-AB로 바이어스 될 수 있고, 상기 제1 보조 캐스코드 증폭부의 상기 제1 보조 CS 증폭기는 class-B 근처에서 바이어스 될 수 있다.
예시적인 실시예에 따르면, 상기 병렬 캐스코드 구성(PCC)의 전력증폭기는, 상기 제1 메인 CG 증폭기의 드레인과 상기 제1 보조 CG 증폭기의 드레인이 서로 단락된 출력노드에 연결되며, 증폭된 출력에 대한 임피던스 매칭을 제공하기 위한 하나의 출력 매칭부; 및 상기 제1 메인 CS 증폭기의 게이트와 상기 제1 보조 CS 증폭기의 게이트가 서로 단락된 입력노드에 연결되며, 입력에 대한 임피던스 매칭을 제공하기 위한 하나의 입력 매칭부를 더 포함할 수 있다.
예시적인 실시예에 따르면, 상기 병렬 캐스코드 구성(PCC)의 전력증폭기는, 각각은 캐스코드 연결된 제2 보조 CS 증폭기와 제2 보조 CG 증폭기를 포함하며, 상기 제2 보조 CS 증폭기와 상기 제2 보조 CG 증폭기는 서로 간 및 상기 메인 캐스코드 증폭부에 대하여 상기 제1 보조 캐스코드 증폭부와 동일한 연결관계를 갖는 적어도 한 개의 제2 보조 캐스코드 증폭부를 더 포함할 수 있다. 상기 제1 보조 캐스코드 증폭부와 상기 적어도 한 개 이상의 제2 보조 캐스코드 증폭부는 복수 개의 보조 증폭 경로를 구성하도록 서로 연결될 수 있다.
예시적인 실시예에 따르면, 상기 제1 보조 캐스코드 증폭부의 상기 제1 보조 CS 증폭기 및 상기 적어도 한 개의 제2 보조 캐스코드 증폭부의 상기 제2 보조 CS 증폭기의 바디들은 소스와 연결되지 않고 분리되어 있어, 상기 바디들에는 서로 독립적인 별도의 바이어스 전압들이 인가될 수 있다.
예시적인 실시예에 따르면, 상기 병렬 캐스코드 구성(PCC)의 전력증폭기는, 상기 제1 메인 CG 증폭기의 드레인과 상기 제1 보조 CG 증폭기 및 상기 제2 보조 CG 증폭기의 드레인들이 서로 단락된 출력노드에 연결되며, 증폭된 출력에 대한 임피던스 매칭을 제공하기 위한 하나의 출력 매칭부; 및 상기 제1 메인 CS 증폭기의 게이트와 상기 제1 보조 CS 증폭기 및 상기 제2 보조 CS 증폭기의 게이트가 서로 단락된 입력노드에 연결되며, 입력에 대한 임피던스 매칭을 제공하기 위한 하나의 입력 매칭부를 더 포함할 수 있다.
예시적인 실시예에 따르면, 상기 메인 캐스코드 증폭부는 차동 메인 캐스코드 증폭부의 형태로 제공되고, 상기 제1 보조 캐스코드 증폭부는 차동 제1 보조 캐스코드 증폭부의 형태로 제공될 수 있다.
예시적인 실시예에 따르면, 상기 병렬 캐스코드 구성(PCC)의 전력증폭기는, 상기 차동 메인 캐스코드 증폭부와 상기 차동 제1 보조 캐스코드 증폭부 각각의 두 입력노드에 연결되어, 차동 입력쌍에 대한 임피던스 매칭을 제공하기 위한 입력 매칭부; 및 상기 차동 입력쌍의 증폭된 출력에 대한 임피던스 매칭을 제공하기 위한 출력 매칭부를 더 포함할 수 있다.
예시적인 실시예에 따르면, 상기 입력 매칭부와 상기 출력 매칭부는 단일 신호의 입출력을 차동 신호의 입출력으로 바꿔주는 BALUN(Balanced to Unbalanced) 구조의 변압기일 수 있다.
예시적인 실시예에 따르면, 상기 메인 캐스코드 증폭부는 차동 메인 캐스코드 증폭부의 형태로 제공되고, 상기 제1 보조 캐스코드 증폭부 및 상기 적어도 한 개의 제2 보조 캐스코드 증폭부는 각각 차동 보조 캐스코드 증폭부의 형태로 제공될 수 있다.
CMOS 소자를 이용한 전력증폭기의 설계에서 널리 사용되고 있는 캐스코드 구조의 전력 증폭기에서, 바이어스 및 PVT에 민감하지 않으면서도 CMOS 전력 증폭기의 선형성을 크게 향상시키는 방법을 제안한다.
본 발명에 따른 PCC 구조를 가지는 선형 PA는 종래의 PA에 비해 크게 개선된 선형성을 가질 뿐만 아니라 특히 크게 향상된 안정성을 갖는다. 본 발명에 따른 PA는 향상된 안정성으로 인해 실제로 상용화 하는 데 매우 유리하다.
본 발명에 따른 PA는 응용하기에도 매우 간단한 구조이고, 집적화에 매우 용이한 구조이기 때문에 시장의 경쟁력의 측면에서 유리하다.
본 발명에 따른 전력 증폭기 기술은 주파수에 상관없이 적용될 수 있어, 그 적용범위가 광범위하다.
또한, 본 발명에 따른 PA 구조는 저전력에서 직류 전력의 소모도 줄일 수 있는 구조이다.
도 1은 CS(common source)와 CG(common gate)가 적층된 다중게이트 트랜지스터(multi-gated transistor: MGTR) 캐스코드 구조의 PA의 회로 구성을 도시한다.
도 2는 본 발명의 일 실시예에 따른 PCC 구조 PA의 회로 구성을 예시한다.
도 3은 하나의 메인 증폭 경로와 복수의 보조 증폭 경로가 병렬로 결합된 다중 보조증폭형 PCC 구조 PA의 회로 구성을 예시한다.
도 4는 본 발명의 예시적인 일 실시예에 따른 PCC 구조를 가지는 차동 PA의 회로도를 예시한다.
도 5의 (A)~(D)는 도 4의 PCC 구조의 차동 PA(100)를 적용하였을 때 선형성 향상 결과를 나타내는 그래프이다.
도 6은 도 1의 MGTR 캐스코드 PA와 도 4의 PCC 구조의 차동 PA 간의 제3차 상호 변조 왜곡(intermodulation distortion: IMD3)을 통해 선형성에 관한 성능을 비교하기 위한 시뮬레이션 결과를 나타낸다.
도. 7은 도 1의 MGTR 캐스코드 PA와 도 4의 PCC 구조의 차동 PA 간의 안정성 차이를 설명하는 원리를 나타내는 도면이다.
도 8은 도 1의 MGTR 캐스코드 PA와 도 4의 PCC 구조의 차동 PA를 적용하였을 때 PVT 변화에 관한 시뮬레이션 결과를 나타낸다.
도 9는 선형화를 위한 보조 증폭기의 바이어스에 대한 PA의 안정성을 도 1의 MGTR 캐스코드 PA와 도 4의 PCC 구조의 차동 PA 간에 비교한 결과를 보여준다.
도 10 은 도 4의 PCC 구조 차동 PA 회로를 실제 제작한 칩의 마이크로사진이다.
이하에서는 첨부한 도면을 참조하면서 본 발명의 구체적인 실시예들에 관해 설명하기로 한다.
일반적으로, PA에 있어서 높은 선형성과 높은 효율 사이에는 트레이드오프(trade-off) 관계가 있다. 높은 효율을 가지는 선형 PA를 설계하는 것은 쉽지 않다. 하지만 이 두 가지를 동시에 만족하는 것은 중요하다. 선형 PA의 성능을 평가하는 주요 지표로는 크게 선형 특성을 만족시키는 지점까지의 최대 출력 전력(최대선형출력)과 최대 효율, 그리고 출력 전력에서 백-오프(back-off)시킨 지점에서의 효율이 있다. PA의 설계 시 이들을 고려할 필요가 있다.
무선 단말기용 CMOS PA는 HBT에 비해 낮은 항복전압 특성을 갖는다. 이 특성으로 인하여 일반적으로 두 개의 트랜지스터를 쌓은 캐스코드(cascode) 구조의 증폭기 형태로 구현될 수 있다. CMOS 공정의 특성으로 인하여 CMOS 전력증폭기는 성능(선형성과 효율)의 측면에서 그리 좋지는 않다. CMOS 캐스코드 PA의 성능 향상을 위해 여러 가지 시도들이 있는데, 그 중 특히 PA를 구성하는 파워 셀(power cell)에 관한 많은 연구가 이루어지고 있다. PA의 선형성 향상을 위해 PA의 파워 셀을 2개 또는 그 보다 많은 수로 나누어 증폭기의 서로 다른 특성을 결합하여 비선형성을 상쇄시킬 수 있다. 그런데 이 기술은 각종 바이어스 혹은 PVT에 매우 민감한 특성을 가지고 있어 제품화 및 상용화로의 접근 시 문제가 될 수 있다.
PA의 선형성 향상을 위한 다른 방법으로, CS(common source) 증폭기와 CG(common gate) 증폭기가 적층(stack)되어 있는 캐스코드 구조의 PA로 설계할 수 있다. 이러한 구조의 PA는 예컨대 CS 증폭기가 2개로 나누어져 있는 형태, 또는 CG 증폭기가 2개로 나누어져 있는 형태로 설계될 수 있다. 2개의 CS 증폭기 또는 2개의 CG 증폭기가 각각 나누어져 있기 때문에 캐스코드의 중간 노드 즉, 2개의 CS 증폭기의 드레인 노드 또는 2개의 CG 증폭기의 소스 노드는 하나로 묶이게 된다.
이와 같이 CS 증폭기를 나누어서 선형성을 향상시키는 방법과 CG 증폭기를 나누어서 선형성을 향상시키는 방법을 동시에 적용하면, 선형성을 최대로 향상시킬 수 있는 구조를 얻을 수 있다. 도 1은 이런 구조로 설계된 MGTR 캐스코드 PA(10)를 예시한다. 도 1의 MGTR 캐스코드 PA(10)는 아랫단의 두 개의 MOSFET(MM1과 MA1)이 두 개의 CS 증폭기를 구성하고, 그 윗단의 두 MOSFET(MM2과 MA2)이 두 개의 CG 증폭기를 구성하며, 이들 CS 증폭기 쌍과 CG 증폭기 쌍은 스택되어(stacked) MGTR 캐스코드 구조의 PA를 구성한다. CS 증폭기 쌍의 두 드레인 노드는 하나로 묶여 있고, 동시에 CG 증폭기 쌍의 두 소스 노드도 하나로 묶여 있다. 또한, CS 증폭기 쌍과 CG 증폭기 쌍의 중간 노드가 서로 연결되어 있다.
이러한 PA의 회로 구조는 선형성은 크게 향상시키는 장점을 갖는다. 하지만, 다음과 같은 몇 가지 단점도 있다.
첫째, 2개로 나누어진 CS 증폭기(MM1, MA1)를 제어하는 바이어스는 VG1_M, VG1_A과 같다. VG1_M은 주(main) 증폭기(MM1)의 바이어스로서, Class-AB로 동작할 수 있도록 바이어스 된다. VG1_A는 선형화를 위한 보조 증폭기(MA1)의 바이어스로서, Class-C로 동작할 수 있도록 바이어스 된다. 즉, CS 증폭기(MM1, MA1)의 게이트 바이어스(VG1_M, VG1_A)로 선형성 향상 정도가 결정된다. 특히, CS 증폭기(MM1, MA1)의 게이트 바이어스(VG1_M, VG1_A)로는 0.01V(수십 mV)의 변화에도 PA의 성능을 크게 변화시키기 때문에 안정성 측면에서 매우 좋지 않다.
둘째, 보조 증폭기(MA1)의 Class-C 동작은 PA의 고 출력 영역에서만 선형화 효과를 나타낸다. 저 출력 및 중간 출력 영역에서는 선형화 효과가 미미하다.
셋째, 2개의 게이트로 나누어진 구조여서, 입력이 이 2개의 게이트에 잘 배분되어야 하기 때문에 이를 구성하는 입력 매칭부의 회로가 복잡해질 수 있다. 더 많이 나눌수록 더욱 더 복잡해진다.
넷째, 2개 혹은 3개로 나누어진 CG 증폭기(MM2과 MA2)를 제어하는 바이어스는 VG2_M와 VG2_A이다. 캐스코드 증폭기의 중간노드가 서로 묶여있기 때문에, 두 바이어스 VG2_M과 VG2_A 중 하나의 바이어스가 낮아지거나 높아질 경우, 트랜지스터 MM2와 트랜지스터 MA2의 동작이 영향을 받게 된다. 달리 말하면, 묶여 있는 노드 때문에 CG 증폭기를 구성하는 두 트랜지스터 (MM2와 MA2)가 서로 의존하면서 동작을 하게 되고, 자율성을 잃게 된다. 그로 인해 두 바이어스 VG2_M과 VG2_A의 변화에 따라서 PA의 성능이 크게 변화하고 안정성 측면에서 매우 좋지 않다.
이와 같은 단점들 때문에, 도 1의 MGTR 캐스코드 PA(10)의 구조는 어떠한 특정 값에서 선형성을 크게 향상시켜 줄 수 있지만, 그 값에서 변화하게 될 경우 PA의 성능을 보장하기 어려운 측면이 있어 불안정한 성능을 나타낼 수 있다. 또한, 선형화 효과도 전체 출력 영역에서 고르게 나타나는 것이 아니라, 특정 영역(고 출력 영역)에서만 나타난다. 게다가, 일반적인 매칭회로가 아닌 별도의 추가적인 매칭회로를 필요로 한다. 이는 더 큰 선형성 효과를 위해 증폭기를 더 많이 나눌 경우 더 큰 복잡성을 야기할 수 있다는 것을 의미한다.
MGTR 캐스코드 PA(10)의 장점을 살리면서 그것의 단점들을 해소하기 PA의 회로 구조의 개선이 요구된다. 이를 위해, PCC 구조를 갖는 PA가 제공될 수 있다. 도 2에는 본 발명의 일 실시예에 따른 PCC 구조의 PA(100)의 회로 구성이 예시되어 있다.
예시된 PCC 구조 PA(100)는 메인(main) 증폭 경로를 구성하는 메인 캐스코드 증폭부(110)와 보조(Auxiliary) 증폭 경로를 구성하는 보조 캐스코드 증폭부(120)를 포함한다. 메인 캐스코드 증폭부(110)는 메인 CS 증폭기(MM1)와 메인 CG 증폭기(MM2)를 포함하며, 그 메인 CS 증폭기(MM1)의 드레인과 메인 CG 증폭기(MM2)의 소스는 서로 묶여서(단락되어) 캐스코드 연결(cascoded)을 이룬다. 보조 캐스코드 증폭부(120)는 보조 CS 증폭기(MA1)와 보조 CG 증폭기(MA2)를 포함하며, 그 CS 증폭기(MA1)의 드레인과 CG 증폭기(MA2)의 소스가 서로 단락되어 캐스코드 연결을 이룬다. PCC 구조 PA(100)는 메인 캐스코드 증폭부(110)의 중간노드(VS2_M) (즉, 메인 CS 증폭기(MM1)의 드레인과 메인 CG 증폭기(MM2)의 소스 간의 단락 노드)와 보조 캐스코드 증폭부(120)의 중간노드(VS2_A)(즉, CS 증폭기(MA1)의 드레인과 CG 증폭기(MA2)의 소스 간의 단락노드)가 서로 단락되지 않고 분리되어 있다.
메인 캐스코드 증폭부(110)의 메인 CG 증폭기(MM2)의 드레인과 보조 캐스코드 증폭부(120)의 보조 CG 증폭기(MA2)의 드레인이 서로 단락된다(shorted). 그 단락 드레인으로 된 출력노드(142)를 통해 증폭된 출력이 얻어질 수 있다. 또한, 메인 캐스코드 증폭부(110)의 CS 증폭기(MM1)와 보조 캐스코드 증폭부(120)의 CS 증폭기(MA1)의 게이트가 서로 단락된다. 그 단락 노드(132)는 PCC 구조 PA(100)의 단일 입력노드로 제공된다. 그 단일 입력노드(132)에는 게이트 바이어스(VG1)가 입력될 수 있다. 이렇게, 입력노드(132)와 출력노드(142)에 대하여 메인 캐스코드 증폭부(110)와 보조 캐스코드 증폭부(120)가 서로 나란한(parallel) 배치를 이룬다.
PCC 구조 PA(100)는, 그 출력노드(142)에 연결되어 그 증폭된 출력에 대한 임피던스 매칭을 제공하기 위한 출력 매칭부(140)를 더 포함할 수 있다. 이를 통해 증폭된 전력(RFOUT)이 출력될 수 있다. 또한, PCC 구조 PA(100)는, 그 단일 입력노드(132)에 연결되어 입력(RFIN)에 대하여 임피던스 매칭을 제공하기 위해 위한 입력 매칭부(130)를 더 포함할 수 있다. 그 입력 매칭부(130)를 통해 입력(RFIN)이 인가될 수 있다.
또한, 일 실시예에 따르면, PCC 구조의 PA(100)는 선형화를 위한 바이어스로서 게이트 대신 바디를 이용하는 구조를 가질 수 있다. 이를 위한 일 예로서, 보조 캐스코드 증폭부(120)의 CS 증폭기(MA1)의 바디 노드는 접지되어 있는 소스와 연결되지 않고 분리되어 있다. 그 CS 증폭기(MA1)의 바디 노드에는 게이트 바이어스(VG1)과는 독립적인 별도의 바이어스 전압(VB1_A)이 인가될 수 있다. 반면에, 메인 CS 증폭기(MM1)의 소스와 바디는 서로 연결되어 접지될 수 있다. 또한 메인 CG 증폭기(MM2)와 보조 CG 증폭기(MA2) 각각은 바디와 소스가 서로 연결될 수 있다.
CMOS 전력 증폭기에서 일반적으로 사용되는 캐스코드 증폭기는, CS 전력 증폭기에 비해, 낮은 항복전압을 가지는 CMOS 소자의 단점을 극복하여 PA의 큰 스윙을 견딜 수 있게 한다. 또한, 밀러 효과(Miller effect)를 줄이고, PA의 이득을 증가시키고, 입력과 출력 사이의 분리(isolation) 특성을 더 좋게 해준다.
도 2에 예시된 PCC 구조의 PA(100)는 도 1의 MGTR 캐스코드 PA(10)와는 구조적으로 다음과 같은 차이점을 갖는다. 첫 번째 차이점은 두 캐스코드 증폭부(110, 120)의 중간 노드(VS2_M, VS2_A)가 서로 묶이지 않고 분리되어 있는 점이다. 이런 구조를 채택함으로써, 그 두 중간 노드(VS2_M, VS2_A)를 서로 묶음으로써 발생하는 단점을 해소할 수 있다. 즉, 중간 노드(VS2_M, VS2_A)가 분리되어 있기 때문에, 메인 및 보조 CG 증폭기(MM2, MA2)의 두 바이어스(VG2_M과 VG2_A) 중 어느 하나가 낮아지거나 높아지더라도, 그러한 바이어스(VG2_M,VG2_A)의 변화에 둔감하고, 메인 및 보조 CG 증폭기(MM2, MA2)는 서로 간에 자율성이 확보되어 각각 독립적으로 동작할 수 있게 된다. 따라서 메인 및 보조 CG 증폭기(MM2, MA2)의 두 바이어스(VG2_M과 VG2_A)가 크게 변화해도 PA의 성능에 거의 영향을 주지 않게 되어 안정성이 크게 향상될 수 있다.
나머지 한 가지 차이점은 도 1의 PA(10)의 입력은 2개 이상(VG1_M, VG1_A)인데 비해, 도 2의 PA(100)는 하나의 입력노드(132)만을 가지며 입력과 관계없는 바디 노드(VB1_A)를 추가적으로 갖는다는 점이다. 이런 구조를 채택함으로써, 다음과 같은 여러 가지 장점을 얻을 수 있다.
첫 번째 장점으로, 도 2의 PCC 구조의 PA(100)는 하나의 입력 노드(132)만을 가지는 구조이므로, 입력 매칭부(130) 또한 1개만 제공하여도 충분하다. 2개(혹은 다수)의 입력을 위한 복잡한 매칭부의 회로를 구성할 필요가 없으므로 매칭부의 구조가 간단해질 수 있다는 점이다. 출력 매칭부(140)도 하나의 출력노드(142)에 1개만 제공될 수 있다.
두 번째 장점으로는, PCC 구조의 PA(100)는 선형화를 위한 바이어스로 게이트 대신 입력과 관계없는 바디 노드(VB1_A)를 채용함으로써 변화에 둔감하다는 점이다. 선형화를 위해 사용된 보조 증폭기(MA1)의 바디 바이어스 전압(VB1_A)이 크게 변화해도, 예컨대 0.1V 이상의 변화에도 PA(100)의 성능에 거의 영향을 주지 않아 안정성이 향상될 수 있다. 이의 근거를 구체적으로 설명하면 다음과 같다.
MOSFET에서 바디효과(Body Effect)는 소스-바디 전압의 변화에 의한 문턱 전압(VTN)의 변화를 기술하며, 아래의 수학식으로 근사된다. 아래 식에서,
Figure 112017035936413-pat00001
는 영 기판 바이어스,
Figure 112017035936413-pat00002
는 바디효과 변수,
Figure 112017035936413-pat00003
는 표면 전압 변수이다.
[수학식 1]
Figure 112017035936413-pat00004
문턱전압(VTN)은 소스-바디 전압(VSB)에 비례하는 관계의 함수이다. 바디 전압(VB1_A)이 높을 때 CS 보조 증폭기(MA1)의 문턱전압(VTN)은 낮고, 바디 전압(VB1_A)이 낮을 때 CS 보조 증폭기(MA1)의 문턱전압(VTN)은 높다. 메인과 보조 캐스코드 증폭기(110, 120)의 CS 증폭기(MM1, MA1)의 소스가 접지되어 있는 PCC 구조 PA(100)에서, 메인 증폭기(MM1)의 소스는 바디와 묶여 접지되어 있기 때문에 바디 효과가 없지만(이유: VSB=0[V]이면 VTN=VTO), CS 보조 증폭기(MA1)는 음의 바디 전압을 이용하므로 메인 CS 증폭기(MM1)에 비해 문턱 전압이 높다. 동일한 게이트 바이어스(VG1) 조건에서 보조 CS 증폭기(MA1)는 상대적으로 문턱전압이 높기 때문에, 직류 전류가 더 작게 흐른다. Class-A에서 Class-C로 갈수록 직류 전류가 적게 흐른다. 따라서 메인 캐스코드 증폭부(110)의 CS 증폭기(MM1)가 class-AB로 바이어스 될 수 있고, 보조 캐스코드 증폭부(120)의 CS 증폭기(MA1)가 class-B 근처에서 바이어스 될 수 있다. 즉, PCC 구조의 PA(100)는 Class-AB로 바이어스 된 메인 증폭기(MM1)와 Class-B 근처로 바이어스 된 보조 증폭기(MA1)로 구분되어, 서로 다른 바이어스 조건을 가지는 증폭기를 구성할 수 있다. 그리고 바디 바이어스(VB1_A)가 변화할 때 문턱전압(VTN)은 소스-바디 전압(VSB)의 제곱근에 비례하기 때문에 더욱 둔감한 특성을 가진다. 이는 게이트 바이어스(VG1)가 아닌 바디 바이어스(VB1_A)를 이용하였을 때, 바이어스 변화에 대해 둔감한 특성을 얻을 수 있다는 것을 의미한다. 이러한 이론적 원리를 도 9에 나타낸 시뮬레이션 결과에서도 확인할 수 있다.
세 번째 장점은 위에서 언급한 것처럼 보조 캐스코드 증폭부(120)가 Class-C가 아닌 Class-B에 가까운 동작을 하는 특성을 가지므로, 그런 동작 특성을 통해 고출력 영역뿐만 아니라 전체 출력 영역에서 선형성을 향상시킬 수 있다는 점이다.
PCC 구조 PA를 구성함에 있어서, 보조 증폭 경로를 복수 개로 구성할 수도 있다. 도 3은 하나의 메인 증폭 경로와 복수의 보조 증폭 경로를 포함하는 다중 보조증폭형 PCC 구조 PA(150)의 회로 구성을 예시한다.
다중 보조증폭형 PCC 구조 PA(150)는 하나의 메인 증폭 경로를 구성하는 하나의 메인 캐스코드 증폭부(160)와, 복수의 보조 증폭 경로를 구성하는 다중 보조 캐스코드 증폭부(170)을 포함한다.
예시적인 일 실시예에 따르면, 메인 캐스코드 증폭부(160)는 도 2에 도시된 메인 캐스코드 증폭부(110)와 실질적으로 동일한 구성을 갖는다. 메인 캐스코드 증폭부(160)는 CS 메인 증폭기(MM_CS1)와 CG 메인 증폭기(MM_CG)를 포함할 수 있다. 이 두 메인 증폭기(MM_CS1)와 (MM_CG)는 메인 캐스코드 증폭부(110)의 두 메인 증폭기 (MM_1)과 (MM_2)에 각각 대응된다. CS 메인 증폭기(MM_CS1)의 드레인이 CG 증폭기(MM_CG)의 소스에 연결될 수 있다. CG 메인 증폭기(MM_CG)는 소스가 바디에 연결되고, CS 메인 증폭기(MM_CS1)의 소스는 바디에 연결되어 접지된다.
다중 보조 캐스코드 증폭부(170)는 복수 개의 보조 캐스코드 증폭부(170-1, 170-2, ..., 170-N)를 포함할 수 있다. 이들 보조 캐스코드 증폭부(170-1, 170-2, ..., 170-N) 각각도 도 2에 도시된 보조 캐스코드 증폭부(120)의 구성과 실질적으로 동일하다. 즉, 제1 보조 캐스코드 증폭부(170-1)는 CS 보조 증폭기(MA_CS1)와 CG 보조 증폭기(MA_CG1)를 포함할 수 있고, CS 보조 증폭기(MA_CS1)의 드레인과 CG 보조 증폭기(MA_CG1)의 소스가 서로 연결된다. CS 보조 증폭기(MA_CS1)의 게이트는 CS 메인 증폭기(MM_CS1)의 게이트와 서로 묶여 하나의 입력노드(182)를 제공한다. CS 보조 증폭기(MA_CS1)의 바디는 접지되어 있는 소스와 연결되지 않고 분리되어 있어, 그 바디 노드에는 게이트 바이어스(VG1)와는 독립적인 별도의 바이어스 전압(VB1_A1)이 인가될 수 있다. CG 보조 증폭기(MA_CG1)의 드레인은 CG 메인 증폭기(MM_CG)의 드레인과 하나로 묶여 하나의 출력노드(192)를 제공한다.
나머지 보조 캐스코드 증폭부들(170-2, ..., 170-N)도 제1 보조 캐스코드 증폭부(170-1)와 실질적으로 같은 구성을 갖는다. 즉, 제2 보조 캐스코드 증폭부(170-2)는 CS 보조 증폭기(MA_CS2)와 CG 보조 증폭기(MA_CG2)를 포함할 수 있고, 이 둘의 연결관계는 제1 보조 캐스코드 증폭부(170-2)의 CS 보조 증폭기(MA_CS1)와 CG 보조 증폭기(MA_CG1)의 연결관계와 동일하다. 따라서, CS 보조 증폭기(MA_CS2)의 바디 노드에는 게이트 바이어스(VG1), 그리고 바이어스 전압(VB1_A1)과는 독립적인 별도의 바이어스 전압(VB1_A2)이 인가될 수 있다. N번째의 제N 보조 캐스코드 증폭부(170-N)도 마찬가지로 CS 증폭기(MA_CSn)와 CG 증폭기(MA_CGn)를 포함할 수 있고, 이 두 증폭기의 연결관계는 제1 보조 캐스코드 증폭부(170-2)의 CS 보조 증폭기(MA_CS1)와 CG 보조 증폭기(MA_CG1)의 연결관계와 동일하다. 따라서, CS 보조 증폭기(MA_CSn)의 바디 노드에도 별도의 독립적인 바이어스 전압(VB1_An)이 인가될 수 있다.
이들 제1 내지 제N 보조 캐스코드 증폭부(170-1, 170-2, ..., 170-N)는 제1 내지 제N의 보조 증폭 경로를 구성하도록 입력노드(182)와 출력노드(192) 사이에 서로 나란히 연결될 수 있다.
다중 보조증폭형 PCC 구조 PA(150)는 또한, 입력노드(182)에 연결되어 입력에 대한 임피던스 매칭을 제공하기 위한 하나의 입력 매칭부(180)와, 출력노드(192)에 연결되어 증폭된 출력에 대한 임피던스 매칭을 제공하는 출력 매칭부(190)를 더 포함할 수 있다. 입력단(182)에는 바이어스(VG1)이 인가될 수 있다.
다중 보조증폭형 PCC 구조 PA(150)는 도 2의 PA(100)와 마찬가지로 하나의 입력노드(182)만을 가지며, 또한 입력과 관계없는 각 보조 캐스코드 증폭부(170-1, 170-2, ..., 170-N)의 CS 보조 증폭기(MA_CS1, MA_CS2, ..., MA_CSn)마다 독립적인 바이어스(VB1_A1,VB1_A2, ..., VB1_An)를 인가할 수 있도록 구성된다.
이와 같은 구성을 갖는 다중 보조증폭형 PCC 구조 PA(150)에 따르면, 각각의 보조 증폭 경로의 바디 바이어스를 모두 다르게 설정하여 선형성 효과를 더 극대화 할 수 있다. 도 5에서의 고 출력 전력 영역에서 선형성 효과가 부족한 부분을 이 회로 구성을 통해 해결할 수 있다. 보조 증폭기가 Class-C 증폭기로도 동작하도록 바디 바이어스를 더욱 감소시키는 구성(VB1_A1 에서VB1_An으로 갈수록 전압 감소)을 통해 고 출력 전력 영역에서 선형성 효과를 보완할 수 있다.
PCC 구조는 차동 전력증폭기에서 더욱더 큰 효과를 가질 수 있다. 도 4는 본 발명의 예시적인 일 실시예에 따른 PCC 구조를 가지는 차동 PA(200)의 회로도를 예시한다.
도 4에 도시된 PCC 구조의 차동 PA(200)는 제1 PCC 구조 PA(210-1)와 제2 PCC 구조 PA(210-2), 입력 매칭부(220), 그리고 출력 매칭부(230)를 포함한다.
예시적인 일 실시예에 따르면, 제1 PCC 구조 PA(210-1)와 제2 PCC 구조 PA(210-1)은 각각 도 2에 도시된 PCC 구조 PA(100)와 실질적으로 동일한 회로 구성을 가질 수 있다. 즉, 제1 PCC 구조 PA(210-1)와 제2 PCC 구조 PA(210-2)는 각각 CS 메인 증폭기(MM1)와 CG 메인 증폭기(MM2)가 캐스코드 연결되어 메인 증폭 경로를 구성하는 메인 캐스코드 증폭부(MM1,MM2)와, CS 보조 증폭기(MA1)와 CG 보조 증폭기(MA2)가 캐스코드 연결되어 보조 증폭 경로를 구성하는 보조 증폭 경로를 담당하는 보조 캐스코드 증폭부(MA1, MA2)를 포함한다. 제1 PCC 구조 PA(210-1)의 메인 캐스코드 증폭부(MM1,MM2)와 보조 캐스코드 증폭부(MA1, MA2)는 제1 입력노드(222a)와 제1 출력노드(232a) 사이에 메인 증폭 경로와 보조 증폭 경로를 각각 구성하도록 나란히 결합된다. 제2 PCC 구조 PA(210-2)의 메인 캐스코드 증폭부(MM1,MM2)와 보조 캐스코드 증폭부(MA1, MA2) 제2 입력단(222b)과 제2 출력단(232b) 사이에 병렬로 연결된다.
이런 구성에 의해, 제1 PCC 구조 PA(210-1)와 제2 PCC 구조 PA(210-2)의 한 쌍의 메인 캐스코드 증폭부(MM1,MM2)는 차동 메인 캐스코드 증폭부의 형태로 제공된다. 또한 제1 PCC 구조 PA(210-1)와 제2 PCC 구조 PA(210-2)의 한 쌍의 보조 스코드 증폭부(MA1, MA2)도 차동 보조 캐스코드 증폭부의 형태로 제공된다.
PCC 구조의 차동 PA(200)는 차동 입력쌍을 인가할 수 있도록 두 입력노드(222a, 222b)가 마련된다. 또한, 차동 증폭된 출력이 얻어질 수 있도록 두 출력노드(232a, 232b)가 마련된다. PCC 구조의 차동 PA(200)는 차동 입력쌍에 대한 임피던스 매칭을 제공하기 위한 입력 매칭부(220)와, 차동 입력쌍의 증폭된 출력에 대한 임피던스 매칭을 제공하기 위한 출력 매칭부(230)를 더 포함할 수 있다. 입력 매칭부(220)는 두 입력노드(222a, 222b)에 연결되어 임피던스 매칭된 차동 입력쌍을 차동 메인 캐스코드 증폭부와 차동 보조 캐스코드 증폭부에 제공한다. 출력 매칭부(230)는 두 출력노드(232a, 232b)에 연결되어 차동 입력쌍의 증폭된 출력을 임피던스 매칭시켜 출력한다.
입력 매칭부(220)와 출력 매칭부(230)는 변압기, 특히 단일 신호의 입출력을 차동 신호의 입출력으로 바꿔주는 BALUN(Balanced to Unbalanced) 구조의 변압기일 수 있다. BALUN 구조 변압기는 전송선 변압기(transmission line transformer)로 구현될 수 있다.
차동 PA는 CMOS 소자의 단점을 극복 가능하게 하는 효과적인 구조이다. 그런데 차동 PA의 경우 입력의 수가 늘어날수록 매칭부 구현의 어려움이 단일(비차동) PA에 비해서 훨씬 크다. 입력 수의 증가에 따라 매칭부의 크기가 더욱 커지며, 손실 또한 커진다. 따라서 도 1과 같이 두 개의 입력을 갖는 캐스코드 PA는 집적화에 더욱 어려움을 겪을 수 있지만, 하나의 입력을 갖는 PCC 구조의 PA 또는 이를 이용한 차동 증폭기는 집적화에 훨씬 유리하다.
그리고 차동 증폭기의 경우 출력(RFOUT)에서 짝수 번째 고조파 성분들(even harmonics)이 모두 제거되는 장점은 있지만, 홀수 번째 고조파 성분들(odd harmonic)은 2배로 커지는 단점을 가지고 있다. 일반적으로 홀수 번째 고조파 성분보다 짝수 번째 고조파 성분 특히, 제2 고조파 성분(second harmonic)의 제거가 매우 중요하기 때문에 차동 증폭기 구조가 일반적으로 많이 채택된다. 그럼에도 불구하고 홀수 번째 고조파 성분들을 제거하는 것은 다른 통신 모듈과의 독립성을 보장받기 위해서 PA의 중요한 요구사항에 포함된다. 본 발명에 따른 PCC 구조의 PA(100)는 이러한 홀수 번째 고조파 성분들은 모두 제거해주기 때문에 결과적으로짝수 번째 고조파 성분과 홀수 번째 고조파 성분을 합한 모든 고조파 성분들이 제거된다는 장점을 가진다. 결국, PCC 구조를 채택한 차동 PA(200)는 모든 고조파 성분들을 제거하는 장점을 가진다.
도 4의 PCC 구조 차동 PA(200)는 도 2의 PCC 구조 PA(100)를 차동 구조로 결합한 것이다. 차동 PA를 구성함에 있어서, 도 2의 PCC 구조 PA(100) 대신에 도 3의 다중 보조증폭형 PCC 구조 PA(150)를 이용하여 구성할 수도 있음은 물론이다. 당해 기술분야의 통상의 기술자라면 도 3과 4를 기초로 다중 보조증폭형 PCC 구조 PA(150)를 이용한 차동 PA의 구성을 어렵지 않게 할 수 있을 것이므로, 여기서는 그에 관한 설명을 생략한다.
이상에서 제시한 여러 가지 PCC 구조의 PA들(100, 150, 200 등)은 CMOS 공정을 이용하여 만들 수 있다.
도 5는 도 4의 PCC 구조의 차동 PA(100)를 적용하였을 때 선형성 향상 결과를 나타낸다. 메인 캐스코드 증폭부와 보조 캐스코드 증폭부의 기본 위상(fundamental phase)(ids,1)은 위상차가 크지 않아 실질적으로 거의 동 위상을 가지는 반면, 메인 캐스코드 증폭기와 보조 캐스코드 증폭기의 홀수 번째 고조파(odd harmonic)와 관련된 위상(ids,3 / ids,5 / ids,3fo)은 서로 반대되는 위상을 가진다(도 5의 (A) 참조). ids,1은 기본 드레인 전류(fundamental drain current)를 의미하고, ids,3과 ids,5는 3차 및 5차 상호변조(intermodulation) 드레인 전류를 의미하며, ids,3fo는 3차 고조파 드레인 전류를 의미한다. 홀수 번째에 관련된 항들이 서로 반대되는 위상을 가지고 그 크기가 전체 출력영역에서 비슷하기 때문에, 그들의 합(sum)은 모두 제거(cancel)되는 것을 확인할 수 있다(도 5의 (B), (C), (D) 참조). 이는 선형성이 크게 향상되었다는 것을 의미한다. 이러한 트랜스컨덕턴스(transconductance)를 이용한 제거(cancellation) 선형화 방법은 주파수에 무관한 기술로 광범위한 RF 주파수에서 다양하게 바로 적용/응용 될 수 있다. 보조 캐스코드 PA(120)가 저 전력에서는 거의 꺼져있는 상태이기 때문에 일반적인 PA에 비해 직류 전력 소모도 줄일 수 있다.
도 6은 도 1의 MGTR 캐스코드 PA(10)와 도 4의 PCC 구조의 차동 PA(200) 간의 제3차 상호 변조 왜곡(intermodulation distortion: IMD3)을 통해 선형성에 관한 성능을 비교하기 위한 시뮬레이션 결과를 나타낸다. 앞서 언급된 CG의 바이어스(VG2_M,VG2_A)의 변화에 따른 성능 변화 혹은 안정성에 미치는 영향을 확인하기 위한 시뮬레이션 결과이다. 이 결과에 따르면, 도 1의 MGTR 캐스코드 PA(10)는 다양한 CG의 바이어스에 대해서 크게 변하는 IMD3 특성을 가지고 선형성 기준인-40 dBc를 만족하지 못한다. 대부분의 비선형 영역구간에서 IMD3가 나타나고 있다(도 6의 (A) 참조). 반면에, 도 4의 PCC 구조의 차동 PA(200)는 다양한 CG의 바이어스에 대해서 비교적 일정한 IMD3를 가지고 선형성 기준인-40 dBc를 큰 출력 전력까지 만족시킨다(도 6의 (B) 참조). 본 발명의 PCC 구조의 차동 PA(200)는 다양한 바이어스에 대해서 비슷한 성능을 가지기 때문에 안정성 측면에서도 매우 큰 장점을 갖는다.
도 7은 도 1의 MGTR 캐스코드 PA(10)와 도 4의 PCC 구조 차동 PA(200)의 안정성 차이를 설명하는 원리를 나타내는 도면이다. y축은 CG 증폭기의 Class를 나타내는 것으로, VGS2_M,VGS2_A이 바뀐다면 메인, 보조 CG 증폭기의 성능이 변화하는 것이다. 도 1의 MGTR 캐스코드 PA(10)는 CG 증폭기의 바이어스(VG2_M,VG2_A)가 변화할 때, VGS2_M,VGS2_A가 크게 변화하여 CG 증폭기의 Class가 변화하고, 이는 CG 증폭기 성능의 변화를 가져온다(도 7의 (A) 참조). 이에 비해, 도 4의 PCC 구조의 차동 PA(200)는 CG 증폭기의 바이어스가 변화함에도 불구하고 VGS2_M,VGS2_A가 거의 변화하지 않아 CG 증폭기의 성능을 유지시킨다(도 7의 (B) 참조).
PA 회로의 안정성을 더욱 확실하게 검증할 수 있는 방법으로 PVT(process, voltage, temperature) 변화(variation)에 대한 PA의 성능을 확인하는 방법이 있다. 이는 PA를 상용화 혹은 제품화 하는 데 필수적으로 검증되어야 할 작업이다. 도 8은 도 1의 MGTR 캐스코드 PA(10)와 본 발명에 따른 PCC 구조의 차동 PA(200)를 적용하였을 때 PVT 변화에 관한 시뮬레이션 결과를 보여준다. 도 8에서, MGTR 캐스코드 PA(10)는 PVT 변화에 대해 12dB의 선형 출력 전력의 변화가 발생한다(도 8의 (A) 참조). 이에 반해, 도 4의 PCC 구조 차동 PA(200)는 PVT 변화에 대해 6dB의 선형 출력 전력의 변화가 발생하였다(도 8의 (B) 참조). PVT 변화에 대한 안정성을 6 dB = 4배 향상시켰다. PA에서 6dBm에 해당하는 출력 전력의 차이는 효율20~40%에 해당하는 매우 큰 차이다.
도 9는 앞서 언급된 선형화를 위한 보조 캐스코드 증폭부의 바이어스에 대한 전력증폭기의 안정성을 도 1의 MGTR 캐스코드 PA(10)와 도 4의 PCC 구조의 차동 PA(200) 간에 비교한 결과를 보여준다. 종래의 MGTR 구조의 PA는 게이트를 제어하기 때문에 똑같은 비율 조건(+-50%) 에서 3dB 정도의 선형 출력 전력이 변하지만, 본 발명의 PCC 구조의 PA는 바디를 제어하기 때문에 0.3dB 정도의 선형 출력 전력이 변한다. 따라서 본 발명이 안정성 측면에서 더 유리하다.
도 10 은 도 4의 PCC 구조 차동 PA(200) 회로를 실제 제작한 칩의 마이크로사진이다. 입력 매칭부의 크기가 0.042 mm2정도로서 상당히 작다. 전체 칩 크기는 0.614 mm2이다.
도 6, 도 8, 도 9를 통해 확인할 수 있듯이, 본 발명에 따른 여러 실시예들에 따른 PCC 구조의 PA 또는 차동 PA는 다른 구조 예를 들어 MGTR 캐스코드 구조의 PA보다 안정성 측면에서 훨씬 우수하다. 위의 도 5 내지 도 9에 나타낸 여러 가지 시뮬레이션 또는 테스트 결과들은 도 4의 PCC 구조의 차동 PA(200)에 관한 것들 이지만, 그러한 선형성 및 안전성의 향상 효과는 도 2의 PCC PA(100)에 의해서도 실질적으로 동일하게 얻을 수 있다. 왜냐하면 그런 효과는 PA가 PCC 구조로 되어 있기 때문에 나타나는 것이기 때문이다.
본 발명은 효과적인 선형성 향상 기법인 동시에 제품화 및 상용화에 있어서도 매우 좋은 기술이라고 볼 수 있다. 또한 종래의 기술과 비교하였을 때, 입력 매칭부를 간소화 하면서도 다른 추가 회로 혹은 수동소자들이 필요하지 않아 면적(비용)도 작다는 장점을 가진다. 따라서 집적화 측면에서도 더욱 유리하다.
본 발명은 CMOS 공정을 이용하여 구현할 수 있다.
100: PCC 구조의 전력증폭기 110: 메인 캐스코드 증폭부
120: 보조 캐스코드 증폭부
150: 다중 보조증폭형 PCC 구조 전력증폭기
160: 메인 캐스코드 증폭부 170: 다중 보조 캐스코드 증폭부
170-1, 170-2, ..., 170-N: 보조 캐스코드 증폭부
200: PCC 구조의 차동 전력증폭기
210-1: 제1 PCC 구조 전력증폭기
210-2: 제2 PCC 구조 전력증폭기
130, 180, 210: 입력 매칭부
140, 190, 220: 출력 매칭부

Claims (13)

  1. 제1 병렬 캐스코드 구성(PCC)의 전력증폭기(PA)의 하나의 제1 입력노드와 제2 병렬 캐스코드 구성(PCC)의 전력증폭기(PA)의 하나의 제2 입력노드로 구성되는 차동 입력쌍을 제공하는 제1 병렬 캐스코드 구성(PCC)의 전력증폭기(PA);
    상기 제1 병렬 캐스코드 구성(PCC)의 전력증폭기(PA)의 하나의 제1 출력노드와 상기 제2 병렬 캐스코드 구성(PCC)의 전력증폭기(PA)의 하나의 제2 출력노드를 제공하는 제2 병렬 캐스코드 구성(PCC)의 전력증폭기(PA);
    상기 차동 입력쌍에 대한 임피던스 매칭을 제공하기 위한 입력 매칭부; 및
    상기 제1 출력노드와 상기 제2 출력노드에 연결되어, 상기 차동 입력쌍의 증폭된 출력에 대한 임피던스 매칭을 제공하기 위한 출력 매칭부를 포함하고,
    상기 제1 및 제2 병렬 캐스코드 구성(PCC)의 전력증폭기(PA) 각각은 동일하게,
    캐스코드 연결된 제1 메인 CS 증폭기와 제1 메인 CG 증폭기를 포함하며, 메인(main) 증폭 경로를 구성하는 메인 캐스코드 증폭부; 및
    캐스코드 연결된 제1 보조 CS 증폭기와 제1 보조 CG 증폭기를 포함하며, 제1 보조(auxiliary) 증폭 경로를 구성하는 제1 보조 캐스코드 증폭부를 구비하며,
    상기 제1 메인 CG 증폭기의 드레인과 상기 제1 보조 CG 증폭기의 드레인이 서로 단락되어 있고,
    상기 제1 메인 CS 증폭기의 게이트와 상기 제1 보조 CS 증폭기의 게이트가 서로 단락되어서 상기 메인 캐스코드 증폭부와 상기 제1 보조 캐스코드 증폭부는 공통된 단일의 입력노드만을 가지고,
    상기 제1 보조 CS 증폭기의 바디노드는 접지되어 있는 소스와 연결되지 않고 분리되어 상기 단일의 입력노드를 통해 인가되는 게이트 바이어스 전압(VG1)과는 관계없는 독립적인 별도의 바디 바이어스 전압(VB1_A)이 인가될 수 있고,상기 제1 메인 CS 증폭기의 바디 노드는 소스와 연결되어 접지되어 상기 메인 캐스코드 증폭부와 상기 제1 보조 캐스코드 증폭부는 서로 다른 바이어스 조건을 가지며,
    상기 제1 및 제2 병렬 캐스코드 구성(PCC)의 전력증폭기(PA)의 한 쌍의 메인 캐스코드 증폭부(MM1,MM2)는 차동 메인 캐스코드 증폭부의 형태로 제공되고,
    상기 제1 및 제2 병렬 캐스코드 구성(PCC)의 전력증폭기(PA)의 한 쌍의 보조 캐스코드 증폭부(MA1, MA2)도 차동 보조 캐스코드 증폭부의 형태로 제공되는 것을 특징으로 하는 병렬 캐스코드 구성(PCC)의 전력증폭기.
  2. 제1항에 있어서, 상기 메인 캐스코드 증폭부의 중간노드(VS2_M)와 상기 제1 보조 캐스코드 증폭부의 중간노드(VS2_A)가 서로 단락되지 않고 분리되어, 상기 제1 메인 CG 증폭기와 상기 제1 보조 CG 증폭기가 각각의 바이어스 변화에 둔감해져 독립적으로 동작할 수 있는 것을 특징으로 하는 병렬 캐스코드 구성(PCC)의 전력증폭기.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서, 상기 메인 캐스코드 증폭부의 상기 제1 메인 CS 증폭기는 class-AB로 바이어스 될 수 있고, 상기 제1 보조 캐스코드 증폭부의 상기 제1 보조 CS 증폭기는 class-B 근처에서 바이어스 될 수 있는 것을 특징으로 하는 병렬 캐스코드 구성(PCC)의 전력증폭기.
  6. 삭제
  7. 제1항에 있어서, 캐스코드 연결된 제2 보조 CS 증폭기와 제2 보조 CG 증폭기를 포함하며 제2 보조 증폭 경로를 구성하는 적어도 한 개의 제2 보조 캐스코드 증폭부를 더 포함하며, 상기 제2 보조 CS 증폭기와 상기 제2 보조 CG 증폭기는 서로 간 및 상기 메인 캐스코드 증폭부에 대하여 상기 제1 보조 캐스코드 증폭부와 동일한 연결관계를 갖고, 상기 제1 보조 캐스코드 증폭부와 상기 적어도 한 개의 제2 보조 캐스코드 증폭부는 복수 개의 보조 증폭 경로를 구성하도록 서로 연결되는 것을 특징으로 하는 병렬 캐스코드 구성(PCC)의 전력증폭기.
  8. 제7항에 있어서, 상기 제1 보조 캐스코드 증폭부의 상기 제1 보조 CS 증폭기 및 상기 적어도 한 개의 제2 보조 캐스코드 증폭부의 상기 제2 보조 CS 증폭기의 바디들은 소스와 연결되지 않고 분리되어 있어, 상기 바디들에는 서로 독립적인 별도의 바이어스 전압들이 인가될 수 있는 것을 특징으로 하는 병렬 캐스코드 구성(PCC)의 전력증폭기.
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  12. 제1항에 있어서, 상기 입력 매칭부와 상기 출력 매칭부는 단일 신호의 입출력을 차동 신호의 입출력으로 바꿔주는 BALUN(Balanced to Unbalanced) 구조의 변압기인 것을 특징으로 하는 병렬 캐스코드 구성(PCC)의 전력증폭기.
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