KR101101628B1 - 캐스코드 트랜지스터 및 피드백을 갖는 전력 증폭 시스템 및 이에 적용되는 피드백 방법 - Google Patents

캐스코드 트랜지스터 및 피드백을 갖는 전력 증폭 시스템 및 이에 적용되는 피드백 방법 Download PDF

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Abstract

캐스코드 트랜지스터의 포지티브 및 네거티브 피드백을 갖는 전력 증폭 시스템 및 포지티브 및 네거티브 피드백 방법이 개시된다. 상기 전력 증폭 시스템은, 제1 공통 소스 디바이스 및 제1 공통 게이트 디바이스를 갖는 제1 캐스코드 스테이지; 제2 공통 소스 디바이스 및 제2 공통 게이트 디바이스를 갖는 제2 캐스코드 스테이지; 상기 제1 공통 소스 디바이스에 제공되는 제1 네거티브 피드백 블록 또는 요소; 상기 제2 공통 소스 디바이스에 제공되는 제2 네거티브 피드백 요소; 상기 제1 공통 소스 디바이스의 제1 게이트 및 상기 제2 공통 소스 디바이스의 제2 드레인을 연결하는 제1 포지티브 피드백 블록 또는 요소; 및 상기 제2 공통 소스 디바이스의 제2 게이트 및 상기 제1 공통 소스 디바이스의 제1 드레인을 연결하는 제2 포지티브 피드백 블록 요소를 포함할 수 있다.

Description

캐스코드 트랜지스터 및 피드백을 갖는 전력 증폭 시스템 및 이에 적용되는 피드백 방법{SYSTEMS AND METHODS FOR POSITIVE AND NEGATIVE FEEDBACK OF CASCODE TRANSISTORS FOR A POWER AMPLIFIER}
본 발명은 일반적으로 전력 증폭기에 관한 것으로, 더욱 상세하게는 캐스코드 트랜지스터의 포지티브 및 네거티브 피드백(positive and negative feedback: 정궤환 및 부궤환)에 관한 것이다.
모바일 애플리케이션용 선형 전력 증폭기의 설계는 높은 이득 및 선형성을 동시에 요구한다. 그러나, 이득과 선형성 특성은 상호 트레이드 오프(trade-off) 관계를 갖는다. 하나의 특성을 향상시키는 것은 다른 하나의 특성을 저하시킴으로써 얻을 수 있다. 따라서, 파라미터의 제한된 설계 범위는 높은 출력 전력 및 높은 선형성을 위한 만족스러운 전력 증폭기 설계를 불가능하게 한다. 그러므로, 설계 파라미터의 범위를 확장하는 것은 전력 증폭기 설계자에게 이점을 제공할 수 있다.
도 1은 단순 스택 구조의 두 트랜지스터(101, 102)를 갖는 캐스코드 전력 증폭기를 도시한다. 소스 디제너레이션(degeneration, 즉 네거티브 피드백)(106)은 네거티브 피드백 경로를 제공하는 널리 사용되는 선형화 기술이다. 즉, 캐스코드 트랜지스터들을 통해 높은 전류가 흐를 때, 높은 전압이 디제너레이션 요소(106)에 발생되고, 공통 소스 트랜지스터(101)의 게이트 소스 전압이 감소되어 다시 전류를 감소시킨다. 그러나, 이 기술은 전력 증폭기의 이득 특성을 저하시킨다. 전력 증폭기의 이득은 중요한 특성이므로 과도한 피드백은 바람직하지 못하다.
본 발명은, 이득 및 선형성을 동시 향상시킬 수 있는 피드백을 갖는 전력 증폭 시스템을 제공하는 것을 해결하고자 하는 기술적 과제로 한다.
또한, 본 발명은, 전력 증폭 시스템의 이득 및 선형성을 동시에 향상시킬 수 있는 피드백 방법을 제공하는 것을 해결하고자 하는 기술적 과제로 한다.
본 발명의 일실시형태에 따르면, 전력 증폭 시스템이 제공된다. 상기 전력 증폭 시스템은, 제1 공통 소스 디바이스 및 제1 공통 게이트 디바이스를 갖는 제1 캐스코드 스테이지; 제2 공통 소스 디바이스 및 제2 공통 게이트 디바이스를 갖는 제2 캐스코드 스테이지; 상기 제1 공통 소스 디바이스에 제공되는 제1 네거티브 피드백 블록 또는 요소; 상기 제2 공통 소스 디바이스에 제공되는 제2 네거티브 피드백 요소; 상기 제1 공통 소스 디바이스의 제1 게이트 및 상기 제2 공통 소스 디바이스의 제2 드레인을 연결하는 제1 포지티브 피드백 블록 또는 요소; 및 상기 제2 공통 소스 디바이스의 제2 게이트 및 상기 제1 공통 소스 디바이스의 제1 드레인을 연결하는 제2 포지티브 피드백 블록 요소를 포함할 수 있다.
본 발명의 다른 실시형태에 따르면 전력 증폭 시스템용 피드백 방법이 제공된다. 상기 방법은, 제1 공통 소스 디바이스와 제1 공통 게이트 디바이스를 캐스코딩하여 제1 캐스코드 스테이지를 제공하는 단계; 제2 공통 소스 디바이스와 제2 공통 게이트 디바이스를 캐스코딩하여 제2 캐스코드 스테이지를 제공하는 단계; 상기 제1 공통 소스 디바이스에 연결된 제1 네거티브 피드백 블록 또는 요소를 통해 상기 제1 캐스코드 스테이지에 제1 네거티브 피드백을 제공하는 단계; 상기 제2 공통 소스 디바이스에 연결된 제2 네거티브 피드백 블록 또는 요소를 통해 상기 제2 캐스코드 스테이지에 제2 네거티브 피드백을 제공하는 단계; 제1 포지티브 피드백 블록 또는 요소를 통해 상기 제1 공통 소스 디바이스의 제1 게이트와 상기 제2 공통 소스 디바이스의 제2 드레인을 연결하여 제1 포지티브 피드백을 제공하는 단계; 및 제2 포지티브 피드백 블록 또는 요소를 통해 상기 제2 공통 소스 디바이스의 제2 게이트와 상기 제1 공통 소스 디바이스의 제1 드레인을 연결하여 제2 포지티브 피드백을 제공하는 단계를 포함할 수 있다.
본 발명에 따르면, 네거티브 피드백과 포지티브 피드백을 이용함으로써 전력 증폭 시스템이 양호한 선형성과 높은 이득을 갖도록 넓은 설계 범위를 허용하게 할 수 있다. 즉, 본 발명에 따르면, 전력 증폭 시스템에 적용된 포지티브 피드백에 의해 발생할 수 있는 불안정성은 네거티브 피드백에 의해 상쇄될 수 있으며, 네거티브 피드백에 의한 낮은 이득은 포지티브 피드백에 의해 개선될 수 있다.
도 1은 네거티브 피드백을 갖는 전형적인 전력 증폭기를 도시한 도면.
도 2는 본 발명의 일실시형태에 따른 차동 토폴로지 및 포지티브와 네거티브 피드백을 갖는 전력 증폭 시스템을 도시한 도면.
도 3은 본 발명의 일실시형태에 따른 네거티브 피드백 블록을 구현하는데 사용될 수 있는 요소들을 예를 도시한 도면.
도 4는 본 발명의 일실시형태에 따른 포지티브 피드백 블록을 구현하는데 사용될 수 있는 요소들의 예를 도시한 도면.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세하게 기술할 것이다. 이하의 설명에서 본 발명의 모든 실시형태가 개시되는 것은 아니다. 본 발명은 매우 다양한 형태로 구현될 수 있으며, 여기에 개시되는 실시형태에 한정되는 것으로 해석되어서는 안 된다. 본 실시형태들은 출원을 위한 법적 요건들을 충족시키기 위해 제공되는 것이다. 동일한 구성요소에는 전체적으로 동일한 참조부호가 사용된다.
도 2는 본 발명의 일실시형태에 따른 차동 토폴로지 및 포지티브와 네거티브 피드백을 갖는 전력 증폭 시스템을 도시한 도면이다. 도 2에서, 전력 증폭 시스템은, 제1 캐스코드 스테이지 및 제2 캐스코드 스테이지를 포함할 수 있다. 상기 제1 캐스코드 스테이지는 공통 소스 디바이스(공통 소스 트랜지스터)(201) 및 공통 게이트 디바이스(공통 게이트 트랜지스터)(203)를 포함할 수 있다. 유사하게, 상기 제2 캐스코드 스테이지는 공통 소스 디바이스(202)와 공통 게이트 디바이스(204)를 포함할 수 있다. 본 발명의 일실시형태에서, 상기 제1 및 제2 캐스코드 스테이지는 캐스코드 배치 구조를 갖는다. 각 공통 게이트 디바이스(203, 204)의 드레인은 RF 초크(206, 207)을 통해 바이어스 소스(205)에 연결될 수 있다. 차동 시스템 입력은 각 공통 소스 디바이스(201, 202)의 게이트에 입력될 수 있다. 각 공통 소스 디바이스(201, 202)의 출력은 각각의 드레인에 의해 공통 게이트 디바이스(203, 204)로 제공될 수 있다. 더욱 상세하게, 각 공통 게이트 디바이스(203, 204)의 소스는 각 공통 소스 디바이스(201, 202)의 출력을 수신하는 입력이 될 수 있다. 각 공통 게이트 디바이스(203, 204)의 출력은 출력 매칭 및 발룬 블록(208)에 제공된다. 특히, 블록(208)은 각 공통 게이트 디바이스(203, 204)로부터의 밸런스 출력을 시스템 출력인 단일 종단 언밸런스 출력 신호로 변환하는 발룬으로서 동작할 수 있다. 더하여, 본 발명의 일실시형태에 따르면, 블록(208)은 필요에 따라 스테이지 사이의 임피던스 매칭을 위해 제공될 수 있다.
도 2에서, 높은 선형 특성을 제공하기 위해 제1 캐스코드 디바이스(201)에 제1 소스 네거티브 피드백 블록 또는 요소(211)가 제공되고, 제2 캐스코드 디바이스(202)에 제2 소스 네거티브 피드백 블록 또는 요소(212)가 제공됨으로써, 차동 구조가 형성될 수 있다. 더하여, 포지티브 피드백 블록 또는 요소(209, 210)('신호 포워드 블록 또는 요소'로 칭하기도 함)가 사용될 수 있다. 더욱 상세하게, 제1 포지티브 피드백 블록 또는 요소(신호 포워드 요소)(209)는 공통 소스 디바이스(201)의 드레인(출력) 및 공통 소스 디바이스(202)의 게이트(입력)를 연결할 수 있다. 유사하게, 제2 포지티브 피드백 블록 또는 요소(210)는 공통 소스 디바이스(202)의 드레인(출력)과 공통 소스 디바이스(201)의 게이트(입력)를 연결할 수 있다. 따라서, 각 캐스코드 디바이스(201, 204, 202, 204)에는 두 개의 피드백 메커니즘이 적용될 수 있다- 첫째로, 각 소스들로부터 네거티브 피드백 블록 또는 요소(211, 212)에 의한 네거티브 피드백이 적용되고, 둘째로, 교차 결합(cross-coupling)을 통해 각 게이트로부터 포지티브 피드백 블록(209, 210)에 의한 포지티브 피드백이 적용된다.
각 블록 또는 요소(209, 210, 211, 212)에 의해 제공되는 포지티브 피드백 및 네거티브 피드백의 피드백 양은 피드백 요소의 값에 의해 제어될 수 있다. 도 3은 본 발명의 일실시형태에 따른 네거티브 피드백 블록을 구현하는데 사용될 수 있는 요소들을 예를 도시한 도면이다. 도 3에 도시된 바와 같이, 블록 또는 요소(211, 212) 중 하나와 같은 네거티브 피드백 블록 또는 요소는 유도성 요소(301)(예를 들어, 인덕터) 또는 저항성 요소(302)(예를 들어, 저항) 또는 유도성 요소(303)와 저항성 요소(304)의 병렬 또는 직렬(미도시) 연결에 의한 결합을 이용하여 구현될 수 있다.
도 4는 본 발명의 일실시형태에 따른 포지티브 피드백 블록을 구현하는데 사용될 수 있는 요소들의 예를 도시한 도면이다. 도 4에 도시된 바와 같이, 블록 또는 요소(209, 210) 중 하나와 같은 포지티브 피드백 블록 또는 요소는, 액티브 요소(405), 용량성 요소(406)(예를 들어, 캐패시터), 또는 액티브 요소(407)와 용량성 요소(408)의 병렬 또는 직렬(미도시) 연결에 의한 결합을 이용하여 구현될 수 있다. 본 발명의 일실시형태에서, 액티브 요소(405, 407)는 소스, 게이트 및 드레인을 갖는 전계 효과 트랜지스터(FET)와 같은 트랜지스터를 이용하여 구현될 수 있다. 트랜지스터의 소스 및 드레인은 포지티브 피드백 블록 또는 요소의 연결단으로 사용될 수 있으며, 트랜지스터의 게이트는 바이어스될 수 있다. 본 발명의 일실시형태에서, 액티브 요소(405, 407)는 스위치 요소로 동작하거나 스위치 요소를 포함할 수 있다.
네거티브 피드백과 포지티브 피드백은 양호한 선형성과 높은 이득을 가능하게 하는 넓은 설계 범위를 허용할 수 있다. 포지티브 피드백에 의해 발생할 수 있는 불안정성은 네거티브 피드백에 의해 상쇄될 수 있으며, 네거티브 피드백에 의한 낮은 이득은 포지티브 피드백에 의해 개선될 수 있다. 희망하는 동작을 위한 조정성을 상실하지 않도록 두 가지 피드백 사이에 최적의 균형이 이루어질 수 있어야 한다.
전술한 설명 및 첨부 도면에 개시된 기술을 이용하여 본 발명의 속하는 기술 분야에서 통상의 기술을 가진 자는 본 발명의 많은 변형예와 다른 실시형태들을 도출해 낼 수 있을 것이다. 따라서, 본 발명은 개시된 실시형태에 한정되는 것이 아니며, 본 발명의 변형예 및 다른 실시형태들은 이하 기재되는 특허 청구 범위 내에 포함되는 것으로 간주되어야 한다. 본 명세서에서 특정 용어들이 사용되었으나, 이는 일반적이고 설명을 위한 의미로 사용되었을 뿐이며 본 발명을 한정하기 위한 것이 아니다.
201, 202: 공통 소스 디바이스(공통 소스 트랜지스터)
203, 204: 공통 게이트 디바이스(공통 게이트 트랜지스터)
205: 바이어스 소스 206, 207 RF 초크
208: 출력 매칭 및 발룬
209, 210: 포지티브 피드백 블록 또는 요소
211, 212: 네거티브 피드백 블록 또는 요소

Claims (20)

  1. 제1 공통 소스 디바이스 및 제1 공통 게이트 디바이스를 포함하는 제1 캐스코드 스테이지;
    제2 공통 소스 디바이스 및 제2 공통 게이트 디바이스를 포함하는 제2 캐스코드 스테이지;
    상기 제1 공통 소스 디바이스에 제공되는 제1 네거티브 피드백 블록 또는 요소;
    상기 제2 공통 소스 디바이스에 제공되는 제2 네거티브 피드백 블록 또는 요소;
    상기 제1 공통 소스 디바이스의 제1 게이트와 상기 제2 공통 소스 디바이스의 제2 드레인을 연결하는 제1 포지티브 피드백 블록 또는 요소; 및
    상기 제2 공통 소스 디바이스의 제2 게이트와 상기 제1 공통 소스 디바이스의 제1 드레인을 연결하는 제2 포지티브 피드백 블록 또는 요소
    를 포함하는 전력 증폭 시스템.
  2. 제1항에 있어서,
    상기 제1 및 제2 네거티브 피드백 블록 또는 요소는 각각 적어도 하나의 유도성 요소 또는 저항성 요소를 포함하는 것을 특징으로 하는 전력 증폭 시스템.
  3. 제2항에 있어서,
    상기 제1 및 제2 네거티브 피드백 블록 또는 요소는 각각 적어도 하나의 저항성 요소에 병렬 연결된 적어도 하나의 유도성 요소를 포함하는 것을 특징으로 하는 전력 증폭 시스템.
  4. 제1항에 있어서,
    상기 제1 및 제2 포지티브 피드백 블록 또는 요소는 각각 적어도 하나의 용량성 요소 또는 액티브 디바이스를 포함하는 것을 특징으로 하는 전력 증폭 시스템.
  5. 제4항에 있어서,
    상기 제1 및 제2 포지티브 피드백 블록 또는 요소는 각각 적어도 하나의 액티브 디바이스에 병렬 연결된 적어도 하나의 용량성 요소를 포함하는 것을 특징으로 하는 전력 증폭 시스템.
  6. 제4항에 있어서,
    상기 적어도 하나의 액티브 디바이스는 적어도 하나의 트랜지스터 또는 스위치 요소를 포함하는 것을 특징으로 하는 전력 증폭 시스템.
  7. 제1항에 있어서,
    시스템 차동 입력쌍 각각이 상기 제1 공통 소스 디바이스의 제1 게이트 및 상기 제2 공통 소스 디바이스의 제2 게이트에 의해 수신되고, 상기 제1 공통 게이트 디바이스의 제1 드레인 및 상기 제2 공통 게이트 디바이스의 제2 드레인은 차동 출력을 제공하는 것을 특징으로 하는 전력 증폭 시스템.
  8. 제7항에 있어서,
    상기 제1 및 제2 드레인은 바이어스 소스에 연결된 것을 특징으로 하는 전력 증폭 시스템.
  9. 제7항에 있어서,
    상기 차동 출력을 시스템 출력이 되는 단일 종단 신호로 변환하는 발룬을 더 포함하는 것을 특징으로 하는 전력 증폭 시스템.
  10. 제1항에 있어서,
    상기 제1 네거티브 피드백 블록 또는 요소는 상기 제1 공통 소스 디바이스의 제1 소스 및 접지 사이에 연결되고, 상기 제2 네거티브 피드백 블록 또는 요소는 상기 제2 공통 소스 디바이스의 제2 소스와 접지 사이에 연결된 것을 특징으로 하는 전력 증폭 시스템.
  11. 제1 공통 소스 디바이스와 제1 공통 게이트 디바이스를 캐스코딩하여 제1 캐스코드 스테이지를 제공하는 단계;
    제2 공통 소스 디바이스와 제2 공통 게이트 디바이스를 캐스코딩하여 제2 캐스코드 스테이지를 제공하는 단계;
    상기 제1 공통 소스 디바이스에 연결된 제1 네거티브 피드백 블록 또는 요소를 통해 상기 제1 캐스코드 스테이지에 제1 네거티브 피드백을 제공하는 단계;
    상기 제2 공통 소스 디바이스에 연결된 제2 네거티브 피드백 블록 또는 요소를 통해 상기 제2 캐스코드 스테이지에 제2 네거티브 피드백을 제공하는 단계;
    제1 포지티브 피드백 블록 또는 요소를 통해 상기 제1 공통 소스 디바이스의 제1 게이트와 상기 제2 공통 소스 디바이스의 제2 드레인을 연결하여 제1 포지티브 피드백을 제공하는 단계; 및
    제2 포지티브 피드백 블록 또는 요소를 통해 상기 제2 공통 소스 디바이스의 제2 게이트와 상기 제1 공통 소스 디바이스의 제1 드레인을 연결하여 제2 포지티브 피드백을 제공하는 단계
    를 포함하는 전력 증폭 시스템의 피드백 방법.
  12. 제11항에 있어서,
    상기 제1 및 제2 네거티브 피드백 블록 또는 요소는 각각 적어도 하나의 유도성 요소 또는 저항성 요소를 포함하는 것을 특징으로 하는 전력 증폭 시스템의 피드백 방법.
  13. 제12항에 있어서,
    상기 제1 및 제2 네거티브 피드백 블록 또는 요소는 각각 적어도 하나의 저항성 요소에 병렬 연결된 적어도 하나의 유도성 요소를 포함하는 것을 특징으로 하는 전력 증폭 시스템의 피드백 방법.
  14. 제11항에 있어서,
    상기 제1 및 제2 포지티브 피드백 블록 또는 요소는 각각 적어도 하나의 용량성 요소 또는 액티브 디바이스를 포함하는 것을 특징으로 하는 전력 증폭 시스템의 피드백 방법.
  15. 제14항에 있어서,
    상기 제1 및 제2 포지티브 피드백 블록 또는 요소는 각각 적어도 하나의 액티브 디바이스에 병렬 연결된 적어도 하나의 용량성 요소를 포함하는 것을 특징으로 하는 전력 증폭 시스템의 피드백 방법.
  16. 제14항에 있어서,
    상기 적어도 하나의 액티브 디바이스는 적어도 하나의 트랜지스터 또는 스위치 요소를 포함하는 것을 특징으로 하는 전력 증폭 시스템의 피드백 방법.
  17. 제11항에 있어서,
    상기 제1 공통 소스 디바이스의 제1 게이트 및 상기 제2 공통 소스 디바이스의 제2 게이트에 의해 시스템 차동 입력쌍 각각을 수신하는 단계; 및
    상기 제1 공통 게이트 디바이스의 제1 드레인 및 상기 제2 공통 게이트 디바이스의 제2 드레인에서 차동 출력을 제공하는 단계를 더 포함하는 것을 특징으로 하는 전력 증폭 시스템의 피드백 방법.
  18. 제17항에 있어서,
    상기 제1 및 제2 드레인은 바이어스 소스에 연결하는 단계를 더 포함하는 것을 특징으로 하는 전력 증폭 시스템의 피드백 방법.
  19. 제17항에 있어서,
    상기 차동 출력을, 발룬을 통해 시스템 출력이 되는 단일 종단 신호로 변환하는 단계를 더 포함하는 것을 특징으로 하는 전력 증폭 시스템의 피드백 방법.
  20. 제11항에 있어서,
    상기 제1 네거티브 피드백 블록 또는 요소는 상기 제1 공통 소스 디바이스의 제1 소스 및 접지 사이에 연결되고, 상기 제2 네거티브 피드백 블록 또는 요소는 상기 제2 공통 소스 디바이스의 제2 소스와 접지 사이에 연결된 것을 특징으로 하는 전력 증폭 피드백 방법.
KR1020100110928A 2010-03-12 2010-11-09 캐스코드 트랜지스터 및 피드백을 갖는 전력 증폭 시스템 및 이에 적용되는 피드백 방법 KR101101628B1 (ko)

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