KR102570500B1 - 차동 증폭기 트랜지스터의 기판 가상 접지를 이용한 안정화 기술 - Google Patents

차동 증폭기 트랜지스터의 기판 가상 접지를 이용한 안정화 기술 Download PDF

Info

Publication number
KR102570500B1
KR102570500B1 KR1020210051347A KR20210051347A KR102570500B1 KR 102570500 B1 KR102570500 B1 KR 102570500B1 KR 1020210051347 A KR1020210051347 A KR 1020210051347A KR 20210051347 A KR20210051347 A KR 20210051347A KR 102570500 B1 KR102570500 B1 KR 102570500B1
Authority
KR
South Korea
Prior art keywords
transistor
electrically connected
terminal
transistors
amplifier
Prior art date
Application number
KR1020210051347A
Other languages
English (en)
Other versions
KR20220144696A (ko
Inventor
김철영
최한웅
Original Assignee
알에프피아 주식회사
충남대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 알에프피아 주식회사, 충남대학교산학협력단 filed Critical 알에프피아 주식회사
Priority to KR1020210051347A priority Critical patent/KR102570500B1/ko
Publication of KR20220144696A publication Critical patent/KR20220144696A/ko
Application granted granted Critical
Publication of KR102570500B1 publication Critical patent/KR102570500B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
    • H03F1/223—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with MOSFET's
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H03F1/301—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in MOSFET amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/537—A transformer being used as coupling element between two amplifying stages

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

안정성(Stability) 향상을 위하여 트랜지스터의 바디를 가상 그라운드로 연결한 차동 증폭기가 개시된다. 일 실시예에 따른 차동 증폭기는 게이트단은 입력부의 제 1 출력단과 전기적으로 연결되어 제 1 입력 신호를 수신하며 소스단은 그라운드와 전기적으로 연결되는 제 1 트랜지스터; 게이트단은 입력부의 제 2 출력단과 전기적으로 연결되어 제 2 입력 신호를 수신하며 소스단은 그라운드와 전기적으로 연결되는 제 2 트랜지스터; 소스단은 제 1 트랜지스터의 드레인단과 전기적으로 연결되며 드레인단은 출력부의 제 1 입력단과 전기적으로 연결된 제 3 트랜지스터; 및 소스단은 제 2 트랜지스터의 드레인단과 전기적으로 연결되며 드레인단은 출력부의 제 2 입력단과 전기적으로 연결된 제 4 트랜지스터를 포함하며, 제 3 트랜지스터의 바디(body)와 제 4 트랜지스터의 바디는 전기적으로 연결될 수 있다.

Description

차동 증폭기 트랜지스터의 기판 가상 접지를 이용한 안정화 기술{Stabilization technology using the virtual ground of the substrate of the differential amplifier transistor}
차동 증폭기에 대한 기술로서 특히, 안정성(Stability) 향상을 위하여 트랜지스터의 바디를 가상 접지로 연결한 차동 증폭기에 관한 것이다.
종래의 증폭기는 안정성 향상을 위해 트랜지스터의 소스단(Source)에 변성 인덕터(Degeneration inductor)를 사용하여 음성 피드백(negative feedback)을 발생시키거나 드레인단(Drain)과 게이트단(Gate) 사이에 RC feedback을 발생시키는 방식을 사용하였다. 대한민국 공개특허 제10-2006-0061628의 경우, 저항과 캐패시터가 병렬로 구성된 안정화 회로를 이용하여 이득 안정도를 증가시키는 방법을 개시하고 있다.
그러나, 이러한 방식의 경우, 전압 출력 범위를 제한하여 상당한 이득 열화와 선형성 열화를 초래한다.
차동 증폭기 내 트랜지스터의 바디를 서로 전기적으로 연결하여 가상접지(Virtual ground)를 형성시켜 문턱 전압(Threshold voltage)를 안정시킴으로써 높은 안정성을 가지는 차동 증폭기를 제공하는 것을 목적이 있다.
일 양상에 따르면, 차동 증폭기는 게이트단은 입력부의 제 1 출력단과 전기적으로 연결되어 제 1 입력 신호를 수신하며 소스단은 그라운드와 전기적으로 연결되는 제 1 트랜지스터; 게이트단은 입력부의 제 2 출력단과 전기적으로 연결되어 제 2 입력 신호를 수신하며 소스단은 그라운드와 전기적으로 연결되는 제 2 트랜지스터; 소스단은 제 1 트랜지스터의 드레인단과 전기적으로 연결되며 드레인단은 출력부의 제 1 입력단과 전기적으로 연결된 제 3 트랜지스터; 및 소스단은 제 2 트랜지스터의 드레인단과 전기적으로 연결되며 드레인단은 출력부의 제 2 입력단과 전기적으로 연결된 제 4 트랜지스터를 포함하며, 제 3 트랜지스터의 바디(body)와 제 4 트랜지스터의 바디는 접지되지 않은 상태로 서로 전기적으로 연결될 수 있다.
제 1 입력 신호와 제 2 입력 신호는 서로 위상이 반대일 수 있다.
입력단은 위상 분리기(phase splitter)를 포함하며, 위상 분리기는 외부 입력 신호를 수신하여 서로 위상이 반대인 제 1 입력 신호와 제 2 입력 신호를 생성하여 각각 제 1 출력단과 제 2 출력단으로 전송할 수 있다.
위상 분리기는 중심탭 변압기(center-tapped transformer)일 수 있다.
제 3 트랜지스터의 바디와 제 4 트랜지스터의 바디는 소정 저항값을 가지는 저항을 이용하여 전기적으로 연결될 수 있다.
제 3 트랜지스터와 제 4 트랜지스터의 이득(gain) 및 안정성(stability)은 저항의 저항값에 따라 조절될 수 있다.
제 3 트랜지스터와 제 4 트랜지스터의 이득은 저항의 저항값에 비례하며, 제 3 트랜지스터와 제 4 트랜지스터의 안정성은 저항의 저항값에 반비례할 수 있다.
출력부는 푸시-풀 변압기(push-pull transformer)일 수 있다.
제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터 및 제 4 트랜지스터는 MOSFET(Metal-oxide-semiconductor field effect transistor)일 수 있다.
일 양상에 따르면, 차동 증폭기는 두 개의 트랜지스터를 포함하며, 두 개의 트랜지스터는 서로 위상이 반전된 두 개의 입력 신호를 각각 수신하여 증폭된 신호를 각각 출력하는 공통 소스 증폭부; 및 두 개의 트랜지스터를 포함하며, 두 개의 트랜지스터는 공통 소스 증폭부에서 출력되는 두 개의 신호를 각각 입력 받아 증폭된 신호를 각각 출력하는 공통 게이트 증폭부를 포함하며, 공통 게이트 증폭부에 포함된 두 개의 트랜지스터의 바디(body)는 접지되지 않은 상태로 서로 전기적으로 연결될 수 있다.
공통 소스 증폭부에 포함된 두 개의 트랜지스터 각각은 공통 게이트 증폭부에 포함된 두 개의 트랜지스터와 각각 캐스코드(cascode) 방식으로 연결될 수 있다.
차동 증폭기 내 트랜지스터의 바디를 서로 전기적으로 연결하여 가상 그라운드를 형성시켜 문턱 전압을 안정시킴으로써 차동 증폭기의 안정성을 높힐 수 있다.
도 1은 일 실시예에 차동 증폭기의 구조를 나타낸 도면이다.
도 2는 일 실시예에 따른 트랜지스터의 구조를 나타낸 도면이다.
도 3은 일 실시예에 따른 차동 증폭기의 성능을 설명하기 위한 도면이다.
도 4는 일 실시예에 따른 차동 증폭기의 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세하게 설명한다. 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로, 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하, 차동 증폭기의 실시예들을 도면들을 참고하여 자세히 설명한다.
도 1은 일 실시예에 차동 증폭기의 구조를 나타낸 도면이다.
일 실시예에 따르면, 차동 증폭기(100)는 서로 위상이 반전된 입력 신호를 증폭하기 위한 두 개의 캐스코드(cascode) 증폭기를 포함하는 차동 캐스코드 증폭기일 수 있다.
일 예에 따르면, 캐스코드 증폭기는 두 개의 MOSFET(Metal-oxide-semiconductor field effect transistor)을 포함할 수 있으며, 각각의 MOSFET은 공통 소스 증폭기 및 공통 게이트 증폭기로 동작할 수 있다. 예를 들어, MOSFET을 이용한 캐스코드 증폭기는 공통 소스 증폭기와 공통 게이트 증폭기를 연결하여 구성된 증폭기일 수 있다.
일 예를 들어, 캐스코드 증폭기는 공통 소스 증폭기의 게이트단을 통하여 입력 신호를 수신할 수 있으며, 공통 소스 증폭기의 드레인단은 공통 게이트 증폭기의 소스단과 전기적으로 연결될 수 있다. 이때, 공통 소스 증폭기의 소스단은 그라운드에 전기적으로 연결될 수 있으며, 공통 게이트 증폭기의 게이트단은 그라운드에 전기적으로 연결되거나 소정의 바이어스(bias) 전압에 전기적으로 연결될 수 있다.
일 예에 따르면, 위상이 반전된 두 개의 입력 신호는 각각 캐스코드 증폭기를 통하여 증폭될 수 있으며, 증폭된 두 개의 신호는 푸시-풀 변압기(push-pull transformer)(120)에 의해서 하나의 신호로 출력될 수 있다.
일 예에 따르면, 두 개의 입력 신호는 위상 분리기(phase splitter)(110)에 의해 외부에서 입력된 하나의 신호를 위상이 서로 반전된 두 개의 신호로 분리한 신호일 수 있다.
일 실시예에 따르면, 차동 증폭기(100)는 게이트단은 입력부(110)의 제 1 출력단과 전기적으로 연결되어 제 1 입력 신호를 수신하며 소스단은 그라운드와 전기적으로 연결되는 제 1 트랜지스터(M1), 게이트단은 입력부(110)의 제 2 출력단과 전기적으로 연결되어 제 2 입력 신호를 수신하며 소스단은 그라운드와 전기적으로 연결되는 제 2 트랜지스터(M2), 소스단은 제 1 트랜지스터의 드레인단과 전기적으로 연결되며 드레인단은 출력부(120)의 제 1 입력단과 전기적으로 연결된 제 3 트랜지스터(M3) 및 소스단은 제 2 트랜지스터의 드레인단과 전기적으로 연결되며 드레인단은 출력부(120)의 제 2 입력단과 전기적으로 연결된 제 4 트랜지스터(M4)를 포함할 수 있다.
일 실시예에 따르면, 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터 및 제 4 트랜지스터는 MOSFET(Metal-oxide-semiconductor field effect transistor)일 수 있다.
일 예에 따르면, 캐스코드 증폭기를 구성하는 하나의 트랜지스터는 공통 소스 트랜지스터일 수 있으며, 다른 하나의 트랜지스터는 공통 게이트 트랜지스터일 수 있다. 일 예로, 도 1의 제 1 트랜지스터(M1)는 공통 소스 트랜지스터로 동작하며, 제 3 트랜지스터(M3)는 공통 게이트 트랜지스터로 동작할 수 있다.
일 예에 따르면, 제 1 트랜지스터(M1)를 구동하기 위한 전압은 제 1 트랜지스터(M1)의 게이트단을 통하여 위상 분리기로 동작하는 중심탭 변압기(center-tapped transformer)(110)에 연결된 전압(VG)으로부터 공급받을 수 있다. 일 예로, 전압(VG)은 제 1 트랜지스터(M1)의 문턱 전압 이상의 특정 전압값을 가질 수 있다.
일 예에 따르면, 제 1 트랜지스터(M1)의 드레인단은 제 3 트랜지스터(M3)의 소스단과 전기적으로 연결될 수 있으며, 제 3 트랜지스터(M3)의 드레인단은 출력 신호를 전송할 수 있다.
일 예에 따르면, 제 3 트랜지스터(M3)의 게이트단은 그라운드와 전기적으로 연결되거나 또는 소정 전압(VCG)과 전기적으로 연결되어 전압을 공급받을 수 있다. 일 예로, 전압(VCG)은 제 3 트랜지스터(M3)의 문턱 전압 이상의 특정 전압값을 가질 수 있다.
일 예에 따르면, 제 1 트랜지스터(M1)와 제 2 트랜지스터(M2)는 서로 위상이 반대인 제 1 입력 신호와 제 2 입력 신호를 각각 수신할 수 있다. 이때, 위상이 반대인 두 개의 입력 신호는 위상 분리기(phase splitter)를 이용하여 생성할 수 있다.
일 예를 들어, 입력단은 위상 분리기를 포함할 수 있으며, 위상 분리기는 외부 입력 신호를 수신하여 서로 위상이 반대인 제 1 입력 신호와 제 2 입력 신호를 생성하여 각각 제 1 출력단과 제 2 출력단으로 전송할 수 있다. 일 예에 따르면, 위상 분리기는 중심탭 변압기(center-tapped transformer)일 수 있다.
일 예에 따르면, 캐스코드 증폭기에서 공통 게이트 증폭기는 공통 소스 증폭기의 출력 저항을 증가시켜 전체적인 이득(gain)을 증가시킬 수 있다. 또한, 공통 게이트 증폭기의 바디의 전압이 증가하면 문턱 전압(Threshold voltage)가 낮아져 추가적인 이득을 얻을 수 있다. 그러나, 공통 게이트 증폭기의 바디 전압은 소스단과 바디 간 및 드레인단과 바디 간의 기생 커패시터(capacitor)의 영향을 받아 회로 동작 시 변화할 수 있으며, 이는 회로의 안정성을 저하할 수 있다. 이러한 문제를 해결하기 위한 일 예로, 서로 위상이 반대인 차동 증폭기 사이의 바디를 서로 전기적으로 연결하여 가상 그라운드를 형성하는 경우, 바디 전압을 안정화시킬 수 있다.
일 예에 따르면, MOSFET은 도 2에서 나타나는 바와 같이 소스단, 게이트단 및 드레인단과 함께 바디를 포함하는 4단자 소자일 수 있다. 일 예로, 차동 증폭기에서 위상이 서로 반전된 두 개의 신호를 각각 증폭하는 MOSFET의 바디를 서로 전기적으로 연결하는 경우, 가상 그라운드를 형성할 수 있다.
일 실시예에 따르면, 제 3 트랜지스터의 바디(body)와 제 4 트랜지스터의 바디는 전기적으로 연결되어 가상 그라운드를 형성할 수 있다.
도 1을 참조하면, 공통 게이트 증폭기로 동작하는 제 3 트랜지스터(M3) 및 제 4 트랜지스터(M4)의 바디를 전기적으로 연결되며, 이를 통해 가상 그라운드를 형성할 수 있다.
일 예로, 제 3 트랜지스터의 바디와 제 4 트랜지스터의 바디는 소정 저항값을 가지는 저항을 이용하여 전기적으로 연결될 수 있다. 이때, 제 3 트랜지스터와 제 4 트랜지스터의 이득(gain) 및 안정성(stability)은 저항의 저항값에 따라 조절될 수 있다.
일 예로, 제 3 트랜지스터와 제 4 트랜지스터의 이득 및 안정성은 가상 그라운드를 형성하는 저항의 저항값에 따라 트레이드-오프 관계에 있을 수 있다. 일 예를 들어, 제 3 트랜지스터와 제 4 트랜지스터의 이득은 저항의 저항값에 비례할 수 있으며, 제 3 트랜지스터와 제 4 트랜지스터의 안정성은 저항의 저항값에 반비례할 수 있다.
이에 따라, 제 3 트랜지스터와 제 4 트랜지스터의 이득을 증가시키는 경우 안정성은 감소되며, 이득을 감소시키는 경우 안정성은 증가될 수 있다.
도 3은 일 실시예에 따라 제 3 트랜지스터의 바디와 제 4 트랜지스터의 바디를 가상 그라운드로 연결하는 경우 차동 증폭기의 이득 및 안정성의 변화를 나타낸다. 도 3(a)를 참조하면, 제 3 트랜지스터의 바디와 제 4 트랜지스터의 바디를 가상 그라운드로 연결하는 경우 차동 증폭기의 이득이 감소하는 것을 확인할 수 있다. 반면, 도 3(b)에서 나타나는 바와 같이, 제 3 트랜지스터의 바디와 제 4 트랜지스터의 바디를 가상 그라운드로 연결하지 않는 경우 120GHz 주변에서 stable factor K가 1 이하로 떨어져 조건부 안정(conditionally stable) 상태가 된다. 반면, 가상 그라운드를 연결하는 경우 stable factor K가 1보다 커지면서 무조건 안정(unconditionally stable) 상태가 되는 것을 알 수 있다.
일 예에 따르면, 제 3 트랜지스터의 바디와 제 4 트랜지스터의 바디 간 가상 그라운드를 형성하는데 사용되는 저항의 저항 값을 조절함으로써 stable factor K가 1 이상이 되는 지점에서 최대의 이득이 발생할 수 있도록 제어할 수 있다.
일 실시예에 따르면, 출력부(120)는 푸시-풀 변압기(push-pull transformer)일 수 있다. 일 예로, 출력부(120)는 차동 캐스코드 증폭기를 거쳐 증폭된 출력 신호를 하나의 출력 신호로 변환하여 출력할 수 있다. 일 예를 들어, 서로 위상이 반전된 입력 신호를 증폭 시키는 트랜지스터(M3)와 트랜지스터(M4)에서 출력된 신호는 출력부(120)로 입력되며, 두 출력 신호는 출력부(120)를 통하여 하나의 신호로 출력될 수 있다.
도 4는 일 실시예에 따른 차동 증폭기의 구성도이다.
일 실시예에 따르면, 차동 증폭기(400)는 두 개의 트랜지스터(M1, M2)를 포함하며, 두 개의 트랜지스터(M1, M2)는 서로 위상이 반전된 두 개의 입력 신호를 각각 수신하여 증폭된 신호를 각각 출력하는 공통 소스 증폭부(410) 및 두 개의 트랜지스터(M3, M4)를 포함하며, 두 개의 트랜지스터(M3, M4)는 공통 소스 증폭부에서 출력되는 두 개의 신호를 각각 입력 받아 증폭된 신호를 각각 출력하는 공통 게이트 증폭부(420)를 포함할 수 있다.
일 실시예에 따르면, 공통 소스 증폭부(410)에 포함된 두 개의 트랜지스터(M1, M2) 각각은 공통 게이트 증폭부(420)에 포함된 두 개의 트랜지스터(M3, M4)와 각각 캐스코드(cascode) 방식으로 연결될 수 있다. 예를 들어, 트랜지스터(M1)은 트랜지스터(M3)와 캐스코드 연결되며, 트랜지스터(M2)은 트랜지스터(M4)와 캐스코드 연결될 수 있다.
일 실시예에 따르면, 트랜지스터(M1), 트랜지스터(M2), 트랜지스터(M3) 및 트랜지스터(M4)는 MOSFET(Metal-oxide-semiconductor field effect transistor)일 수 있다.
일 예에 따르면, 캐스코드 증폭기를 구성하는 하나의 트랜지스터는 공통 소스 트랜지스터일 수 있으며, 다른 하나의 트랜지스터는 공통 게이트 트랜지스터일 수 있다. 일 예로, 도 4의 트랜지스터(M1)는 공통 소스 트랜지스터로 동작하며, 트랜지스터(M3)는 공통 게이트 트랜지스터로 동작할 수 있다.
일 예에 따르면, 트랜지스터(M1)의 드레인단은 트랜지스터(M3)의 소스단과 전기적으로 연결될 수 있으며, 트랜지스터(M3)의 드레인단은 출력 신호를 전송할 수 있다.
일 예에 따르면, 트랜지스터(M1)와 트랜지스터(M2)는 서로 위상이 반대인 제 1 입력 신호와 제 2 입력 신호를 각각 수신할 수 있다. 이때, 위상이 반대인 두 개의 입력 신호는 위상 분리기(phase splitter)를 이용하여 생성할 수 있다. 일 예에 따르면, 위상 분리기는 중심탭 변압기(center-tapped transformer)일 수 있다.
일 실시예에 따르면, 공통 게이트 증폭부(420)에 포함된 두 개의 트랜지스터의 바디(body)는 전기적으로 연결되어 가상 그라운드를 형성할 수 있다. 예를 들어, 트랜지스터(M3)의 바디와 트랜지스터(M4)의 바디는 전기적으로 연결되어 가상 그라운드를 형성할 수 있다.
일 예로, 트랜지스터(M3)의 바디와 트랜지스터(M4)의 바디는 소정 저항값을 가지는 저항을 이용하여 전기적으로 연결될 수 있다. 이때, 트랜지스터(M3)와 트랜지스터(M4)의 이득(gain) 및 안정성(stability)은 저항의 저항값에 따라 조절될 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시 예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 범위는 전술한 실시 예에 한정되지 않고 특허 청구범위에 기재된 내용과 동등한 범위 내에 있는 다양한 실시 형태가 포함되도록 해석되어야 할 것이다.
M1, M2, M3, M4: 트랜지스터
100: 차동 증폭기
110: 입력부
120: 출력부
400: 차동 증폭기
410: 공통 소스 증폭부
420: 공통 게이트 증폭부

Claims (11)

  1. 게이트단은 입력부의 제 1 출력단과 전기적으로 연결되어 제 1 입력 신호를 수신하며 소스단은 그라운드와 전기적으로 연결되는 제 1 트랜지스터;
    게이트단은 상기 입력부의 제 2 출력단과 전기적으로 연결되어 제 2 입력 신호를 수신하며 소스단은 그라운드와 전기적으로 연결되는 제 2 트랜지스터;
    소스단은 상기 제 1 트랜지스터의 드레인단과 전기적으로 연결되며 드레인단은 출력부의 제 1 입력단과 전기적으로 연결된 제 3 트랜지스터; 및
    소스단은 상기 제 2 트랜지스터의 드레인단과 전기적으로 연결되며 드레인단은 상기 출력부의 제 2 입력단과 전기적으로 연결된 제 4 트랜지스터를 포함하며,
    상기 제 3 트랜지스터의 바디(body)와 제 4 트랜지스터의 바디는 접지되지 않은 상태로 서로 전기적으로 연결된, 차동 증폭기.
  2. 제 1 항에 있어서,
    상기 제 1 입력 신호와 상기 제 2 입력 신호는 서로 위상이 반대인, 차동 증폭기.
  3. 제 1 항에 있어서,
    상기 입력단은 위상 분리기(phase splitter)를 포함하며,
    상기 위상 분리기는 외부 입력 신호를 수신하여 서로 위상이 반대인 제 1 입력 신호와 제 2 입력 신호를 생성하여 각각 제 1 출력단과 제 2 출력단으로 전송하는, 차동 증폭기.
  4. 제 3 항에 있어서,
    상기 위상 분리기는 중심탭 변압기(center-tapped transformer)인, 차동 증폭기.
  5. 제 1 항에 있어서,
    상기 제 3 트랜지스터의 바디와 제 4 트랜지스터의 바디는 소정 저항값을 가지는 저항을 이용하여 전기적으로 연결되는, 차동 증폭기.
  6. 제 5 항에 있어서,
    상기 제 3 트랜지스터와 제 4 트랜지스터의 이득(gain) 및 안정성(stability)은 저항의 저항값에 따라 조절되는, 차동 증폭기.
  7. 제 6 항에 있어서,
    상기 제 3 트랜지스터와 제 4 트랜지스터의 이득은 상기 저항의 저항값에 비례하며,
    상기 제 3 트랜지스터와 제 4 트랜지스터의 안정성은 상기 저항의 저항값에 반비례하는, 차동 증폭기.
  8. 제 1 항에 있어서,
    상기 출력부는 푸시-풀 변압기(push-pull transformer)인, 차동 증폭기.
  9. 제 1 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 MOSFET(Metal-oxide-semiconductor field effect transistor)인, 차동 증폭기.
  10. 두 개의 트랜지스터를 포함하며, 상기 두 개의 트랜지스터는 서로 위상이 반전된 두 개의 입력 신호를 각각 수신하여 증폭된 신호를 각각 출력하는 공통 소스 증폭부; 및
    두 개의 트랜지스터를 포함하며, 상기 두 개의 트랜지스터는 상기 공통 소스 증폭부에서 출력되는 두 개의 신호를 각각 입력 받아 증폭된 신호를 각각 출력하는 공통 게이트 증폭부를 포함하며,
    상기 공통 게이트 증폭부에 포함된 두 개의 트랜지스터의 바디(body)는 접지되지 않은 상태로 서로 전기적으로 연결된, 차동 증폭기.
  11. 제 10 항에 있어서,
    상기 공통 소스 증폭부에 포함된 두 개의 트랜지스터 각각은 상기 공통 게이트 증폭부에 포함된 두 개의 트랜지스터와 각각 캐스코드(cascode) 방식으로 연결된, 차동 증폭기.

















KR1020210051347A 2021-04-20 2021-04-20 차동 증폭기 트랜지스터의 기판 가상 접지를 이용한 안정화 기술 KR102570500B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020210051347A KR102570500B1 (ko) 2021-04-20 2021-04-20 차동 증폭기 트랜지스터의 기판 가상 접지를 이용한 안정화 기술

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210051347A KR102570500B1 (ko) 2021-04-20 2021-04-20 차동 증폭기 트랜지스터의 기판 가상 접지를 이용한 안정화 기술

Publications (2)

Publication Number Publication Date
KR20220144696A KR20220144696A (ko) 2022-10-27
KR102570500B1 true KR102570500B1 (ko) 2023-08-25

Family

ID=83810237

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210051347A KR102570500B1 (ko) 2021-04-20 2021-04-20 차동 증폭기 트랜지스터의 기판 가상 접지를 이용한 안정화 기술

Country Status (1)

Country Link
KR (1) KR102570500B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040164766A1 (en) * 2003-02-20 2004-08-26 Taiwan Semiconductor Manufacturing Company Charge pump level converter (CPLC) for dual voltage system in very low power application

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102117470B1 (ko) * 2015-03-18 2020-06-03 삼성전기주식회사 전력 증폭기

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040164766A1 (en) * 2003-02-20 2004-08-26 Taiwan Semiconductor Manufacturing Company Charge pump level converter (CPLC) for dual voltage system in very low power application

Also Published As

Publication number Publication date
KR20220144696A (ko) 2022-10-27

Similar Documents

Publication Publication Date Title
US7420423B2 (en) Active balun device
US7633337B2 (en) Feedback-type variable gain amplifier and method of controlling the same
US9800156B2 (en) Amplifier circuit and voltage regulator
US7312660B2 (en) Differential amplifier and active load for the same
US9203368B2 (en) Power amplifier
WO2003094344B1 (en) Improved variable gain amplifier
US20090072905A1 (en) Variable gain amplifier having wide gain variation and wide bandwidth
KR101101628B1 (ko) 캐스코드 트랜지스터 및 피드백을 갖는 전력 증폭 시스템 및 이에 적용되는 피드백 방법
JP2007221402A (ja) 可変利得増幅器及びその半導体集積装置
US20140354363A1 (en) Power amplifier
WO2005050834A1 (ja) Ａｍ中間周波可変利得増幅回路、可変利得増幅回路及びその半導体集積回路
KR20150100058A (ko) 적응적 바이어스 회로 및 전력 증폭기
US7456692B2 (en) Gain variable amplifier
WO2014185436A1 (ja) 高周波増幅回路および高周波増幅回路の制御電圧設定方法
KR102570500B1 (ko) 차동 증폭기 트랜지스터의 기판 가상 접지를 이용한 안정화 기술
US20230155558A1 (en) Power amplifier circuit
JP2006157644A (ja) カレントミラー回路
US7688145B2 (en) Variable gain amplifying device
US10187024B2 (en) Input feed-forward technique for class AB amplifier
CN111541428A (zh) 高频放大电路及半导体装置
KR100574969B1 (ko) 향상된 이득을 가지는 조절된 캐스코드 증폭 회로
WO2014083876A1 (ja) 電力増幅回路及び電力増幅モジュール
JP4867066B2 (ja) 増幅回路
US10110171B2 (en) Amplifier
EP1124326A1 (en) An operational amplifier with high gain and sysmmetrical output-current capabilty

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant