KR20150100058A - 적응적 바이어스 회로 및 전력 증폭기 - Google Patents

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Abstract

본 발명은 적응적 바이어스 회로 및 전력 증폭기에 관한 것으로, 상기 바이어스 회로는, 입력 신호의 포락선을 검출하는 포락선 검출부; 전원전압을 이용하여 소스전압을 생성하는 소스전압 생성부; 및 상기 전원전압과 상기 소스전압을 구동 전압으로 공급받아, 상기 포락선 검출부에서 검출된 포락선 신호를 증폭하여 제1 바이어스 전압을 생성하는 포락선 증폭부; 를 포함할 수 있다.

Description

적응적 바이어스 회로 및 전력 증폭기{ADAPTIVE BIAS CIRCUIT AND POWER AMPLIFIER}
본 발명은 적응적 바이어스 회로 및 전력 증폭기에 관한 것이다.
점차적으로, 정보화 산업의 발달로 인하여 대용량의 정보를 송수신할 수 있는 무선 송수신기가 요구되고 있다. 또한, 저 가격 및 저 전력이면서도 고성능의 무선 송수신기가 요구되고 있다.
이와 같은 무선 송수신기에서, 그 내부 회로 블록들의 대부분이 CMOS(Complementary Metal Oxide Semiconductor) 공정 기술을 이용하여 하나의 칩으로 집적화 되고 있는 추세이지만, 전력 증폭기만은 CMOS 공정 기술의 자체 문제로 인하여, 화합물 반도체 공정기술인 InGaP(Indium Gallium Phosphide)/GaAs(Gallium Arsenide) HBT(Heterojunction Bipolar Transistor) 공정기술을 이용하여 구현되고 있다.
상술한 InGAP/GaAS HBT 등의 화합물 반도체 공정기술은, CMOS 공정기술에 비해 제조비용이 높고, 멀티 칩 구조로 형성되어야 하며, 선형성 개선을 위해 CMOS 공정으로 구현되는 회로 블록과의 결합도 어렵다는 단점이 있다. 이러한 이유로 무선 송수신기의 생산 단가를 줄이는데 한계가 있다. 이에 따라, CMOS 공정 기반의 전력 증폭기에 관한 연구가 요구되고 있다.
또한, 무선 송수신기의 고집적화가 진행됨에 따라 송수신단의 집적 및 프론트 엔드(Front end)단과의 집적도 요구되고 있다. 이에 따라 하나의 시스템온칩(SoC)으로 구현하기 위해서는 전력 증폭기의 모든 바이어스(bias)가 안정화되는 것이 요구된다.
한편, 기존의 전력 증폭기에 바이어스 전압을 제공하는 바이어스 회로는, 입력 신호의 포락선에 따라 바이어스 전압을 조절할 수 있는 적응적 바이어스 회로가 이용되고 있다.
이러한 적응적 바이어스 회로는, 입력 신호의 포락선을 검출하여 증폭하기 위해서 포락선 증폭회로를 포함하는데, 이 포락선 증폭회로는 전원전압인 VDD를 공급받는 단자와 소스전압인 VS를 공급받는 단자 사이에 스택(stack)된 2개의 트랜지스터를 포함한다.
이때, 상기 VDD와 VS는 전력 증폭기의 외부에 존재하는 별도의 전원회로를 이용하여 공급되므로, 회로 구현이 복잡하고 외부로부터 영향을 받을 수 있는 구조이므로 외부의 영향에 의해 소스전압이 변동될 수 있고, 소스전압이 변동되는 경우에는 소스 전압의 변동에 민감한 포락선 증폭회로의 동작이 불안정하게 되는 문제점이 있다.
하기 선행기술문헌에 기재된 특허문헌 1은, 동적 바이어스를 이용한 증폭기에 관한 것으로, 바이어스 전압의 안정화를 위해서 바이어스 회로의 전원전압을 이용하여 바이어스 회로의 소스전압을 제공하는 기술적 사항을 개시하고 있지 않다.
일본 공개특허 제2013-123237호 공보
본 발명은, 상기한 종래 기술의 문제점을 해결하기 위한 것으로써, 바이어스 전압의 안정화를 위해서 바이어스 회로의 전원전압을 이용하여 바이어스 회로의 소스전압을 제공하는 바이어스 회로 및 전력 증폭기를 제공한다.
본 발명의 제1 기술적인 측면으로써, 본 발명은, 입력 신호의 포락선을 검출하는 포락선 검출부; 전원전압을 이용하여 소스전압을 생성하는 소스전압 생성부; 및 상기 전원전압과 상기 소스전압을 구동 전압으로 공급받아, 상기 포락선 검출부에서 검출된 포락선 신호를 증폭하여 제1 바이어스 전압을 생성하는 포락선 증폭부; 를 포함하는 적응적 바이어스 회로를 제안한다.
또한, 본 발명의 제2 기술적인 측면으로써, 본 발명은, 입력 신호의 포락선을 검출하는 포락선 검출부; 전원전압을 이용하여 소스전압을 생성하는 소스전압 생성부; 상기 전원전압과 상기 소스전압을 구동 전압으로 공급받아, 상기 포락선 검출부에서 검출된 포락선 신호를 증폭하여 제1 바이어스 전압을 생성하는 포락선 증폭부; 및 상기 제1 바이어스 전압을 안정화 시키는 출력 분배부; 를 포함하는 적응적 바이어스 회로를 제안한다.
본 발명의 제1 및 제2 기술적인 측면에서, 상기 소스전압 생성부는, 상기 전원전압과 접지 사이에 제1 전류를 생성하고, 상기 제1 전류를 전류 미러링하여 제2 전류를 생성하는 전류 미러 회로; 및 상기 전원전압의 크기에 따라 결정되는 저항을 갖는 반도체 소자와, 상기 반도체 소저의 저항과 상기 제2 전류에 의해 상기 소스전압을 생성하는 전압 생성 회로; 를 포함할 수 있다.
상기 전류 미러 회로는, 상기 전원 전압단에 연결된 소스, 서로 연결된 게이트 및 드레인을 갖는 제1 PMOS 트랜지스터; 상기 전류 미러 회로의 제1 PMOS 트랜지스터의 드레인에 연결된 드레인, 제어전압을 공급받는 게이트, 그리고 접지에 연결된 소스를 갖는 제1 NMOS 트랜지스터; 및 상기 전원 전압단에 연결된 소스, 상기 제1 PMOS 트랜지스터의 게이트에 연결된 게이트, 상기 제2 전류를 제공하는 드레인을 갖는 제2 PMOS 트랜지스터; 를 포함할 수 있다.
상기 전압 생성 회로는, 상기 전류 미러 회로의 제2 PMOS 트랜지스터의 드레인 및 소스 전압 단자에 연결된 드레인, 상기 전원 전압을 공급받는 게이트, 그리고 접지에 연결된 소스를 갖는 제2 NMOS 트랜지스터; 및 상기 제2 NMOS 트랜지스터의 드레인과 소스 사이에 연결되어, 상기 소스 전압 단자를 통해 제공되는 소스전압을 안정화 시키는 안정화 회로부; 를 포함할 수 있다.
또한, 본 발명의 제3 기술적인 측면으로써, 본 발명은, 입력 신호의 포락선을 검출하는 포락선 검출부; 전원전압을 이용하여 소스전압을 생성하는 소스전압 생성부; 상기 전원전압과 상기 소스전압을 구동 전압으로 공급받아, 상기 포락선 검출부에서 검출된 포락선 신호를 증폭하여 제1 바이어스 전압을 생성하는 포락선 증폭부; 및 상기 제1 바이어스 전압에 따라 상기 입력 신호를 증폭하는 증폭부; 를 포함하는 전력 증폭기를 제안한다.
또한, 본 발명의 제4 기술적인 측면으로써, 본 발명은, 입력 신호의 포락선을 검출하는 포락선 검출부; 전원전압을 이용하여 소스전압을 생성하는 소스전압 생성부; 상기 전원전압과 상기 소스전압을 구동 전압으로 공급받아, 상기 포락선 검출부에서 검출된 포락선 신호를 증폭하여 제1 바이어스 전압을 생성하는 포락선 증폭부; 상기 제1 바이어스 전압을 안정화 시키는 출력 분배부; 및 상기 제1 바이어스 전압에 따라 상기 입력 신호를 증폭하는 증폭부; 를 포함하는 전력 증폭기를 제안한다.
본 발명의 제3 및 제4 기술적인 측면에서, 상기 포락선 증폭부는, 상기 전원 전압단에 연결된 소스, 상기 포락선 검출부의 출력단에 연결된 게이트, 그리고 제1 접속노드에 연결된 드레인을 갖는 PMOS 트랜지스터; 및 상기 제1 접속노드에 연결된 드레인, 상기 포락선 검출부의 출력단에 연결된 게이트, 그리고, 상기 소스전압단에 연결된 소스를 갖는 NMOS 트랜지스터; 를 포함하고, 상기 NMOS 트랜지스터는, 그 드레인과 바디가 전기적으로 연결되도록 이루어질 수 있다.
상기 소스전압 생성부는, 상기 전원전압과 접지 사이에 제1 전류를 생성하고, 상기 제1 전류를 전류 미러링하여 제2 전류를 생성하는 전류 미러 회로; 및 상기 전원전압의 크기에 따라 결정되는 저항을 갖는 반도체 소자와, 상기 반도체 소저의 저항과 상기 제2 전류에 의해 상기 소스전압을 생성하는 전압 생성 회로; 를 포함할 수 있다.
상기 전류 미러 회로는, 상기 전원 전압단에 연결된 소스, 서로 연결된 게이트 및 드레인을 갖는 제1 PMOS 트랜지스터; 상기 전류 미러 회로의 제1 PMOS 트랜지스터의 드레인에 연결된 드레인, 제어전압을 공급받는 게이트, 그리고 접지에 연결된 소스를 갖는 제1 NMOS 트랜지스터; 및 상기 전원 전압단에 연결된 소스, 상기 제1 PMOS 트랜지스터의 게이트에 연결된 게이트, 상기 제2 전류를 제공하는 드레인을 갖는 제2 PMOS 트랜지스터; 를 포함할 수 있다.
상기 전압 생성 회로는, 상기 전류 미러 회로의 제2 PMOS 트랜지스터의 드레인 및 소스 전압 단자에 연결된 드레인, 상기 전원 전압을 공급받는 게이트, 그리고 접지에 연결된 소스를 갖는 제2 NMOS 트랜지스터; 및 상기 제2 NMOS 트랜지스터의 드레인과 소스 사이에 연결되어, 상기 소스 전압 단자를 통해 제공되는 소스전압을 안정화 시키는 안정화 회로부; 를 포함할 수 있다.
본 발명의 제4 기술적인 측면에서, 상기 출력 분배부는, 상기 제1 바이어스 전압을 이용하여 상기 제1 바이어스 전압과는 다른 전압레벨을 갖는 제2 바이어스 전압을 생성하여, 상기 제1 및 제2 바이어스 전압을 제공하도록 이루어질 수 있다.
상기 증폭부는, 상기 제1 바이어스 전압에 따라 상기 입력 신호를 증폭하는 제1 전력 증폭기; 및 상기 제2 바이어스 전압에 따라 상기 입력 신호를 증폭하는 제2 전력 증폭기; 를 포함할 수 있다.
본 발명의 실시 예에 따른 바이어스 회로 및 전력 증폭기에 의하면, 바이어스 전압의 안정화를 위해서 바이어스 회로의 동작전압을 이용하여 바이어스 회로의 소스전압을 제공함으로써, 적응적으로 입력신호의 레벨에 따른 바이어스 전압을 제공할 수 있고, 외부 변화에 둔감한 바이어스 회로를 제공할 수 있으며, 이에 따라 보다 안정적으로 동작하는 바이어스 회로를 통해서 전력 증폭기를 안정적으로 동작하게 만들 수 있으며, 결국 집적화에 유리한 바이어스 회로 및 전력 증폭기를 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 바이어스 회로 및 전력 증폭기의 구성 블럭도이다.
도 2는 본 발명의 실시 예에 따른 바이어스 회로 및 전력 증폭기의 다른 구성 블록도이다.
도 3은 본 발명의 실시 예에 따른 바이어스 회로 및 전력 증폭기의 또 다른 구성 블록도이다.
도 4는 도 1의 바이어스 회로 및 전력 증폭기의 내부 회로 블럭도이다.
도 5는 도 2의 바이어스 회로 및 전력 증폭기의 다른 내부 회로 블록도이다.
도 6은 도 3의 바이어스 회로 및 전력 증폭기의 또 다른 내부 회로 블록도이다.
도 7은 본 발명의 실시 예에 따른 소스전압 생성부의 회로도이다.
도 8은 본 발명의 실시 예에 따른 입력신호의 예시도이다.
도 9는 본 발명의 실시 예에 따른 제1 바이어스 전압의 예시도이다.
도 10은 본 발명의 실시 예에 따른 제2 바이어스 전압의 예시도이다.
도 11은 본 발명의 실시 예에 따른 소스전압, 바이어스 전압 특성 그래프이다.
도 12는 본 발명의 실시 예에 따른 전력 증폭기의 게인(GAIN) 및 효율(PAE) 특성을 보이는 그래프이다.
도 13은 본 발명의 실시 예에 따른 전력 증폭기의 3차 상호변조왜곡(IMD3) 특성을 보이는 그래프이다.
이하에서는, 본 발명은 설명되는 실시 예에 한정되지 않으며, 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다.
또한, 본 발명의 각 실시 예에 있어서, 하나의 예로써 설명되는 구조, 형상 및 수치는 본 발명의 기술적 사항의 이해를 돕기 위한 예에 불과하므로, 이에 한정되는 것이 아니라 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다. 본 발명의 실시 예들은 서로 조합되어 여러 가지 새로운 실시 예가 이루어질 수 있다.
그리고, 본 발명에 참조된 도면에서 본 발명의 전반적인 내용에 비추어 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위해서, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 바이어스 회로 및 전력 증폭기의 구성 블록도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 바이어스 회로는, 포락선 검출부(100), 소스전압 생성부(200) 및 포락선 증폭부(300)를 포함할 수 있다.
또한, 본 발명의 실시 예에 따른 전력 증폭기는, 전술한 바이어스 회로와 증폭부(500)를 포함할 수 있다.
상기 포락선 검출부(100)는, 게이트 전압(VG)을 구동 전압으로 공급받아, 입력단(IN) 및 커플링 커패시터(C1)를 통해 입력되는 입력 신호(RFin)의 포락선을 검출할 수 있다.
예를 들어, 상기 입력신호(RFin)는, 도 8에 도시된 바와 같이, 포락선을 갖는 고주파 신호가 될 수 있다. 상기 커플링 커패시터(C1)는 교류 신호를 통과시키고 DC 전원을 차단하는 블로킹 커패시터이다.
상기 소스전압 생성부(200)는, 전원전압(VDD)을 이용하여 소스전압(VS)을 생성할 수 있다. 예를 들어, 상기 전원전압(VDD)은 별도의 전원장치에서 제공될 수 있으며, 상기 소스전압(VS)은, 외부로부터의 영향을 최소화 하기 위해서, 본 발명의 실시 예에 따른 바이어스 회로 자체에서 상기 전원전압(VDD)을 이용하여 생성될 수 있다.
상기 포락선 증폭부(300)는, 상기 전원전압(VDD)과 상기 소스전압(VS)을 구동 전압으로 공급받아, 상기 포락선 검출부(100)에서 검출된 포락선 신호를 증폭하여 제1 바이어스 전압(VB1)을 생성할 수 있다.
상기 증폭부(500)는, 상기 제1 바이어스 전압(VB1)에 따라 입력단(IN)을 통해 입력받는 입력 신호(RFin)를 증폭하여 출력단(OUT)을 통해 출력할 수 있다. 예를 들어, 상기 증폭부(500)는 입력 신호(RFin)의 전력을 증폭하는 전력 증폭기가 될 수 있다.
도 2는 본 발명의 실시 예에 따른 바이어스 회로 및 전력 증폭기의 다른 구성 블록도이고, 도 3은 본 발명의 실시 예에 따른 바이어스 회로 및 전력 증폭기의 또 다른 구성 블록도이다.
도 2 및 도 3을 참조하면, 본 발명의 실시 예에 따른 바이어스 회로는, 포락선 검출부(100), 소스전압 생성부(200), 포락선 증폭부(300) 및 출력 분배부(400)를 포함할 수 있다.
또한, 본 발명의 실시 예에 따른 전력 증폭기는, 전술한 바이어스 회로와 증폭부(500)를 포함할 수 있다.
도 2 및 도 3에 도시된 상기 포락선 검출부(100), 소스전압 생성부(200), 포락선 증폭부(300) 및 증폭부(500)에 대한 동작중에서, 도 1을 참조하여 설명된 동작과 동일한 동작에 대해서는, 그 중복되는 동작 설명은 생략될 수 있다.
도 2 및 도 3을 참조하면, 상기 출력 분배부(400)는, 상기 제1 바이어스 전압(VB1)을 안정화 시킬 수 있다.
도 3을 참조하면, 상기 출력 분배부(400)는, 상기 제1 바이어스 전압(VB1)을 이용하여 상기 제1 바이어스 전압(VB1)과는 다른 전압레벨을 갖는 제2 바이어스 전압(VB2)을 생성하여, 상기 제1 및 제2 바이어스 전압을 제공할 수 있다.
이 경우, 상기 증폭부(500)는 제1 전력 증폭기(510) 및 제2 전력 증폭기(520)를 포함할 수 있으며, 상기 제1 전력 증폭기(510)는, 상기 제1 바이어스 전압(VB1)에 따라 상기 입력 신호를 증폭할 수 있고, 상기 제2 전력 증폭기(520)는, 상기 제2 바이어스 전압(VB2)에 따라 상기 입력 신호를 증폭할 수 있다.
한편, 상기 출력 분배부(400)는, 제1 및 제2 바이어스 전압(VB1,VB2)에 포함된 교류 성분을 제거하거나 전압 변동을 줄여 희망하는 전압레벨을 유지시키기 위해서, 저항, 커패시터 및 인덕터 등의 수동소자중에서 적어도 하나를 이용하여 구현될 수 있다.
도 4는 도 1의 바이어스 회로 및 전력 증폭기의 내부 회로 블록도이고, 도 5는 도 2의 바이어스 회로 및 전력 증폭기의 다른 내부 회로 블록도이며, 도 6은 도 3의 바이어스 회로 및 전력 증폭기의 또 다른 내부 회로 블록도이다.
도 4, 도 5 및 도 6을 참조하면, 상기 포락선 검출부(100)는 신호 증폭부(110) 및 포락선 추출부(120)를 포함할 수 있다.
상기 신호 증폭부(110)는 구동을 위해 게이트 전압(VG)을 제공받는 MOS 트랜지스터(M11)를 포함할 수 있다. 상기 MOS 트랜지스터(M11)는, 상기 커플링 커패시터(C1)를 통해 입력신호(RFin)를 제공받는 게이트, 접지에 연결된 소스, 그리고 상기 포락선 추출부(120)에 연결된 드레인을 포함할 수 있다.
상기 신호 증폭부(110)의 MOS 트랜지스터(M11)는 상기 입력신호(RFin)를 증폭하여 상기 포락선 추출부(120)로 제공할 수 있다.
일 예로, 상기 포락선 추출부(120)는 상기 MOS 트랜지스터(M11)의 드레인단과 전원전압(VDD)단 사이에 병렬로 연결된 RC 회로(R11,C11)를 포함할 수 있다.
상기 MOS 트랜지스터(M11)의 드레인에서 상기 포락선 증폭부(300)에 신호를 제공하므로, 상기 포락선 추출부(120)의 RC 회로(R11,C11)는, 상기 MOS 트랜지스터(M11)의 드레인에서 저역 통과 필터로써 작용하여, 상기 신호 증폭부(110)에서 출력되는 신호에서 포락선을 추출하여 상기 포락선 증폭부(300)에 제공할 수 있다.
여기서, 상기 포락선 추출부(120)가 상기 RC 회로(R11,C11)에 한정되는 것은 아니며, 고주파 신호의 포락선을 추출할 수 있다면 모두 적용 가능하다.
예를 들어, 상기 포락선 증폭부(300)는 PMOS 트랜지스터(MP31) 및 NMOS 트랜지스터(MN31)를 포함할 수 있다.
상기 PMOS 트랜지스터(MP31)는, 상기 전원 전압(VDD)단에 연결된 소스, 상기 포락선 검출부(100)의 출력단에 연결된 게이트, 그리고 제1 접속노드(N1)에 연결된 드레인을 포함할 수 있다.
상기 NMOS 트랜지스터(MN31)는, 상기 제1 접속노드(N1)에 연결된 드레인, 상기 포락선 검출부(100)의 출력단에 연결된 게이트, 그리고, 상기 소스전압(VS)단에 연결된 소스를 포함할 수 있다.
이에 따라, 상기 PMOS 트랜지스터(MP31) 및 NMOS 트랜지스터(MN31) 각각의 게이트가 상기 포락선 검출부(100)로부터 포락선 신호를 제공받으므로, 상기 PMOS 트랜지스터(MP31) 및 NMOS 트랜지스터(MN31)는 상기 포락선 검출부(100)로부터 포락선 신호에 따라 동작할 수 있다.
예를 들어, 상기 포락선 검출부(100)의 입력이 큰 신호가 들어오면, 상기 포락선 검출부(100)의 출력전압은 전원전압(VDD)에서 일정 전압으로 떨어지게 된다. 다음, 상기 포락선 증폭부(300)의 출력단에서는 초기 바이어스 전압에서 일정 전압으로 상승하게 된다. 보다 구체적으로 설명하면, 상기 포락선 신호의 전압레벨이 높으면 PMOS 트랜지스터(MP31) 및 NMOS 트랜지스터(MN31) 각각은 오프상태 및 온상태로 동작하여 전원전압(VDD)보다 낮은 소스전압(VS)이 제1 바이어스 전압(VB1)으로써 출력되고, 반대로, 포락선 신호의 전압레벨이 낮으면 PMOS 트랜지스터(MP31) 및 NMOS 트랜지스터(MN31) 각각은 온상태 및 오프상태로 동작하여 전원전압(VDD)이 제1 바이어스 전압(VB1)으로써 출력될 수 있다.
이에 따라 포락선 신호의 전압레벨에 따라 적응적으로 가변되는 제1 바이어스 전압(VB1)이 출력될 수 있다.
한편, 상기 NMOS 트랜지스터(MN31)는 드레인과 바디가 서로 전기적으로 연결될 수 있다.
이에 따라, 상기 제1 바이어스 전압이 사전에 설정된 값 이상이면 상기 NMOS 트랜지스터(MN31)의 PN 접합 다이오드가 턴온 상태로 되어, 상기 제1 바이어스 전압이 사전에 설정된 전압 이상으로 증가하지 않도록 리미트될 수 있다.
이에 따라, 별도의 리미트 회로의 채용없이, 상기 제1 바이어스 전압을 리미트(limit)시키는 기능을 구현할 수 있으며, 결국 포락선 증폭부(200)는 제1 바이어스 전압의 증가에 의해 발생될 수 있는 게이트 산화 붕괴(gate oxide breakdown)로부터 보호될 수 있다.
도 5를 참조하면, 예를 들어, 상기 출력 분배부(400)는, 상기 전원전압(VDD)단과 접지 사이에 직렬로 접속된 적어도 제1 및 제2 분할 저항(R41,R42)을 포함할 수 있고, 상기 제1 및 제2 분할 저항(R41,R42)간의 접속노드에서 상기 제1 바이어스 전압(VB1)이 제공될 수 있다.
이때, 상기 제1 및 제2 분배 저항(R41,R42) 각각에는 제1 및 제2 커패시터(C41,C42) 각각이 병렬로 연결될 수 있으며, 이와 같은 제1,제2 분할 저항(R41,R42) 및 제1,제2 커패시터(C41,C42)에 의해, 상기 제1 바이어스 전압(VB1)이 안정화될 수 있다.
전술한 바와 같은 출력 분배부(400)의 구현 회로는 하나의 예로써, 이에 한정되지는 않는다.
도 6을 참조하면, 상기 출력 분배부(400)는, 상기 전원전압(VDD)단과 접지 사이에 직렬로 접속된 적어도 제1, 제2 및 제3 분할 저항(R41,R42,R43)을 포함할 수 있고, 상기 제1 및 제2 분할 저항(R41,R42)간의 접속노드에서 상기 제1 바이어스 전압(VB1)이 제공될 수 있고, 상기 제2 및 제3 분할 저항(R42,R43)간의 접속노드에서 상기 제2 바이어스 전압(VB2)이 제공될 수 있다.
이때, 상기 제1 및 제3 분배 저항(R41,R43) 각각에는 제1 및 제2 커패시터(C41,C42) 각각이 병렬로 연결될 수 있으며, 이와 같은 제1,제2 및 제3 분할 저항(R41,R42,R43) 및 제1,제2 커패시터(C41,C42)에 의해, 상기 제2 바이어스 전압(VB2)이 안정화될 수 있다.
전술한 바와 같은 출력 분배부(400)의 구현 회로는 하나의 예로써, 이에 한정되지는 않는다.
또한, 도 3 및 도 6을 참조하면, 예를 들어, 상기 증폭부(500)는, 증폭 효율을 높이기 위해서, 서로 병렬로 연결된 제1 전력 증폭기(510) 및 제2 전력 증폭기(520)를 포함할 수 있다.
상기 제1 전력 증폭기(510)는, 상기 제1 바이어스 전압(VB1)에 따라 상기 입력 신호를 증폭할 수 있고, 상기 제2 전력 증폭기(520)는, 상기 제2 바이어스 전압(VB2)에 따라 상기 입력 신호를 증폭할 수 있다.
도 7은 본 발명의 실시 예에 따른 소스전압 생성부의 회로도이다.
도 7을 참조하면, 예를 들어, 상기 소스전압 생성부(200)는 전류 미러 회로(210) 및 전압 생성 회로(220)를 포함할 수 있다.
상기 전류 미러 회로(210)는, 상기 전원전압(VDD)과 접지 사이에 제1 전류(I1)를 생성하고, 상기 제1 전류(I1)를 전류 미러링하여 제2 전류(I2)를 생성할 수 있다.
상기 전압 생성 회로(220)는, 상기 전원전압(VDD)의 크기에 따라 결정되는 저항을 갖는 반도체 소자와, 상기 반도체 소저의 저항과 상기 제2 전류(I2)에 의해 상기 소스전압(VS)을 생성할 수 있다.
일 예로, 상기 전류 미러 회로(210)는, 제1 PMOS 트랜지스터(MP21), 제1 NMOS 트랜지스터(MN21) 및 제2 PMOS 트랜지스터(MP22)를 포함할 수 있다.
상기 제1 PMOS 트랜지스터(MP21)는, 상기 전원 전압(VDD)단에 연결된 소스, 서로 연결된 게이트 및 드레인을 포함할 수 있다.
상기 제1 NMOS 트랜지스터(MN21)는, 상기 전류 미러 회로(210)의 제1 PMOS 트랜지스터(MP21)의 드레인에 연결된 드레인, 제어전압(VC)을 공급받는 게이트, 그리고 접지에 연결된 소스를 포함할 수 있다.
그리고, 상기 제2 PMOS 트랜지스터(MP22)는, 상기 전원 전압(VDD)단에 연결된 소스, 상기 제1 PMOS 트랜지스터(MP21)의 게이트에 연결된 게이트, 상기 제2 전류(I2)를 제공하는 드레인을 포함할 수 있다.
이때, 상기 제1 NMOS 트랜지스터(MN21)는, 상기 제어전압(VC)에 따라 제1 전류(I1)를 생성할 수 있으며, 상기 제어전압(VC)을 가변하면 제1 전류(IC)를 가변할 수 있으며, 상기 제어전압(VC)이 고정되면 상기 제1 전류(I1)는 일정하게 될 수 있다. 따라서, 상기 제1 PMOS 트랜지스터(MP21) 및 상기 제2 PMOS 트랜지스터(MP22)를 통해 상기 제1 전류(I1)가 흐를 수 있다.
이어서, 상기 제2 PMOS 트랜지스터(MP22)는, 전술한 바와 같이, 상기 제1 PMOS 트랜지스터(MP21)와 전류 미러로 접속되어, 상기 제1 PMOS 트랜지스터(MP21)를 통해 흐르는 제1 전류(I1)를 전류 미러링하여 제2 전류(I2)를 생성할 수 있다.
여기서, 상기 제2 PMOS 트랜지스터(MP22)가 상기 제1 PMOS 트랜지스터(MP21)와 동일한 사이즈이면 상기 제2 전류(I2)는 상기 제1 전류(I1)와 동일할 수 있으며, 두 트랜지스터의 사이즈가 다를 경우에는 제2 전류는 두 트랜지스터의 사이즈 비율에 따라 결정될 수 있다.
또한, 상기 전압 생성 회로(220)는, 예를 들어, 제2 NMOS 트랜지스터(MN22) 및 안정화 회로부(222)를 포함할 수 있다.
상기 제2 NMOS 트랜지스터(MN22)는, 상기 전류 미러 회로(210)의 제2 PMOS 트랜지스터(MP22)의 드레인 및 소스 전압 단자(TS)에 연결된 드레인, 상기 전원 전압(VDD)을 공급받는 게이트, 그리고 접지에 연결된 소스를 포함할 수 있다.
여기서, 상기 제2 NMOS 트랜지스터(MN22)는 전원 전압(VDD)을 게이트로 제공받아 트라이오드(triode) 영역으로 동작하는 경우에는 저항으로 작용할 수 있어서, 상기 제2 NMOS 트랜지스터(MN22)의 등가 저항과 제2 전류(I2)에 의해 결정되는 전압이 상기 소스전압(VS)으로써 제공될 수 있다.
또한, 상기 제2 NMOS 트랜지스터(MN22)가 트라이오드 영역에서 저항으로 작용하는 경우에는, 상기 제2 전류(I2)의 변화에 따른 소스전압(VS)의 변동이 적게 될 수 있다. 이에 따라, 상기 소스전압(VS)을 외부의 영향에 둔감하도록 할 수 있다.
또한, 상기 안정화 회로부(222)는, 상기 제2 NMOS 트랜지스터(MN22)의 드레인과 소스 사이에 연결되어, 상기 소스 전압 단자(TS)를 통해 제공되는 소스전압(VS)을 안정화 시킬 수 있다.
예를 들어, 상기 안정화 회로부(222)는 도 7에 도시한 바와 같이, 커패시터(C21)를 포함할 수 있으며, 이에 한정되지 않으며, 전압을 안정화시킬 수 있는 회로라면 적용될 수 있다.
도 8은 본 발명의 실시 예에 따른 입력신호의 예시도이다.
도 8을 참조하면, 예를 들어, 상기 입력신호(RFin)는, 무선랜 통신 신호 또는 셀룰러 통신 신호등과 같이, 포락선(envelope)을 갖는 고주파 신호가 될 수 있다. 도 8에서는, 대략 3,5V를 중심으로 +1.5V 및 -1.5V로 스윙하는 신호 파형을 보이고 있으나, 이는 하나의 예시로써, 이에 한정되지는 않는다.
도 9는 본 발명의 실시 예에 따른 제1 바이어스 전압의 예시도이고, 도 10은 본 발명의 실시 예에 따른 제2 바이어스 전압의 예시도이다.
도 9를 참조하면, 제1 바이어스 전압(VB1)은 상기 입력 신호(RFin)에서 추출된 포락선 신호의 전압레벨에 따라 결정되는 전압으로써, 상기 포락선 신호의 전압레벨에 따라 0V에서 0.60V까지 변화될 수 있음을 알 수 있다.
도 10을 참조하면, 제2 바이어스 전압(VB2)은 상기 입력 신호(RFin)에서 추출된 포락선 신호의 전압레벨에 따라 결정되는 전압으로써, 상기 포락선 신호의 전압레벨에 따라 0V에서 0.30V까지 변화될 수 있음을 알 수 있다.
도 9 및 도 10에 도시된 제1 및 제2 바이어스 전압(VB1,VB2)은 하나의 예시로써, 이에 한정되지는 않는다.
도 11은 본 발명의 실시 예에 따른 소스전압, 바이어스 전압 특성 그래프이다.
도 11에서, G1은 기존기술에 의한 소스전압 그래프이고, G2는 본 발명의 실시예에 따른 소스전압 그래프이다. 그리고, VB1 및 VB2 각각은 제1 및 제2 바이어스 전압 그래프이다.
도 11에 도시된 G1 및 G2를 참조하면, 기준기술에 의하면 소스전압(G1의 VS)은 외부로부터 제공되는 제어전압(VC)에 따라 민감하게 가변되는 것을 알 수 있으며, 본 발명의 실시 예에 따른 소스전압(G2의 VS)은 상대적으로 기존기술에 의한 소스전압보다는 외부 전압인 제어전압(VC)에 둔감하다는 것을 알 수 있다.
도 12는 본 발명의 실시 예에 따른 전력 증폭기의 게인(GAIN) 및 효율(PAE) 특성을 보이는 그래프이다. 도 12에서, G11은 기준 소스전압(VS)에 대한 출력파워-게인 그래프이고, G12는 기준 소스전압(VS)의 +0.01 가변시에서의 출력파워-게인 그래프이며, G13은 기준 소스전압(VS)의 -0.01 가변시에서의 출력파워-게인 그래프이다. 그리고, G21, G22 및 G23은 상기 소스전압 각각에 따른 출력파워-효율(PA3) 그래프이다.
도 12의 G11, G12 및 G13을 참조하면, 온도 변화 등의 외부 영향으로 소스전압(VS)이 가변되더라도 본 발명의 실시 예에 따른 전력 증폭기의 게인(GAIN)은 거의 변화하지 않음을 알 수 있다.
또한 G21, G22 및 G23을 참조하면, 온도 변화 등의 외부 영향으로 소스전압(VS)이 가변되더라도 본 발명의 실시 예에 따른 전력 증폭기의 효율도 거의 변화가 없음을 알 수 있다.
도 13은 본 발명의 실시 예에 따른 전력 증폭기의 3차 상호변조왜곡(IMD3) 특성을 보이는 그래프이다.
도 13에서, G11은 기준 소스전압(VS)에 대한 출력파워-3차 상호변조왜곡(IMD3) 그래프이고, G12는 기준 소스전압(VS)의 +0.01 가변시에서의 출력파워-3차 상호변조왜곡(IMD3) 그래프이며, G13은 기준 소스전압(VS)의 -0.01 가변시에서의 출력파워-3차 상호변조왜곡(IMD3) 그래프이다.
도 13의 G11, G12 및 G13을 참조하면, 온도 변화 등의 외부 영향으로 소스전압(VS)이 가변되더라도 본 발명의 실시 예에 따른 전력 증폭기의 3차 상호변조왜곡(IMD3)은 대략 -40[dBc] 이하이면서, 큰 변화가 없음을 알 수 있다.
전술한 바와 같은 본 발명의 실시 예에 의하면, 적응적으로 입력신호의 레벨에 따른 바이어스 전압을 제공할 수 있고, 외부 변화에 둔감한 바이어스 회로를 제공할 수 있으며, 이에 따라 보다 안정적으로 동작하는 바이어스 회로를 통해서 전력 증폭기를 안정적으로 동작하게 만들 수 있으며, 결국 집적화에 유리한 바이어스 회로 및 전력 증폭기를 제공할 수 있다.
100: 포락선 검출부
200: 소스전압 생성부
210: 전류 미러 회로
220: 전압 생성 회로
222: 안정화 회로부
300: 포락선 증폭부
400: 출력 분배부
500: 증폭부
VDD: 전원전압
VS: 소스전압
VB1: 제1 바이어스 전압
I1: 제1 전류
I2: 제2 전류
MP21: 제1 PMOS 트랜지스터
MN21: 제1 NMOS 트랜지스터
MP22: 제2 PMOS 트랜지스터
MN22: 제2 NMOS 트랜지스터
MP31: PMOS 트랜지스터
MN31: NMOS 트랜지스터

Claims (20)

  1. 입력 신호의 포락선을 검출하는 포락선 검출부;
    전원전압을 이용하여 소스전압을 생성하는 소스전압 생성부; 및
    상기 전원전압과 상기 소스전압을 구동 전압으로 공급받아, 상기 포락선 검출부에서 검출된 포락선 신호를 증폭하여 제1 바이어스 전압을 생성하는 포락선 증폭부;
    를 포함하는 적응적 바이어스 회로.
  2. 제1항에 있어서, 상기 소스전압 생성부는,
    상기 전원전압과 접지 사이에 제1 전류를 생성하고, 상기 제1 전류를 전류 미러링하여 제2 전류를 생성하는 전류 미러 회로; 및
    상기 전원전압의 크기에 따라 결정되는 저항을 갖는 반도체 소자와, 상기 반도체 소저의 저항과 상기 제2 전류에 의해 상기 소스전압을 생성하는 전압 생성 회로;
    를 포함하는 바이어스 회로.
  3. 제2항에 있어서, 상기 전류 미러 회로는,
    상기 전원 전압단에 연결된 소스, 서로 연결된 게이트 및 드레인을 갖는 제1 PMOS 트랜지스터;
    상기 전류 미러 회로의 제1 PMOS 트랜지스터의 드레인에 연결된 드레인, 제어전압을 공급받는 게이트, 그리고 접지에 연결된 소스를 갖는 제1 NMOS 트랜지스터; 및
    상기 전원 전압단에 연결된 소스, 상기 제1 PMOS 트랜지스터의 게이트에 연결된 게이트, 상기 제2 전류를 제공하는 드레인을 갖는 제2 PMOS 트랜지스터;
    를 포함하는 바이어스 회로.
  4. 제3항에 있어서, 상기 전압 생성 회로는,
    상기 전류 미러 회로의 제2 PMOS 트랜지스터의 드레인 및 소스 전압 단자에 연결된 드레인, 상기 전원 전압을 공급받는 게이트, 그리고 접지에 연결된 소스를 갖는 제2 NMOS 트랜지스터; 및
    상기 제2 NMOS 트랜지스터의 드레인과 소스 사이에 연결되어, 상기 소스 전압 단자를 통해 제공되는 소스전압을 안정화 시키는 안정화 회로부;
    를 포함하는 바이어스 회로.
  5. 입력 신호의 포락선을 검출하는 포락선 검출부;
    전원전압을 이용하여 소스전압을 생성하는 소스전압 생성부;
    상기 전원전압과 상기 소스전압을 구동 전압으로 공급받아, 상기 포락선 검출부에서 검출된 포락선 신호를 증폭하여 제1 바이어스 전압을 생성하는 포락선 증폭부; 및
    상기 제1 바이어스 전압을 안정화 시키는 출력 분배부;
    를 포함하는 적응적 바이어스 회로.
  6. 제5항에 있어서, 상기 소스전압 생성부는,
    상기 전원전압과 접지 사이에 제1 전류를 생성하고, 상기 제1 전류를 전류 미러링하여 제2 전류를 생성하는 전류 미러 회로; 및
    상기 전원전압의 크기에 따라 결정되는 저항을 갖는 반도체 소자와, 상기 반도체 소저의 저항과 상기 제2 전류에 의해 상기 소스전압을 생성하는 전압 생성 회로;
    를 포함하는 바이어스 회로.
  7. 제6항에 있어서, 상기 전류 미러 회로는,
    상기 전원 전압단에 연결된 소스, 서로 연결된 게이트 및 드레인을 갖는 제1 PMOS 트랜지스터;
    상기 전류 미러 회로의 제1 PMOS 트랜지스터의 드레인에 연결된 드레인, 제어전압을 공급받는 게이트, 그리고 접지에 연결된 소스를 갖는 제1 NMOS 트랜지스터; 및
    상기 전원 전압단에 연결된 소스, 상기 제1 PMOS 트랜지스터의 게이트에 연결된 게이트, 상기 제2 전류를 제공하는 드레인을 갖는 제2 PMOS 트랜지스터;
    를 포함하는 바이어스 회로.
  8. 제7항에 있어서, 상기 전압 생성 회로는,
    상기 전류 미러 회로의 제2 PMOS 트랜지스터의 드레인 및 소스 전압 단자에 연결된 드레인, 상기 전원 전압을 공급받는 게이트, 그리고 접지에 연결된 소스를 갖는 제2 NMOS 트랜지스터; 및
    상기 제2 NMOS 트랜지스터의 드레인과 소스 사이에 연결되어, 상기 소스 전압 단자를 통해 제공되는 소스전압을 안정화 시키는 안정화 회로부;
    를 포함하는 바이어스 회로.
  9. 입력 신호의 포락선을 검출하는 포락선 검출부;
    전원전압을 이용하여 소스전압을 생성하는 소스전압 생성부;
    상기 전원전압과 상기 소스전압을 구동 전압으로 공급받아, 상기 포락선 검출부에서 검출된 포락선 신호를 증폭하여 제1 바이어스 전압을 생성하는 포락선 증폭부; 및
    상기 제1 바이어스 전압에 따라 상기 입력 신호를 증폭하는 증폭부;
    를 포함하는 전력 증폭기.
  10. 제9항에 있어서, 상기 포락선 증폭부는,
    상기 전원 전압단에 연결된 소스, 상기 포락선 검출부의 출력단에 연결된 게이트, 그리고 제1 접속노드에 연결된 드레인을 갖는 PMOS 트랜지스터; 및
    상기 제1 접속노드에 연결된 드레인, 상기 포락선 검출부의 출력단에 연결된 게이트, 그리고, 상기 소스전압단에 연결된 소스를 갖는 NMOS 트랜지스터; 를 포함하고,
    상기 NMOS 트랜지스터는, 그 드레인과 바디가 전기적으로 연결되는 전력 증폭기.
  11. 제9항에 있어서, 상기 소스전압 생성부는,
    상기 전원전압과 접지 사이에 제1 전류를 생성하고, 상기 제1 전류를 전류 미러링하여 제2 전류를 생성하는 전류 미러 회로; 및
    상기 전원전압의 크기에 따라 결정되는 저항을 갖는 반도체 소자와, 상기 반도체 소저의 저항과 상기 제2 전류에 의해 상기 소스전압을 생성하는 전압 생성 회로;
    를 포함하는 전력 증폭기.
  12. 제11항에 있어서, 상기 전류 미러 회로는,
    상기 전원 전압단에 연결된 소스, 서로 연결된 게이트 및 드레인을 갖는 제1 PMOS 트랜지스터;
    상기 전류 미러 회로의 제1 PMOS 트랜지스터의 드레인에 연결된 드레인, 제어전압을 공급받는 게이트, 그리고 접지에 연결된 소스를 갖는 제1 NMOS 트랜지스터; 및
    상기 전원 전압단에 연결된 소스, 상기 제1 PMOS 트랜지스터의 게이트에 연결된 게이트, 상기 제2 전류를 제공하는 드레인을 갖는 제2 PMOS 트랜지스터;
    를 포함하는 전력 증폭기.
  13. 제12항에 있어서, 상기 전압 생성 회로는,
    상기 전류 미러 회로의 제2 PMOS 트랜지스터의 드레인 및 소스 전압 단자에 연결된 드레인, 상기 전원 전압을 공급받는 게이트, 그리고 접지에 연결된 소스를 갖는 제2 NMOS 트랜지스터; 및
    상기 제2 NMOS 트랜지스터의 드레인과 소스 사이에 연결되어, 상기 소스 전압 단자를 통해 제공되는 소스전압을 안정화 시키는 안정화 회로부;
    를 포함하는 전력 증폭기.
  14. 입력 신호의 포락선을 검출하는 포락선 검출부;
    전원전압을 이용하여 소스전압을 생성하는 소스전압 생성부;
    상기 전원전압과 상기 소스전압을 구동 전압으로 공급받아, 상기 포락선 검출부에서 검출된 포락선 신호를 증폭하여 제1 바이어스 전압을 생성하는 포락선 증폭부;
    상기 제1 바이어스 전압을 안정화 시키는 출력 분배부; 및
    상기 제1 바이어스 전압에 따라 상기 입력 신호를 증폭하는 증폭부;
    를 포함하는 전력 증폭기.
  15. 제14항에 있어서, 상기 포락선 증폭부는,
    상기 전원 전압단에 연결된 소스, 상기 포락선 검출부의 출력단에 연결된 게이트, 그리고 제1 접속노드에 연결된 드레인을 갖는 PMOS 트랜지스터; 및
    상기 제1 접속노드에 연결된 드레인, 상기 포락선 검출부의 출력단에 연결된 게이트, 그리고, 상기 소스전압단에 연결된 소스를 갖는 NMOS 트랜지스터; 를 포함하고,
    상기 NMOS 트랜지스터는, 그 드레인과 바디가 전기적으로 연결되는 전력 증폭기.
  16. 제15항에 있어서, 상기 소스전압 생성부는,
    상기 전원전압과 접지 사이에 제1 전류를 생성하고, 상기 제1 전류를 전류 미러링하여 제2 전류를 생성하는 전류 미러 회로; 및
    상기 전원전압의 크기에 따라 결정되는 저항을 갖는 반도체 소자와, 상기 반도체 소저의 저항과 상기 제2 전류에 의해 상기 소스전압을 생성하는 전압 생성 회로;
    를 포함하는 전력 증폭기.
  17. 제16항에 있어서, 상기 전류 미러 회로는,
    상기 전원 전압단에 연결된 소스, 서로 연결된 게이트 및 드레인을 갖는 제1 PMOS 트랜지스터;
    상기 전류 미러 회로의 제1 PMOS 트랜지스터의 드레인에 연결된 드레인, 제어전압을 공급받는 게이트, 그리고 접지에 연결된 소스를 갖는 제1 NMOS 트랜지스터; 및
    상기 전원 전압단에 연결된 소스, 상기 제1 PMOS 트랜지스터의 게이트에 연결된 게이트, 상기 제2 전류를 제공하는 드레인을 갖는 제2 PMOS 트랜지스터;
    를 포함하는 전력 증폭기.
  18. 제17항에 있어서, 상기 전압 생성 회로는,
    상기 전류 미러 회로의 제2 PMOS 트랜지스터의 드레인 및 소스 전압 단자에 연결된 드레인, 상기 전원 전압을 공급받는 게이트, 그리고 접지에 연결된 소스를 갖는 제2 NMOS 트랜지스터; 및
    상기 제2 NMOS 트랜지스터의 드레인과 소스 사이에 연결되어, 상기 소스 전압 단자를 통해 제공되는 소스전압을 안정화 시키는 안정화 회로부;
    를 포함하는 전력 증폭기.
  19. 제18항에 있어서, 상기 출력 분배부는,
    상기 제1 바이어스 전압을 이용하여 상기 제1 바이어스 전압과는 다른 전압레벨을 갖는 제2 바이어스 전압을 생성하여, 상기 제1 및 제2 바이어스 전압을 제공하는 전력 증폭기.
  20. 제19항에 있어서, 상기 증폭부는,
    상기 제1 바이어스 전압에 따라 상기 입력 신호를 증폭하는 제1 전력 증폭기; 및
    상기 제2 바이어스 전압에 따라 상기 입력 신호를 증폭하는 제2 전력 증폭기;
    를 포함하는 전력 증폭기.



KR1020140021384A 2014-02-24 2014-02-24 적응적 바이어스 회로 및 전력 증폭기 KR102000759B1 (ko)

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