JP3594442B2

JP3594442B2 - 半導体装置

Info

Publication number: JP3594442B2
Application number: JP6438897A
Authority: JP
Inventors: 浩三清水; 俊也赤松
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-03-18
Filing date: 1997-03-18
Publication date: 2004-12-02
Anticipated expiration: 2017-03-18
Also published as: JPH10261643A

Description

【０００１】
【発明の属する技術分野】
本発明は、ベアチップをフリップチップ接合して構成される半導体パッケージや、ボールグリッドアレー（ＢＧＡ）、クワットフラットパッケージ（ＱＦＰ）等とプリント基板を接合してなるマルチチップモジュール（ＭＣＭ）といった半導体装置に関する。
【０００２】
【従来の技術】
近年、電子部品の高密度実装化に伴い、入出力端子数の多数化及び端子間のピッチの微細化が進行し、ＣＭＯＳ素子と基板の接合方法は、配線長の長いワイヤボンディング法から、配線長が短く一括接合が可能なフリップチップ接合へと移り変わってきている。
【０００３】
フリップチップ接合では、図１に示したように、例えばＬＳＩ素子等の半導体チップ１を、はんだバンプ２と、Ｔｉ膜３、Ｎｉ膜４及びＡｕ膜６（このＡｕ膜は省かれることもある）等から構成される電極とを介して基板（図示せず）へ直接接合している。接合に用いるはんだ材料として、これまでは鉛−スズ（Ｐｂ−Ｓｎ）系の合金が多く使用されていた。
【０００４】
しかし、鉛（Ｐｂ）には複数の同位体が存在し、それらの同位体はウラン（Ｕ）、トリウム（Ｔｈ）の各崩壊系列中の中間生成物あるいは最終生成物であり、崩壊の際Ｈｅ原子を放出するα崩壊を伴うことから、はんだ中よりα線を生じる。そして、そのα線がＣＭＯＳ素子に到達してソフトエラーを発生させることが知られている。また、Ｐｂは土壌に流出すると酸性雨によって溶け出し環境に影響を及ぼすことが分かっており、環境の面からもＰｂを使わないはんだ材料が強く求められている。
【０００５】
そこで、Ｐｂ系はんだに代わる材料として、ＳｎにＡｇ、Ｂｉ、Ｓｂ、Ｚｎを混合あるいは添加したはんだ材料が使われ始めている。これらの金属元素の混合・添加量は使用するはんだ材料の温度階層によって異なるが、ＣＭＯＳ素子等のはんだ接合においては、Ｓｎが９０％以上含まれる、２００℃以上の比較的高融点のはんだ材料が用いられている。
【０００６】
これまでのＣＭＯＳ素子の接合に用いられていたＰｂ系のはんだ材料、例えばＰｂ−５％Ｓｎといったはんだ材料では、Ｓｎの組成は１０％以下であり、上述の電極の層構成（ＣＭＯＳ側から順に、Ｔｉ、Ｎｉ、Ａｕの層構成）によって信頼性の高い接合体を形成することができた。しかし、Ｓｎの組成比が９０％以上であるＳｎ系のはんだ材料を使用した場合、上述の電極構成で接合を行うと、最も膜厚の大きいＮｉは、はんだ接合工程の際の温度サイクルの間にはんだ材料中のＳｎと反応してはんだ中に拡散し、その結果電極におけるＮｉ膜厚は減少し、接合強度の低下、更にはバンプ欠け、破断等が起きるといった問題が生じていた。
【０００７】
この問題を解決するための手段として、例えば半導体チップを、はんだバンプと、Ｔｉ膜及びＮｉ膜を含む電極とを介して基板へ直接接合し、その際にＮｉ膜中にＮｉのＳｎへの拡散を抑制する金属層としてクロム（Ｃｒ）層を設けた半導体装置が提案されている（特願平８−１８９５５３号）。すなわち、この半導体装置では、図２に示したように、半導体チップ１１がはんだバンプ１２と、そしてＴｉ膜１３、Ｎｉ膜１４、１４’、これらのＮｉ膜の間に挿入されたＣｒ膜１５、及びＡｕ膜１６（このＡｕ膜は省かれることもある）から構成される電極とを介して基板（図示せず）へ直接接合される。
【０００８】
【発明が解決しようとする課題】
この技術によれば、Ｎｉ膜４の中間にＣｒ層を挿入することで、はんだ材料中のＳｎとＣｒ層とが金属間化合物を形成しない、あるいはＳｎとＣｒが固溶しない等の特性を利用して、電極のＮｉがはんだ材料のＳｎ中に拡散しにくい構造としていた。しかし、Ｃｒ層が厚くなると、ＳｎとＣｒとが相溶しないことからＳｎがＣｒ層によりはじかれてしまい、局部的な接合不良の原因になることがあることが分かってきた。
【０００９】
本発明は、Ｓｎ系はんだ材料のはんだバンプを使用する従来技術において問題となることがあったはんだ接合部の欠陥のない半導体装置の提供を目的とする。
【００１０】
【課題を解決するための手段】
一つの側面において、本発明による半導体装置は、半導体チップあるいは半導体パッケージと基板とをはんだバンプで直接接合して構成された半導体装置であって、当該半導体チップあるいは半導体パッケージ上に形成したはんだバンプの下地電極が、前記半導体チップ又は半導体パッケージ側から順に、Ｔｉ、Ｎｉ、Ｐｄ、Ｃｒ、Ｐｄ、Ｎｉの膜構成を有することを特徴とする。
【００１１】
もう一つの側面において、本発明による半導体装置は、半導体チップあるいは半導体パッケージと基板とをはんだバンプで直接接合して構成された半導体装置であって、当該半導体チップあるいは半導体パッケージ上に形成したはんだバンプの下地電極が、当該半導体チップ又は半導体パッケージ側から順に、Ｔｉ、Ｎｉ、Ｃｒ、Ｐｄ、Ｎｉの膜構成を有することを特徴とする。
【００１２】
【発明の実施の形態】
本発明においてはんだバンプを介して基板と接合されるものは、半導体チップ、例としてＣＭＯＳ等のベアチップでよく、あるいはＢＧＡ、ＱＦＰ等に代表される半導体パッケージ類でよい。また、これらが接合される基板は、半導体素子を搭載するのに普通に使用される任意のもの、例えばアルミナ（Ａｌ_２Ｏ_３）、窒化アルミニウム（Ａｌ_３Ｎ_４）基板や、プリント基板等でよい。
【００１３】
本発明は、はんだバンプを形成するはんだ材料が電極材料の拡散が問題となる高いスズ含有量（例えばスズ含有量が９０％以上）のものである半導体装置に対して特に有効であるが、本発明はこれ以外のはんだ材料を用いた半導体装置に対して適用することも可能である。
【００１４】
本発明の第一の側面の半導体装置では、半導体チップあるいは半導体パッケージ上に形成したはんだバンプの下地電極として、Ｔｉ、Ｎｉ、Ｃｒ及びＰｄを含む層で構成されたものを使用する。はんだバンプの下地電極における層構成は、半導体チップ（あるいは半導体パッケージ）側から順に、Ｔｉ膜、Ｎｉ膜、Ｐｄ膜、Ｃｒ膜、Ｐｄ膜、Ｎｉ膜とするのが好適である。すなわちこの層構成は、特願平８−１８９５５３号で提案された下地電極の層構成においてＣｒ膜とその上下のＮｉ膜との間にＰｄ膜をおのおの挿入した構成となっている。この半導体装置を図示すれば、図３のようになり、すなわちＬＳＩ素子等の半導体チップ３１の上に施されたアルミニウム（Ａｌ）等の配線３２の上に、順次、Ｔｉ膜３３、Ｎｉ膜（第一層）３４、Ｐｄ膜３５（第一層）、Ｃｒ膜３６、Ｐｄ膜３７（第二層）及びＮｉ膜３８（第二層）からなる下地電極を設け、その上に形成したはんだバンプ３９を介して、半導体チップ３１が基板（図示せず）に直接接合された構成となる。
【００１５】
この半導体装置のもう一つの態様として、Ｃｒ膜３６の下のＰｄ膜３５（第一層）を省くことも可能である。
【００１６】
上述の従来技術では、Ｃｒ膜をＮｉ膜ではさみこみ、ＳｎとＣｒが金属間化合物を形成しない、あるいはＳｎとＣｒが固溶しない等の特性を利用して、Ｎｉ層がＳｎ中に拡散しにくい構造をとっていた。しかし、Ｃｒ層の膜厚が大きくなると、ＳｎとＣｒが相溶しないことからＳｎがＣｒ層によりはじかれてしまい、局部的な接合不良の原因になることは、既に説明したとおりである。本発明では、バリヤメタル層であるＣｒ膜をＰｄではさみこむかあるいは少なくともＣｒ膜とはんだバンプ側のＮｉ膜との間にＰｄ膜を配置し、且つ、Ｐｄ膜をバリヤメタル層としてＳｎ中へのＮｉ拡散を防止している。
【００１７】
すなわち、本発明においては、ＰｄがＮｉと全率固溶型の状態図をなして金属間化合物を形成せずに相溶し、また、Ｃｒと金属間化合物を形成する特性を利用し、ＣｒとＮｉ、あるいはＳｎと金属間化合物を形成することによりはんだ接合部の接合強度を向上させることが可能である。
【００１８】
本発明においては、Ｃｒ層の膜厚を０．１〜０．５μｍ（１０００〜５０００Å）とするのが好適である。Ｃｒの膜厚が０．１μｍ未満ではＣｒ層によるＮｉの拡散抑制効果が得られず、また０．５μｍを超えるとＣｒ_３Ｐｄ_２層とＣｒ層が混在した状態あるいはＣｒ層が表面層に多く存在した状態となり、Ｐｄ層が消失するため、従来のようにＣｒ層によってＳｎがはじかれて接合不良を起こし良好なはんだ接合部を形成できない。
【００１９】
本発明の第二の側面の半導体装置では、半導体チップあるいは半導体パッケージ上に形成したはんだバンプの下地電極として、Ｔｉ、Ｎｉ及びＰｄを含む層で構成されたものを使用する。この半導体装置を図示すれば、図４のようになり、すなわちＬＳＩ素子等の半導体チップ４１の上に設けられたＡｌ等の配線４２の上に、順次、Ｔｉ膜４３、Ｎｉ膜４４、Ｐｄ膜４５からなる下地電極を設け、その上に形成したはんだバンプ４９を介して、半導体チップ４１が基板（図示せず）に直接接合された構成となる。
【００２０】
このようにＣｒ膜を使用しない下地電極を採用した半導体装置においても、Ｎｉ膜とはんだバンプとの間に設けられたＰｄ膜がバリヤメタル層として働いて、Ｓｎ中へのＮｉの拡散を効果的に防止する。
【００２１】
以上説明したいずれの場合にも、半導体チップあるいは半導体パッケージと基板とをはんだバンプで接合したすると、Ｎｉの膜厚ははんだ材料のＳｎへの熱拡散により減少するが、この接合後の状態においてＮｉ膜厚は少なくとも０．１μｍであるのが好ましく、より好ましいＮｉ膜厚は少なくとも０．３μｍである。Ｐｄ膜を有し、且つ接合後の下地電極においてＮｉが少なくとも０．１μｍの膜厚を持つことによって、良好な接合体を得ることができる。このＮｉ膜厚は、Ｎｉ膜を二つに分けてＣｒ層の上下に配置した場合においてはこの二つのＮｉ膜の合計の膜厚を意味する。このように接合後（ＮｉのＳｎへの熱拡散後）におけるＮｉ膜厚を少なくとも０．１μｍとするためには、はんだバンプで接合する前の下地電極においてＮｉの膜厚は少なくとも０．５μｍ（５０００Å）とすべきである。このＮｉ膜厚も、Ｎｉ膜を二つに分けてＣｒ層の上下に配置した場合においてはこの二つのＮｉ膜の合計の膜厚を意味する。
【００２２】
また、以上説明したいずれの場合にも、Ｐｄの膜厚は０．１〜０．３μｍ（１０００〜３０００Å）であれば十分である。Ｐｄ膜の膜厚が０．１μｍ未満の場合、Ｐｄ膜によるＮｉ拡散抑制効果は不十分となりかねず、また０．３μｍを超える厚いＰｄ膜を形成してもＮｉ拡散抑制効果はほとんど変わらず、不経済になるだけである。Ｃｒ膜をはさんで二つのＰｄ膜が存在する場合にも、各Ｐｄ膜の厚みはこの範囲内にあるのが好ましい。
【００２３】
本発明において下地電極を構成するＴｉ膜の膜厚は、はんだバンプによる接合を利用する場合の通常の下地電極において採用される範囲内であればよく、一般にその膜厚は０．１〜０．２μｍでよい。
【００２４】
本発明の下地電極を構成する各金属膜は、半導体装置の製造で利用されている一般的な方法で形成することができる。そのような方法としては、例えば、蒸着法やスパッタ法を挙げることができる。
【００２５】
本発明によれば、半導体チップあるいは半導体パッケージと基板とをはんだバンプで直接接合して構成され、接合強度の低下やバンプ欠け、破断等の欠陥のない半導体装置が得られる。これらの半導体装置の一例を図５に示すと、この半導体装置は、ＣＭＯＳといったような半導体チップ５１をはんだバンプ５２を介して、窒化アルミニウム基板５５上に形成された銅含有ポリイミドの薄膜配線層５６へ直接接合して構成されたものである。この図において、５８は半導体装置を外部回路へ接続するための外部リードであり、５９は半導体チップ５１を保護するためのキャップである。
【００２６】
本発明の半導体装置のもう一つの例を図６に示す。この半導体装置は、半導体チップ６１をはんだバンプ６２を介して基板６３に接合して構成されたマルチチップモジュール（ＭＣＭ）である。
【００２７】
【実施例】
次に、実施例により本発明を更に説明する。言うまでもなく、本発明はこれらの例により限定されるものではない。
【００２８】
ＬＳＩ素子に対し、はんだバンプの電極として、表１に要約して示したように、膜厚１０００ÅのＴｉ膜、膜厚１０００Å又は２５００ÅのＮｉ膜、膜厚１０００〜３０００ÅのＰｄ膜、膜厚０Å、２００Å、１０００Å、２０００Å、５０００Å又は１００００ÅのＣｒ膜、膜厚１０００〜３０００ÅのＰｄ膜、膜厚１０００Å又は２５００ÅのＮｉ膜、及び膜厚１０００オングストロームのＡｕ膜を、順次蒸着法あるいはスパッタ法により形成して、試料番号１〜１２の半導体チップを製作した。同様に、ＬＳＩ素子に対し、やはり表１に要約して示したように、膜厚１０００ÅのＴｉ膜、膜厚５０００Å又は１００００ÅのＮｉ膜、膜厚１０００〜３０００ÅのＰｄ膜、及び膜厚１０００オングストロームのＡｕ膜を、順次蒸着法あるいはスパッタ法により形成して、試料番号１３〜１６の半導体チップを製作した。
【００２９】
各半導体チップに被着したＡｕ層の上に、はんだ材料として表１に示した組成のスズ系はんだ合金を使用して、ＤＰ（ディンプルプレート）法、めっき法又ははんだボールによってはんだバンプを形成し、フラックスを塗布した後、これらの半導体チップをコンベア炉中で窒化アルミニウム基板へフリップチップ接合により接合させた。はんだバンプ径は７０〜１００μｍであり、バンプ間のピッチは１５０〜２１０μｍであり、バンプ数は５００〜２５００個であった。
【００３０】
はんだ付け完了後、炉から取り出した各試料を観察したところ、１０００ÅのＮｉ膜を二つ備えたいずれの試料（試料１〜６）でもバンプ欠けが数十個見られ、Ｎｉ膜が認められなくなっていた（比較例）。また、２５００ÅのＮｉ膜を二つ備え、Ｃｒの膜厚が０Å又は２００Åの試料７、８では、バンプ欠けは認められなかったが、接合強度が弱く、はんだ付けしてから冷却後あるいは数サイクルの温度サイクル試験で接合が破壊される現象がみられた（比較例）。これらに対して、２５００ÅのＮｉ膜を二つ備え、Ｃｒの膜厚が１０００Å、２０００Å又は５０００Åである、本発明の実施例に相当する試料９〜１１においては、バンプ欠けは認められず、且つ０．３μｍ以上のＮｉが残存していて接合強度も十分であった。その一方、膜厚２５００ÅのＮｉ膜を二つ備え、Ｃｒの膜厚が１００００Åの試料１２ではバンプ欠けが観測された（比較例）。
【００３１】
また、Ｃｒ膜を用いず、膜厚５０００Å又は１００００Åの単一のＮｉ膜の上に膜厚１０００〜３０００ÅのＰｄ膜を設けた、本発明の実施例に相当する試料１３〜１６にあっては、バンプ欠けは全く観測されず、接合強度も十分であった。
【００３２】
次に、表１に示したはんだ材料を用い、同じく表１に示した膜構成の下地電極を形成した半導体チップ（試料１７〜１９）を先の例におけるのと同様のやり方で窒化アルミニウム基板にフリップチップ接合し、やはり先に説明したとおりに熱処理後、その接合具合を観測した。Ｎｉ膜が５０００ÅであるがＣｒ膜もＰｄ膜もない試料１７でも、Ｎｉ膜の合計の膜厚が５０００Åであり且つＣｒ膜を備えた試料１８でも、バンブ欠けが観測された（比較例）。一方、試料１９は鉛を主成分としたはんだ合金を使用した比較例であって、この場合バンプ欠けは認められなかったが、はんだ合金に多量の鉛（Ｐｂ）が含まれているため、先に説明したようにソフトエラーを発生させる危惧がある。
【００３３】
【表１】

【００３４】
本発明は、ここで実例を挙げて説明したＣＭＯＳ素子のフリップチップ接合のみならず、Ｓｎを主成分としたはんだでその他のＢＧＡ、ＱＦＰ等を接合して製作された半導体装置にあっても同様に良好な接合特性をもたらす。
【００３５】
【発明の効果】
以上説明したように、本発明によれば、鉛成分をなくす要請に対応したＳｎ系はんだ合金でフリップチップ接合あるいは他の接合方式により半導体チップやＢＧＡ、ＱＦＰ等を基板に接合した、バンプ欠け、はんだ付け不良といった障害のない良好なはんだ接合部を備えた半導体装置を提供することができる。
【図面の簡単な説明】
【図１】従来技術を説明する図である。
【図２】もう一つの従来技術を説明する図である。
【図３】本発明の半導体装置で用いられるはんだ接合の一例を説明する図である。
【図４】本発明の半導体装置で用いられるはんだ接合のもう一つの例を説明する図である。
【図５】本発明の半導体装置の一例を説明する図である。
【図６】本発明の半導体装置のもう一つの例を説明する図である。
【符号の説明】
１、１１…半導体チップ
２、１２…はんだバンプ
３、１３…Ｔｉ膜
４、１４、１４’…Ｎｉ膜
１５…Ｃｒ膜
６、１６…Ａｕ膜
３１、４１…半導体チップ
３２、４２…Ａｌ配線層
３３、４３…Ｔｉ膜
３４、３８、４４…Ｎｉ膜
３５、３７、４５…Ｐｄ膜
３６…Ｃｒ膜
３９、４９…はんだバンプ
５１、６１…半導体チップ
５２、６２…はんだバンプ
５５、６３…基板
５６…薄膜配線層

Claims

半導体チップあるいは半導体パッケージと基板とをはんだバンプで直接結合して構成された半導体装置であって、当該半導体チップあるいは半導体パッケージ上に形成したはんだバンプの下地電極が、前記半導体チップ又は半導体パッケージ側から順に、Ｔｉ、Ｎｉ、Ｐｄ、Ｃｒ、Ｐｄ、Ｎｉの膜構成を有することを特徴とする半導体装置。
半導体チップあるいは半導体パッケージと基板とをはんだバンプで直接結合して構成された半導体装置であって、当該半導体チップあるいは半導体パッケージ上に形成したはんだバンプの下地電極が、前記半導体チップ又は半導体パッケージ側から順に、Ｔｉ、Ｎｉ、Ｃｒ、Ｐｄ、Ｎｉの膜構成を有することを特徴とする半導体装置。
前記Ｃｒの膜厚が０．１〜０．５μｍである、請求項１または２に記載の半導体装置。
前記下地電極におけるＮｉ膜の厚みが少なくとも０．１μｍである、請求項１から３までのいずれか一つに記載の半導体装置。
前記下地電極におけるＮｉ膜の厚みが少なくとも０．３μｍである、請求項４記載の半導体装置。