JPH10261643A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10261643A JPH10261643A JP6438897A JP6438897A JPH10261643A JP H10261643 A JPH10261643 A JP H10261643A JP 6438897 A JP6438897 A JP 6438897A JP 6438897 A JP6438897 A JP 6438897A JP H10261643 A JPH10261643 A JP H10261643A
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- semiconductor
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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Abstract
(57)【要約】
【課題】 はんだバンプを使用して半導体チップその他
を基板に接合した半導体装置であって、その接合部の欠
陥のない半導体装置を提供する。 【解決手段】 半導体チップ３１と基板とをはんだバン
プ３９で直接結合して構成された半導体装置であって、
当該半導体チップ３１上に形成したはんだバンプ３９の
下地電極がＴｉ膜３３、Ｎｉ膜３４、３８、Ｃｒ膜３６
及びＰｄ膜３５、３７を含む層で構成される。単一の厚
いＮｉ膜を使用し、半導体チップ側から順に、Ｔｉ、Ｎ
ｉ及びＰｄの膜構成とすることも可能である。
を基板に接合した半導体装置であって、その接合部の欠
陥のない半導体装置を提供する。 【解決手段】 半導体チップ３１と基板とをはんだバン
プ３９で直接結合して構成された半導体装置であって、
当該半導体チップ３１上に形成したはんだバンプ３９の
下地電極がＴｉ膜３３、Ｎｉ膜３４、３８、Ｃｒ膜３６
及びＰｄ膜３５、３７を含む層で構成される。単一の厚
いＮｉ膜を使用し、半導体チップ側から順に、Ｔｉ、Ｎ
ｉ及びＰｄの膜構成とすることも可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、ベアチップをフリ
ップチップ接合して構成される半導体パッケージや、ボ
ールグリッドアレー（ＢＧＡ）、クワットフラットパッ
ケージ（ＱＦＰ）等とプリント基板を接合してなるマル
チチップモジュール（ＭＣＭ）といった半導体装置に関
する。
ップチップ接合して構成される半導体パッケージや、ボ
ールグリッドアレー（ＢＧＡ）、クワットフラットパッ
ケージ（ＱＦＰ）等とプリント基板を接合してなるマル
チチップモジュール（ＭＣＭ）といった半導体装置に関
する。
【０００２】
【従来の技術】近年、電子部品の高密度実装化に伴い、
入出力端子数の多数化及び端子間のピッチの微細化が進
行し、ＣＭＯＳ素子と基板の接合方法は、配線長の長い
ワイヤボンディング法から、配線長が短く一括接合が可
能なフリップチップ接合へと移り変わってきている。
入出力端子数の多数化及び端子間のピッチの微細化が進
行し、ＣＭＯＳ素子と基板の接合方法は、配線長の長い
ワイヤボンディング法から、配線長が短く一括接合が可
能なフリップチップ接合へと移り変わってきている。
【０００３】フリップチップ接合では、図１に示したよ
うに、例えばＬＳＩ素子等の半導体チップ１を、はんだ
バンプ２と、Ｔｉ膜３、Ｎｉ膜４及びＡｕ膜６（このＡ
ｕ膜は省かれることもある）等から構成される電極とを
介して基板（図示せず）へ直接接合している。接合に用
いるはんだ材料として、これまでは鉛−スズ（Ｐｂ−Ｓ
ｎ）系の合金が多く使用されていた。
うに、例えばＬＳＩ素子等の半導体チップ１を、はんだ
バンプ２と、Ｔｉ膜３、Ｎｉ膜４及びＡｕ膜６（このＡ
ｕ膜は省かれることもある）等から構成される電極とを
介して基板（図示せず）へ直接接合している。接合に用
いるはんだ材料として、これまでは鉛−スズ（Ｐｂ−Ｓ
ｎ）系の合金が多く使用されていた。
【０００４】しかし、鉛（Ｐｂ）には複数の同位体が存
在し、それらの同位体はウラン（Ｕ）、トリウム（Ｔ
ｈ）の各崩壊系列中の中間生成物あるいは最終生成物で
あり、崩壊の際Ｈｅ原子を放出するα崩壊を伴うことか
ら、はんだ中よりα線を生じる。そして、そのα線がＣ
ＭＯＳ素子に到達してソフトエラーを発生させることが
知られている。また、Ｐｂは土壌に流出すると酸性雨に
よって溶け出し環境に影響を及ぼすことが分かってお
り、環境の面からもＰｂを使わないはんだ材料が強く求
められている。
在し、それらの同位体はウラン（Ｕ）、トリウム（Ｔ
ｈ）の各崩壊系列中の中間生成物あるいは最終生成物で
あり、崩壊の際Ｈｅ原子を放出するα崩壊を伴うことか
ら、はんだ中よりα線を生じる。そして、そのα線がＣ
ＭＯＳ素子に到達してソフトエラーを発生させることが
知られている。また、Ｐｂは土壌に流出すると酸性雨に
よって溶け出し環境に影響を及ぼすことが分かってお
り、環境の面からもＰｂを使わないはんだ材料が強く求
められている。
【０００５】そこで、Ｐｂ系はんだに代わる材料とし
て、ＳｎにＡｇ、Ｂｉ、Ｓｂ、Ｚｎを混合あるいは添加
したはんだ材料が使われ始めている。これらの金属元素
の混合・添加量は使用するはんだ材料の温度階層によっ
て異なるが、ＣＭＯＳ素子等のはんだ接合においては、
Ｓｎが９０％以上含まれる、２００℃以上の比較的高融
点のはんだ材料が用いられている。
て、ＳｎにＡｇ、Ｂｉ、Ｓｂ、Ｚｎを混合あるいは添加
したはんだ材料が使われ始めている。これらの金属元素
の混合・添加量は使用するはんだ材料の温度階層によっ
て異なるが、ＣＭＯＳ素子等のはんだ接合においては、
Ｓｎが９０％以上含まれる、２００℃以上の比較的高融
点のはんだ材料が用いられている。
【０００６】これまでのＣＭＯＳ素子の接合に用いられ
ていたＰｂ系のはんだ材料、例えばＰｂ−５％Ｓｎとい
ったはんだ材料では、Ｓｎの組成は１０％以下であり、
上述の電極の層構成（ＣＭＯＳ側から順に、Ｔｉ、Ｎ
ｉ、Ａｕの層構成）によって信頼性の高い接合体を形成
することができた。しかし、Ｓｎの組成比が９０％以上
であるＳｎ系のはんだ材料を使用した場合、上述の電極
構成で接合を行うと、最も膜厚の大きいＮｉは、はんだ
接合工程の際の温度サイクルの間にはんだ材料中のＳｎ
と反応してはんだ中に拡散し、その結果電極におけるＮ
ｉ膜厚は減少し、接合強度の低下、更にはバンプ欠け、
破断等が起きるといった問題が生じていた。
ていたＰｂ系のはんだ材料、例えばＰｂ−５％Ｓｎとい
ったはんだ材料では、Ｓｎの組成は１０％以下であり、
上述の電極の層構成（ＣＭＯＳ側から順に、Ｔｉ、Ｎ
ｉ、Ａｕの層構成）によって信頼性の高い接合体を形成
することができた。しかし、Ｓｎの組成比が９０％以上
であるＳｎ系のはんだ材料を使用した場合、上述の電極
構成で接合を行うと、最も膜厚の大きいＮｉは、はんだ
接合工程の際の温度サイクルの間にはんだ材料中のＳｎ
と反応してはんだ中に拡散し、その結果電極におけるＮ
ｉ膜厚は減少し、接合強度の低下、更にはバンプ欠け、
破断等が起きるといった問題が生じていた。
【０００７】この問題を解決するための手段として、例
えば半導体チップを、はんだバンプと、Ｔｉ膜及びＮｉ
膜を含む電極とを介して基板へ直接接合し、その際にＮ
ｉ膜中にＮｉのＳｎへの拡散を抑制する金属層としてク
ロム（Ｃｒ）層を設けた半導体装置が提案されている
（特願平８−１８９５５３号）。すなわち、この半導体
装置では、図２に示したように、半導体チップ１１がは
んだバンプ１２と、そしてＴｉ膜１３、Ｎｉ膜１４、１
４’、これらのＮｉ膜の間に挿入されたＣｒ膜１５、及
びＡｕ膜１６（このＡｕ膜は省かれることもある）から
構成される電極とを介して基板（図示せず）へ直接接合
される。
えば半導体チップを、はんだバンプと、Ｔｉ膜及びＮｉ
膜を含む電極とを介して基板へ直接接合し、その際にＮ
ｉ膜中にＮｉのＳｎへの拡散を抑制する金属層としてク
ロム（Ｃｒ）層を設けた半導体装置が提案されている
（特願平８−１８９５５３号）。すなわち、この半導体
装置では、図２に示したように、半導体チップ１１がは
んだバンプ１２と、そしてＴｉ膜１３、Ｎｉ膜１４、１
４’、これらのＮｉ膜の間に挿入されたＣｒ膜１５、及
びＡｕ膜１６（このＡｕ膜は省かれることもある）から
構成される電極とを介して基板（図示せず）へ直接接合
される。
【０００８】
【発明が解決しようとする課題】この技術によれば、Ｎ
ｉ膜４の中間にＣｒ層を挿入することで、はんだ材料中
のＳｎとＣｒ層とが金属間化合物を形成しない、あるい
はＳｎとＣｒが固溶しない等の特性を利用して、電極の
Ｎｉがはんだ材料のＳｎ中に拡散しにくい構造としてい
た。しかし、Ｃｒ層が厚くなると、ＳｎとＣｒとが相溶
しないことからＳｎがＣｒ層によりはじかれてしまい、
局部的な接合不良の原因になることがあることが分かっ
てきた。
ｉ膜４の中間にＣｒ層を挿入することで、はんだ材料中
のＳｎとＣｒ層とが金属間化合物を形成しない、あるい
はＳｎとＣｒが固溶しない等の特性を利用して、電極の
Ｎｉがはんだ材料のＳｎ中に拡散しにくい構造としてい
た。しかし、Ｃｒ層が厚くなると、ＳｎとＣｒとが相溶
しないことからＳｎがＣｒ層によりはじかれてしまい、
局部的な接合不良の原因になることがあることが分かっ
てきた。
【０００９】本発明は、Ｓｎ系はんだ材料のはんだバン
プを使用する従来技術において問題となることがあった
はんだ接合部の欠陥のない半導体装置の提供を目的とす
る。
プを使用する従来技術において問題となることがあった
はんだ接合部の欠陥のない半導体装置の提供を目的とす
る。
【００１０】
【課題を解決するための手段】一つの側面において、本
発明による半導体装置は、半導体チップあるいは半導体
パッケージと基板とをはんだバンプで直接接合して構成
された半導体装置であって、当該半導体チップあるいは
半導体パッケージ上に形成したはんだバンプの下地電極
がチタン（Ｔｉ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）
及びパラジウム（Ｐｄ）を含む層で構成されていること
を特徴とする。
発明による半導体装置は、半導体チップあるいは半導体
パッケージと基板とをはんだバンプで直接接合して構成
された半導体装置であって、当該半導体チップあるいは
半導体パッケージ上に形成したはんだバンプの下地電極
がチタン（Ｔｉ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）
及びパラジウム（Ｐｄ）を含む層で構成されていること
を特徴とする。
【００１１】もう一つの側面において、本発明による半
導体装置は、半導体チップあるいは半導体パッケージと
基板とをはんだバンプで直接接合して構成された半導体
装置であって、当該半導体チップあるいは半導体パッケ
ージ上に形成したはんだバンプの下地電極が、当該半導
体チップ又は半導体パッケージ側から順に、Ｔｉ、Ｎｉ
及びＰｄの膜構成を有することを特徴とする。
導体装置は、半導体チップあるいは半導体パッケージと
基板とをはんだバンプで直接接合して構成された半導体
装置であって、当該半導体チップあるいは半導体パッケ
ージ上に形成したはんだバンプの下地電極が、当該半導
体チップ又は半導体パッケージ側から順に、Ｔｉ、Ｎｉ
及びＰｄの膜構成を有することを特徴とする。
【００１２】
【発明の実施の形態】本発明においてはんだバンプを介
して基板と接合されるものは、半導体チップ、例として
ＣＭＯＳ等のベアチップでよく、あるいはＢＧＡ、ＱＦ
Ｐ等に代表される半導体パッケージ類でよい。また、こ
れらが接合される基板は、半導体素子を搭載するのに普
通に使用される任意のもの、例えばアルミナ（Ａｌ2 Ｏ
3 ）、窒化アルミニウム（Ａｌ3 Ｎ4 ）基板や、プリン
ト基板等でよい。
して基板と接合されるものは、半導体チップ、例として
ＣＭＯＳ等のベアチップでよく、あるいはＢＧＡ、ＱＦ
Ｐ等に代表される半導体パッケージ類でよい。また、こ
れらが接合される基板は、半導体素子を搭載するのに普
通に使用される任意のもの、例えばアルミナ（Ａｌ2 Ｏ
3 ）、窒化アルミニウム（Ａｌ3 Ｎ4 ）基板や、プリン
ト基板等でよい。
【００１３】本発明は、はんだバンプを形成するはんだ
材料が電極材料の拡散が問題となる高いスズ含有量（例
えばスズ含有量が９０％以上）のものである半導体装置
に対して特に有効であるが、本発明はこれ以外のはんだ
材料を用いた半導体装置に対して適用することも可能で
ある。
材料が電極材料の拡散が問題となる高いスズ含有量（例
えばスズ含有量が９０％以上）のものである半導体装置
に対して特に有効であるが、本発明はこれ以外のはんだ
材料を用いた半導体装置に対して適用することも可能で
ある。
【００１４】本発明の第一の側面の半導体装置では、半
導体チップあるいは半導体パッケージ上に形成したはん
だバンプの下地電極として、Ｔｉ、Ｎｉ、Ｃｒ及びＰｄ
を含む層で構成されたものを使用する。はんだバンプの
下地電極における層構成は、半導体チップ（あるいは半
導体パッケージ）側から順に、Ｔｉ膜、Ｎｉ膜、Ｐｄ
膜、Ｃｒ膜、Ｐｄ膜、Ｎｉ膜とするのが好適である。す
なわちこの層構成は、特願平８−１８９５５３号で提案
された下地電極の層構成においてＣｒ膜とその上下のＮ
ｉ膜との間にＰｄ膜をおのおの挿入した構成となってい
る。この半導体装置を図示すれば、図３のようになり、
すなわちＬＳＩ素子等の半導体チップ３１の上に施され
たアルミニウム（Ａｌ）等の配線３２の上に、順次、Ｔ
ｉ膜３３、Ｎｉ膜（第一層）３４、Ｐｄ膜３５（第一
層）、Ｃｒ膜３６、Ｐｄ膜３７（第二層）及びＮｉ膜３
８（第二層）からなる下地電極を設け、その上に形成し
たはんだバンプ３９を介して、半導体チップ３１が基板
（図示せず）に直接接合された構成となる。
導体チップあるいは半導体パッケージ上に形成したはん
だバンプの下地電極として、Ｔｉ、Ｎｉ、Ｃｒ及びＰｄ
を含む層で構成されたものを使用する。はんだバンプの
下地電極における層構成は、半導体チップ（あるいは半
導体パッケージ）側から順に、Ｔｉ膜、Ｎｉ膜、Ｐｄ
膜、Ｃｒ膜、Ｐｄ膜、Ｎｉ膜とするのが好適である。す
なわちこの層構成は、特願平８−１８９５５３号で提案
された下地電極の層構成においてＣｒ膜とその上下のＮ
ｉ膜との間にＰｄ膜をおのおの挿入した構成となってい
る。この半導体装置を図示すれば、図３のようになり、
すなわちＬＳＩ素子等の半導体チップ３１の上に施され
たアルミニウム（Ａｌ）等の配線３２の上に、順次、Ｔ
ｉ膜３３、Ｎｉ膜（第一層）３４、Ｐｄ膜３５（第一
層）、Ｃｒ膜３６、Ｐｄ膜３７（第二層）及びＮｉ膜３
８（第二層）からなる下地電極を設け、その上に形成し
たはんだバンプ３９を介して、半導体チップ３１が基板
（図示せず）に直接接合された構成となる。
【００１５】この半導体装置のもう一つの態様として、
Ｃｒ膜３６の下のＰｄ膜３５（第一層）を省くことも可
能である。
Ｃｒ膜３６の下のＰｄ膜３５（第一層）を省くことも可
能である。
【００１６】上述の従来技術では、Ｃｒ膜をＮｉ膜では
さみこみ、ＳｎとＣｒが金属間化合物を形成しない、あ
るいはＳｎとＣｒが固溶しない等の特性を利用して、Ｎ
ｉ層がＳｎ中に拡散しにくい構造をとっていた。しか
し、Ｃｒ層の膜厚が大きくなると、ＳｎとＣｒが相溶し
ないことからＳｎがＣｒ層によりはじかれてしまい、局
部的な接合不良の原因になることは、既に説明したとお
りである。本発明では、バリヤメタル層であるＣｒ膜を
Ｐｄではさみこむかあるいは少なくともＣｒ膜とはんだ
バンプ側のＮｉ膜との間にＰｄ膜を配置し、且つ、Ｐｄ
膜をバリヤメタル層としてＳｎ中へのＮｉ拡散を防止し
ている。
さみこみ、ＳｎとＣｒが金属間化合物を形成しない、あ
るいはＳｎとＣｒが固溶しない等の特性を利用して、Ｎ
ｉ層がＳｎ中に拡散しにくい構造をとっていた。しか
し、Ｃｒ層の膜厚が大きくなると、ＳｎとＣｒが相溶し
ないことからＳｎがＣｒ層によりはじかれてしまい、局
部的な接合不良の原因になることは、既に説明したとお
りである。本発明では、バリヤメタル層であるＣｒ膜を
Ｐｄではさみこむかあるいは少なくともＣｒ膜とはんだ
バンプ側のＮｉ膜との間にＰｄ膜を配置し、且つ、Ｐｄ
膜をバリヤメタル層としてＳｎ中へのＮｉ拡散を防止し
ている。
【００１７】すなわち、本発明においては、ＰｄがＮｉ
と全率固溶型の状態図をなして金属間化合物を形成せず
に相溶し、また、Ｃｒと金属間化合物を形成する特性を
利用し、ＣｒとＮｉ、あるいはＳｎと金属間化合物を形
成することによりはんだ接合部の接合強度を向上させる
ことが可能である。
と全率固溶型の状態図をなして金属間化合物を形成せず
に相溶し、また、Ｃｒと金属間化合物を形成する特性を
利用し、ＣｒとＮｉ、あるいはＳｎと金属間化合物を形
成することによりはんだ接合部の接合強度を向上させる
ことが可能である。
【００１８】本発明においては、Ｃｒ層の膜厚を０．１
〜０．５μｍ（１０００〜５０００Å）とするのが好適
である。Ｃｒの膜厚が０．１μｍ未満ではＣｒ層による
Ｎｉの拡散抑制効果が得られず、また０．５μｍを超え
るとＣｒ3 Ｐｄ2 層とＣｒ層が混在した状態あるいはＣ
ｒ層が表面層に多く存在した状態となり、Ｐｄ層が消失
するため、従来のようにＣｒ層によってＳｎがはじかれ
て接合不良を起こし良好なはんだ接合部を形成できな
い。
〜０．５μｍ（１０００〜５０００Å）とするのが好適
である。Ｃｒの膜厚が０．１μｍ未満ではＣｒ層による
Ｎｉの拡散抑制効果が得られず、また０．５μｍを超え
るとＣｒ3 Ｐｄ2 層とＣｒ層が混在した状態あるいはＣ
ｒ層が表面層に多く存在した状態となり、Ｐｄ層が消失
するため、従来のようにＣｒ層によってＳｎがはじかれ
て接合不良を起こし良好なはんだ接合部を形成できな
い。
【００１９】本発明の第二の側面の半導体装置では、半
導体チップあるいは半導体パッケージ上に形成したはん
だバンプの下地電極として、Ｔｉ、Ｎｉ及びＰｄを含む
層で構成されたものを使用する。この半導体装置を図示
すれば、図４のようになり、すなわちＬＳＩ素子等の半
導体チップ４１の上に設けられたＡｌ等の配線４２の上
に、順次、Ｔｉ膜４３、Ｎｉ膜４４、Ｐｄ膜４５からな
る下地電極を設け、その上に形成したはんだバンプ４９
を介して、半導体チップ４１が基板（図示せず）に直接
接合された構成となる。
導体チップあるいは半導体パッケージ上に形成したはん
だバンプの下地電極として、Ｔｉ、Ｎｉ及びＰｄを含む
層で構成されたものを使用する。この半導体装置を図示
すれば、図４のようになり、すなわちＬＳＩ素子等の半
導体チップ４１の上に設けられたＡｌ等の配線４２の上
に、順次、Ｔｉ膜４３、Ｎｉ膜４４、Ｐｄ膜４５からな
る下地電極を設け、その上に形成したはんだバンプ４９
を介して、半導体チップ４１が基板（図示せず）に直接
接合された構成となる。
【００２０】このようにＣｒ膜を使用しない下地電極を
採用した半導体装置においても、Ｎｉ膜とはんだバンプ
との間に設けられたＰｄ膜がバリヤメタル層として働い
て、Ｓｎ中へのＮｉの拡散を効果的に防止する。
採用した半導体装置においても、Ｎｉ膜とはんだバンプ
との間に設けられたＰｄ膜がバリヤメタル層として働い
て、Ｓｎ中へのＮｉの拡散を効果的に防止する。
【００２１】以上説明したいずれの場合にも、半導体チ
ップあるいは半導体パッケージと基板とをはんだバンプ
で接合したすると、Ｎｉの膜厚ははんだ材料のＳｎへの
熱拡散により減少するが、この接合後の状態においてＮ
ｉ膜厚は少なくとも０．１μｍであるのが好ましく、よ
り好ましいＮｉ膜厚は少なくとも０．３μｍである。Ｐ
ｄ膜を有し、且つ接合後の下地電極においてＮｉが少な
くとも０．１μｍの膜厚を持つことによって、良好な接
合体を得ることができる。このＮｉ膜厚は、Ｎｉ膜を二
つに分けてＣｒ層の上下に配置した場合においてはこの
二つのＮｉ膜の合計の膜厚を意味する。このように接合
後（ＮｉのＳｎへの熱拡散後）におけるＮｉ膜厚を少な
くとも０．１μｍとするためには、はんだバンプで接合
する前の下地電極においてＮｉの膜厚は少なくとも０．
５μｍ（５０００Å）とすべきである。このＮｉ膜厚
も、Ｎｉ膜を二つに分けてＣｒ層の上下に配置した場合
においてはこの二つのＮｉ膜の合計の膜厚を意味する。
ップあるいは半導体パッケージと基板とをはんだバンプ
で接合したすると、Ｎｉの膜厚ははんだ材料のＳｎへの
熱拡散により減少するが、この接合後の状態においてＮ
ｉ膜厚は少なくとも０．１μｍであるのが好ましく、よ
り好ましいＮｉ膜厚は少なくとも０．３μｍである。Ｐ
ｄ膜を有し、且つ接合後の下地電極においてＮｉが少な
くとも０．１μｍの膜厚を持つことによって、良好な接
合体を得ることができる。このＮｉ膜厚は、Ｎｉ膜を二
つに分けてＣｒ層の上下に配置した場合においてはこの
二つのＮｉ膜の合計の膜厚を意味する。このように接合
後（ＮｉのＳｎへの熱拡散後）におけるＮｉ膜厚を少な
くとも０．１μｍとするためには、はんだバンプで接合
する前の下地電極においてＮｉの膜厚は少なくとも０．
５μｍ（５０００Å）とすべきである。このＮｉ膜厚
も、Ｎｉ膜を二つに分けてＣｒ層の上下に配置した場合
においてはこの二つのＮｉ膜の合計の膜厚を意味する。
【００２２】また、以上説明したいずれの場合にも、Ｐ
ｄの膜厚は０．１〜０．３μｍ（１０００〜３０００
Å）であれば十分である。Ｐｄ膜の膜厚が０．１μｍ未
満の場合、Ｐｄ膜によるＮｉ拡散抑制効果は不十分とな
りかねず、また０．３μｍを超える厚いＰｄ膜を形成し
てもＮｉ拡散抑制効果はほとんど変わらず、不経済にな
るだけである。Ｃｒ膜をはさんで二つのＰｄ膜が存在す
る場合にも、各Ｐｄ膜の厚みはこの範囲内にあるのが好
ましい。
ｄの膜厚は０．１〜０．３μｍ（１０００〜３０００
Å）であれば十分である。Ｐｄ膜の膜厚が０．１μｍ未
満の場合、Ｐｄ膜によるＮｉ拡散抑制効果は不十分とな
りかねず、また０．３μｍを超える厚いＰｄ膜を形成し
てもＮｉ拡散抑制効果はほとんど変わらず、不経済にな
るだけである。Ｃｒ膜をはさんで二つのＰｄ膜が存在す
る場合にも、各Ｐｄ膜の厚みはこの範囲内にあるのが好
ましい。
【００２３】本発明において下地電極を構成するＴｉ膜
の膜厚は、はんだバンプによる接合を利用する場合の通
常の下地電極において採用される範囲内であればよく、
一般にその膜厚は０．１〜０．２μｍでよい。
の膜厚は、はんだバンプによる接合を利用する場合の通
常の下地電極において採用される範囲内であればよく、
一般にその膜厚は０．１〜０．２μｍでよい。
【００２４】本発明の下地電極を構成する各金属膜は、
半導体装置の製造で利用されている一般的な方法で形成
することができる。そのような方法としては、例えば、
蒸着法やスパッタ法を挙げることができる。
半導体装置の製造で利用されている一般的な方法で形成
することができる。そのような方法としては、例えば、
蒸着法やスパッタ法を挙げることができる。
【００２５】本発明によれば、半導体チップあるいは半
導体パッケージと基板とをはんだバンプで直接接合して
構成され、接合強度の低下やバンプ欠け、破断等の欠陥
のない半導体装置が得られる。これらの半導体装置の一
例を図５に示すと、この半導体装置は、ＣＭＯＳといっ
たような半導体チップ５１をはんだバンプ５２を介し
て、窒化アルミニウム基板５５上に形成された銅含有ポ
リイミドの薄膜配線層５６へ直接接合して構成されたも
のである。この図において、５８は半導体装置を外部回
路へ接続するための外部リードであり、５９は半導体チ
ップ５１を保護するためのキャップである。
導体パッケージと基板とをはんだバンプで直接接合して
構成され、接合強度の低下やバンプ欠け、破断等の欠陥
のない半導体装置が得られる。これらの半導体装置の一
例を図５に示すと、この半導体装置は、ＣＭＯＳといっ
たような半導体チップ５１をはんだバンプ５２を介し
て、窒化アルミニウム基板５５上に形成された銅含有ポ
リイミドの薄膜配線層５６へ直接接合して構成されたも
のである。この図において、５８は半導体装置を外部回
路へ接続するための外部リードであり、５９は半導体チ
ップ５１を保護するためのキャップである。
【００２６】本発明の半導体装置のもう一つの例を図６
に示す。この半導体装置は、半導体チップ６１をはんだ
バンプ６２を介して基板６３に接合して構成されたマル
チチップモジュール（ＭＣＭ）である。
に示す。この半導体装置は、半導体チップ６１をはんだ
バンプ６２を介して基板６３に接合して構成されたマル
チチップモジュール（ＭＣＭ）である。
【００２７】
【実施例】次に、実施例により本発明を更に説明する。
言うまでもなく、本発明はこれらの例により限定される
ものではない。
言うまでもなく、本発明はこれらの例により限定される
ものではない。
【００２８】ＬＳＩ素子に対し、はんだバンプの電極と
して、表１に要約して示したように、膜厚１０００Åの
Ｔｉ膜、膜厚１０００Å又は２５００ÅのＮｉ膜、膜厚
１０００〜３０００ÅのＰｄ膜、膜厚０Å、２００Å、
１０００Å、２０００Å、５０００Å又は１００００Å
のＣｒ膜、膜厚１０００〜３０００ÅのＰｄ膜、膜厚１
０００Å又は２５００ÅのＮｉ膜、及び膜厚１０００オ
ングストロームのＡｕ膜を、順次蒸着法あるいはスパッ
タ法により形成して、試料番号１〜１２の半導体チップ
を製作した。同様に、ＬＳＩ素子に対し、やはり表１に
要約して示したように、膜厚１０００ÅのＴｉ膜、膜厚
５０００Å又は１００００ÅのＮｉ膜、膜厚１０００〜
３０００ÅのＰｄ膜、及び膜厚１０００オングストロー
ムのＡｕ膜を、順次蒸着法あるいはスパッタ法により形
成して、試料番号１３〜１６の半導体チップを製作し
た。
して、表１に要約して示したように、膜厚１０００Åの
Ｔｉ膜、膜厚１０００Å又は２５００ÅのＮｉ膜、膜厚
１０００〜３０００ÅのＰｄ膜、膜厚０Å、２００Å、
１０００Å、２０００Å、５０００Å又は１００００Å
のＣｒ膜、膜厚１０００〜３０００ÅのＰｄ膜、膜厚１
０００Å又は２５００ÅのＮｉ膜、及び膜厚１０００オ
ングストロームのＡｕ膜を、順次蒸着法あるいはスパッ
タ法により形成して、試料番号１〜１２の半導体チップ
を製作した。同様に、ＬＳＩ素子に対し、やはり表１に
要約して示したように、膜厚１０００ÅのＴｉ膜、膜厚
５０００Å又は１００００ÅのＮｉ膜、膜厚１０００〜
３０００ÅのＰｄ膜、及び膜厚１０００オングストロー
ムのＡｕ膜を、順次蒸着法あるいはスパッタ法により形
成して、試料番号１３〜１６の半導体チップを製作し
た。
【００２９】各半導体チップに被着したＡｕ層の上に、
はんだ材料として表１に示した組成のスズ系はんだ合金
を使用して、ＤＰ（ディンプルプレート）法、めっき法
又ははんだボールによってはんだバンプを形成し、フラ
ックスを塗布した後、これらの半導体チップをコンベア
炉中で窒化アルミニウム基板へフリップチップ接合によ
り接合させた。はんだバンプ径は７０〜１００μｍであ
り、バンプ間のピッチは１５０〜２１０μｍであり、バ
ンプ数は５００〜２５００個であった。
はんだ材料として表１に示した組成のスズ系はんだ合金
を使用して、ＤＰ（ディンプルプレート）法、めっき法
又ははんだボールによってはんだバンプを形成し、フラ
ックスを塗布した後、これらの半導体チップをコンベア
炉中で窒化アルミニウム基板へフリップチップ接合によ
り接合させた。はんだバンプ径は７０〜１００μｍであ
り、バンプ間のピッチは１５０〜２１０μｍであり、バ
ンプ数は５００〜２５００個であった。
【００３０】はんだ付け完了後、炉から取り出した各試
料を観察したところ、１０００ÅのＮｉ膜を二つ備えた
いずれの試料（試料１〜６）でも バンプ欠けが数十個
見られ、Ｎｉ膜が認められなくなっていた（比較例）。
また、２５００ÅのＮｉ膜を二つ備え、Ｃｒの膜厚が０
Å又は２００Åの試料７、８では、バンプ欠けは認めら
れなかったが、接合強度が弱く、はんだ付けしてから冷
却後あるいは数サイクルの温度サイクル試験で接合が破
壊される現象がみられた（比較例）。これらに対して、
２５００ÅのＮｉ膜を二つ備え、Ｃｒの膜厚が１０００
Å、２０００Å又は５０００Åである、本発明の実施例
に相当する試料９〜１１においては、バンプ欠けは認め
られず、且つ０．３μｍ以上のＮｉが残存していて接合
強度も十分であった。その一方、膜厚２５００ÅのＮｉ
膜を二つ備え、Ｃｒの膜厚が１００００Åの試料１２で
はバンプ欠けが観測された（比較例）。
料を観察したところ、１０００ÅのＮｉ膜を二つ備えた
いずれの試料（試料１〜６）でも バンプ欠けが数十個
見られ、Ｎｉ膜が認められなくなっていた（比較例）。
また、２５００ÅのＮｉ膜を二つ備え、Ｃｒの膜厚が０
Å又は２００Åの試料７、８では、バンプ欠けは認めら
れなかったが、接合強度が弱く、はんだ付けしてから冷
却後あるいは数サイクルの温度サイクル試験で接合が破
壊される現象がみられた（比較例）。これらに対して、
２５００ÅのＮｉ膜を二つ備え、Ｃｒの膜厚が１０００
Å、２０００Å又は５０００Åである、本発明の実施例
に相当する試料９〜１１においては、バンプ欠けは認め
られず、且つ０．３μｍ以上のＮｉが残存していて接合
強度も十分であった。その一方、膜厚２５００ÅのＮｉ
膜を二つ備え、Ｃｒの膜厚が１００００Åの試料１２で
はバンプ欠けが観測された（比較例）。
【００３１】また、Ｃｒ膜を用いず、膜厚５０００Å又
は１００００Åの単一のＮｉ膜の上に膜厚１０００〜３
０００ÅのＰｄ膜を設けた、本発明の実施例に相当する
試料１３〜１６にあっては、バンプ欠けは全く観測され
ず、接合強度も十分であった。
は１００００Åの単一のＮｉ膜の上に膜厚１０００〜３
０００ÅのＰｄ膜を設けた、本発明の実施例に相当する
試料１３〜１６にあっては、バンプ欠けは全く観測され
ず、接合強度も十分であった。
【００３２】次に、表１に示したはんだ材料を用い、同
じく表１に示した膜構成の下地電極を形成した半導体チ
ップ（試料１７〜１９）を先の例におけるのと同様のや
り方で窒化アルミニウム基板にフリップチップ接合し、
やはり先に説明したとおりに熱処理後、その接合具合を
観測した。Ｎｉ膜が５０００ÅであるがＣｒ膜もＰｄ膜
もない試料１７でも、Ｎｉ膜の合計の膜厚が５０００Å
であり且つＣｒ膜を備えた試料１８でも、バンブ欠けが
観測された（比較例）。一方、試料１９は鉛を主成分と
したはんだ合金を使用した比較例であって、この場合バ
ンプ欠けは認められなかったが、はんだ合金に多量の鉛
（Ｐｂ）が含まれているため、先に説明したようにソフ
トエラーを発生させる危惧がある。
じく表１に示した膜構成の下地電極を形成した半導体チ
ップ（試料１７〜１９）を先の例におけるのと同様のや
り方で窒化アルミニウム基板にフリップチップ接合し、
やはり先に説明したとおりに熱処理後、その接合具合を
観測した。Ｎｉ膜が５０００ÅであるがＣｒ膜もＰｄ膜
もない試料１７でも、Ｎｉ膜の合計の膜厚が５０００Å
であり且つＣｒ膜を備えた試料１８でも、バンブ欠けが
観測された（比較例）。一方、試料１９は鉛を主成分と
したはんだ合金を使用した比較例であって、この場合バ
ンプ欠けは認められなかったが、はんだ合金に多量の鉛
（Ｐｂ）が含まれているため、先に説明したようにソフ
トエラーを発生させる危惧がある。
【００３３】
【表１】
【００３４】本発明は、ここで実例を挙げて説明したＣ
ＭＯＳ素子のフリップチップ接合のみならず、Ｓｎを主
成分としたはんだでその他のＢＧＡ、ＱＦＰ等を接合し
て製作された半導体装置にあっても同様に良好な接合特
性をもたらす。
ＭＯＳ素子のフリップチップ接合のみならず、Ｓｎを主
成分としたはんだでその他のＢＧＡ、ＱＦＰ等を接合し
て製作された半導体装置にあっても同様に良好な接合特
性をもたらす。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
鉛成分をなくす要請に対応したＳｎ系はんだ合金でフリ
ップチップ接合あるいは他の接合方式により半導体チッ
プやＢＧＡ、ＱＦＰ等を基板に接合した、バンプ欠け、
はんだ付け不良といった障害のない良好なはんだ接合部
を備えた半導体装置を提供することができる。
鉛成分をなくす要請に対応したＳｎ系はんだ合金でフリ
ップチップ接合あるいは他の接合方式により半導体チッ
プやＢＧＡ、ＱＦＰ等を基板に接合した、バンプ欠け、
はんだ付け不良といった障害のない良好なはんだ接合部
を備えた半導体装置を提供することができる。
【図１】従来技術を説明する図である。
【図２】もう一つの従来技術を説明する図である。
【図３】本発明の半導体装置で用いられるはんだ接合の
一例を説明する図である。
一例を説明する図である。
【図４】本発明の半導体装置で用いられるはんだ接合の
もう一つの例を説明する図である。
もう一つの例を説明する図である。
【図５】本発明の半導体装置の一例を説明する図であ
る。
る。
【図６】本発明の半導体装置のもう一つの例を説明する
図である。
図である。
１、１１…半導体チップ ２、１２…はんだバンプ ３、１３…Ｔｉ膜 ４、１４、１４’…Ｎｉ膜 １５…Ｃｒ膜 ６、１６…Ａｕ膜 ３１、４１…半導体チップ ３２、４２…Ａｌ配線層 ３３、４３…Ｔｉ膜 ３４、３８、４４…Ｎｉ膜 ３５、３７、４５…Ｐｄ膜 ３６…Ｃｒ膜 ３９、４９…はんだバンプ ５１、６１…半導体チップ ５２、６２…はんだバンプ ５５、６３…基板 ５６…薄膜配線層
Claims (7)
- 【請求項１】 半導体チップあるいは半導体パッケージ
と基板とをはんだバンプで直接結合して構成された半導
体装置であって、当該半導体チップあるいは半導体パッ
ケージ上に形成したはんだバンプの下地電極がＴｉ、Ｎ
ｉ、Ｃｒ及びＰｄを含む層で構成されていることを特徴
とする半導体装置。 - 【請求項２】 前記下地電極が前記半導体チップ又は半
導体パッケージ側から順に、Ｔｉ、Ｎｉ、Ｐｄ、Ｃｒ、
Ｐｄ、Ｎｉの膜構成を有する、請求項１記載の半導体装
置。 - 【請求項３】 前記下地電極が前記半導体チップ又は半
導体パッケージ側から順に、Ｔｉ、Ｎｉ、Ｃｒ、Ｐｄ、
Ｎｉの膜構成を有する、請求項１記載の半導体装置。 - 【請求項４】 前記Ｃｒの膜厚が０．１〜０．５μｍで
ある、請求項１から３までのいずれか一つに記載の半導
体装置。 - 【請求項５】 半導体チップあるいは半導体パッケージ
と基板とをはんだバンプで直接結合して構成された半導
体装置であって、当該半導体チップあるいは半導体パッ
ケージ上に形成したはんだバンプの下地電極が、当該半
導体チップ又は半導体パッケージ側から順に、Ｔｉ、Ｎ
ｉ及びＰｄの膜構成を有することを特徴とする半導体装
置。 - 【請求項６】 前記下地電極におけるＮｉ膜の厚みが少
なくとも０．１μｍである、請求項１から５までのいず
れか一つに記載の半導体装置。 - 【請求項７】 前記下地電極におけるＮｉ膜の厚みが少
なくとも０．３μｍである、請求項６記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6438897A JP3594442B2 (ja) | 1997-03-18 | 1997-03-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6438897A JP3594442B2 (ja) | 1997-03-18 | 1997-03-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10261643A true JPH10261643A (ja) | 1998-09-29 |
| JP3594442B2 JP3594442B2 (ja) | 2004-12-02 |
Family
ID=13256900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6438897A Expired - Fee Related JP3594442B2 (ja) | 1997-03-18 | 1997-03-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3594442B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002151538A (ja) * | 2000-11-10 | 2002-05-24 | Nippon Steel Corp | 半導体装置およびその製造方法 |
| JP2002289633A (ja) * | 2001-01-18 | 2002-10-04 | Ibiden Co Ltd | 半導体チップおよびその製造方法 |
-
1997
- 1997-03-18 JP JP6438897A patent/JP3594442B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002151538A (ja) * | 2000-11-10 | 2002-05-24 | Nippon Steel Corp | 半導体装置およびその製造方法 |
| JP2002289633A (ja) * | 2001-01-18 | 2002-10-04 | Ibiden Co Ltd | 半導体チップおよびその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3594442B2 (ja) | 2004-12-02 |
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