JP2002118198A - 半導体装置 - Google Patents

半導体装置

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    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Abstract

(57)【要約】 【課題】必要な機能を最小限のコストで実現でき、半導
体チップ内部での電圧降下も抑制できる半導体装置を提
供することを目的としている。 【解決手段】半導体チップ１を、素子形成面２を配線基
板７に対向させて配置し、チップの全域に分散されて形
成した導電性バンプ４により配線基板に搭載する。配線
基板におけるチップの搭載面側には、バンプに対応する
位置に配線層７Ｂを形成する。この配線層は、実装基板
に接続するための導電性バンプ１３と電気的に接続す
る。チップの外周部には導電性部材１５を埋設した貫通
穴３を設け、チップ裏面の導電性部材１５上に接続端子
５を形成する。そして、この接続端子５と配線基板の配
線層とを、ボンディングワイヤー６によって接続したこ
とを特徴とする。接続端子をチップの両面に設けたの
で、接続密度を増大させずに、接続端子数を増加させる
ことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体チップに
導電性部材を埋設した貫通穴を形成し、半導体素子の形
成面側とその裏面側から配線を導出するパッケージ構造
の半導体装置に関し、特に電源を強化した高性能半導体
装置に好適なものである。
【０００２】
【従来の技術】半導体集積回路の微細化に伴う電源電圧
の低電圧化や、回路規模の増大による半導体チップサイ
ズの増大が進むにつれ、半導体チップ内部での電圧降下
の問題が顕在化してきている。その対策として、半導体
チップ表面の全域に渡って接続端子を設け、多層配線基
板にフェイスダウンで接続するフリップチップ構造のパ
ッケージが主流となってきている。
【０００３】図２９は、上記のような従来の半導体装置
の概略構成を示す断面図である。図２９において、２１
は半導体チップ、２２は半導体素子の形成面、２３は半
導体素子の形成面２２に設けた接続端子（導電性バン
プ）、２４は微細配線基板である。半導体チップ２１
は、半導体素子の形成面２２を下にして配置され、当該
半導体チップ２１中の半導体素子に電気的に接続された
導電性バンプ２３により微細配線基板２４上に搭載され
ている。この微細配線基板２４は、樹脂等からなる絶縁
性の基板２４Ａの両面と内部にそれぞれ配線層（多層配
線）２４Ｂが形成されており、上記半導体チップ２１の
搭載面側には、上記バンプ２３に対応する位置に配線層
が形成されている。この配線層は、上記基板２４Ａ中に
設けられた配線層部を介して裏面側に導出され、実装基
板に接続するための接続端子（導電性バンプ）２５に電
気的に接続されている。
【０００４】しかしながら、上述したような構造の半導
体装置を実現するためには、半導体チップ２１に接続さ
れる多数の信号線を微細配線基板２４中で引き回さなけ
ればならないため、微細なパターニングが必要となり、
極めて高額なものになってしまっていた。
【０００５】また、複数の半導体チップ間で高速に信号
伝送するため、半導体チップの回路形成面同士を対向さ
せて配置した状態で実装することにより、最短距離で多
数の接続端子同士を接続する構造のパッケージも提案さ
れている。
【０００６】しかし、このようなパッケージ構造の場合
には、電源の補強を行おうとすると、各半導体チップの
回路形成面が対向しているため、チップ外周部からしか
電源を与えることができないため、半導体チップ内部で
の電圧降下の問題は解決できない。
【０００７】
【発明が解決しようとする課題】上記のように従来の半
導体装置は、電源電圧の低電圧化や半導体チップ内部で
の電圧降下の問題が顕在化してきているが、これらの問
題を解決しようとするとコストが高くなるという問題が
あった。
【０００８】また、高速で信号伝送可能なパッケージ構
造の半導体装置が提案されているが、半導体チップ内部
での電圧降下の問題が解決できない。
【０００９】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、必要な機能を最
小限のコストで実現できる半導体装置を提供することに
ある。
【００１０】また、この発明の別の目的は、半導体集積
回路の微細化による電源電圧の低電圧化や、回路規模の
増大により半導体チップサイズが拡大しても、半導体チ
ップ内部での電圧降下を抑制できる半導体装置を提供す
ることである。
【００１１】更に、この発明の他の目的は、高性能かつ
廉価なパッケージ構造を有する半導体装置を提供するこ
とにある。
【００１２】
【課題を解決するための手段】この発明の請求項１に記
載した半導体装置は、半導体素子が形成された第１の半
導体チップと、上記第１の半導体チップにおける半導体
素子の形成面側に設けられ、当該半導体素子に電気的に
接続された第１の接続端子と、上記第１の半導体チップ
を貫通する貫通穴内に埋設された導電性部材と、上記第
１の半導体チップにおける半導体素子の形成面の裏面側
に設けられ、上記導電性部材を介して上記半導体素子に
電気的に接続された第２の接続端子と、上記第１の半導
体チップが搭載される配線基板と、少なくとも一部が上
記配線基板における、上記第１の接続端子及び第２の接
続端子のいずれか一方に対応する位置に形成され、第１
の接続端子または第２の接続端子に電気的に接続される
第３の接続端子とを具備することを特徴としている。
【００１３】また、この発明の請求項２の半導体装置
は、半導体素子が形成された第１の半導体チップと、上
記第１の半導体チップにおける半導体素子の形成面側に
設けられ、当該半導体素子に電気的に接続された第１の
接続端子と、上記第１の半導体チップを貫通する貫通穴
内に埋設された導電性部材と、上記第１の半導体チップ
における半導体素子の形成面の裏面側に設けられ、上記
導電性部材を介して上記半導体素子に電気的に接続され
た第２の接続端子と、上記第１の半導体チップが搭載さ
れ、上記第１の接続端子及び第２の接続端子のうちの一
方に対向する位置にあって、少なくとも一部が電気的に
接続されているリードフレームと、上記リードフレーム
のインナーリード部及び上記第１の半導体チップを封止
するパッケージとを具備することを特徴としている。
【００１４】この発明の請求項３の半導体装置は、半導
体素子が形成された第１の半導体チップと、上記第１の
半導体チップにおける半導体素子の形成面側に設けら
れ、当該半導体素子に電気的に接続された第１の接続端
子と、上記第１の半導体チップを貫通する貫通穴内に埋
設された導電性部材と、上記第１の半導体チップにおけ
る半導体素子の形成面の裏面側に設けられ、上記導電性
部材を介して上記半導体素子に電気的に接続された第２
の接続端子とを具備し、上記第１の接続端子あるいは第
２の接続端子を、実装基板に接続して実装することを特
徴としている。
【００１５】更に、この発明の請求項４の半導体装置
は、半導体素子が形成された半導体チップと、上記半導
体チップにおける半導体素子の形成面側に設けられ、当
該半導体素子に電気的に接続された複数の第１の接続端
子と、上記半導体チップを貫通する複数の貫通穴内にそ
れぞれ埋設された導電性部材と、上記半導体チップにお
ける半導体素子の形成面の裏面側に設けられ、上記導電
性部材を介して上記半導体素子に電気的に接続された複
数の第２の接続端子とを具備し、上記複数の第１の接続
端子を配置する平均密度を、上記複数の第２の接続端子
を配置する平均密度よりも高くしたことを特徴としてい
る。
【００１６】この発明の請求項５に記載した半導体装置
は、半導体素子が形成された半導体チップと、上記半導
体チップにおける半導体素子の形成面側に設けられ、当
該半導体素子に電気的に接続された第１の接続端子と、
上記半導体チップを貫通した貫通穴内に埋設された導電
性部材と、上記半導体チップにおける半導体素子の形成
面の裏面側に設けられ、上記導電性部材を介して上記半
導体素子に電気的に接続された第２の接続端子とを具備
し、上記第１の接続端子あるいは第２の接続端子の少な
くともいずれか一方の一部を、上記半導体チップの全域
に分散配置するとともに、電源電位あるいはグランド電
位を印加することを特徴としている。
【００１７】請求項６に示すように、請求項１に記載の
半導体装置において、前記第１の半導体チップにおける
前記第１の接続端子あるいは第２の接続端子のうち、前
記配線基板との対向接続に用いなかった方の接続端子の
少なくとも一部と、前記配線基板上に形成された前記第
３の接続端子とを接続するボンディングワイヤーを更に
具備することを特徴とする。
【００１８】請求項７に示すように、請求項２に記載の
半導体装置において、前記第１の半導体チップにおける
第１の接続端子あるいは第２の接続端子のうち、リード
フレームとの対向接続に用いなかった方の接続端子の少
なくとも一部と、前記リードフレームのインナーリード
部とを接続するボンディングワイヤーと、前記リードフ
レームのインナーリード部及び前記第１の半導体チップ
を封止するパッケージとを更に具備することを特徴とす
る。
【００１９】請求項８に示すように、請求項１に記載の
半導体装置において、前記第１の半導体チップ上に積層
される第２の半導体チップを更に具備し、前記第１の半
導体チップにおける第１の接続端子あるいは第２の接続
端子のうち、前記配線基板との対向接続に用いなかった
方の接続端子の少なくとも一部を、上記第２の半導体チ
ップに接続することを特徴とする。
【００２０】請求項９に示すように、請求項１に記載の
半導体装置において、前記第１の半導体チップ上に積層
される第２乃至第ｎ（ｎは３以上の正の整数）の半導体
チップを更に具備し、前記第１の半導体チップにおける
第１の接続端子あるいは第２の接続端子のうち、前記配
線基板との対向接続に用いなかった方の接続端子の少な
くとも一部を、上記第２乃至第ｎの半導体チップに接続
することを特徴とする。
【００２１】請求項１０に示すように、請求項２に記載
の半導体装置において、前記第１の半導体チップ上に積
層される第２の半導体チップを更に具備し、前記第１の
半導体チップにおける第１の接続端子あるいは第２の接
続端子のうち、前記リードフレームとの対向接続に用い
なかった方の接続端子の少なくとも一部を、上記第２の
半導体チップに接続することを特徴とする。
【００２２】請求項１１に示すように、請求項２に記載
の半導体装置において、前記第１の半導体チップ上に積
層される第２乃至第ｎ（ｎは３以上の正の整数）の半導
体チップを更に具備し、前記第１の半導体チップにおけ
る第１の接続端子あるいは第２の接続端子のうち、前記
リードフレームとの対向接続に用いられなかった方の接
続端子の少なくとも一部を、上記第２乃至第ｎの半導体
チップに接続することを特徴とする。
【００２３】請求項１２に示すように、請求項３に記載
の半導体装置において、前記第１の半導体チップ上に積
層される第２の半導体チップを更に具備し、前記第１の
半導体チップにおける第１の接続端子あるいは第２の接
続端子を実装基板に実装し、これらの接続端子のうち、
上記実装基板との外部接続に用いなかった方の接続端子
の少なくとも一部を、上記第２の半導体チップに接続す
ることを特徴とする。
【００２４】請求項１３に示すように、請求項３に記載
の半導体装置において、前記第１の半導体チップ上に積
層される第２乃至第ｎ（ｎは３以上の正の整数）の半導
体チップを更に具備し、前記第１の半導体チップにおけ
る第１の接続端子あるいは第２の接続端子を実装基板に
実装し、これらの接続端子のうち、上記実装基板との外
部接続に用いなかった方の接続端子の少なくとも一部
を、上記第２乃至第ｎの半導体チップに接続することを
特徴とする。
【００２５】請求項１４に示すように、請求項８乃至１
３いずれか１つの項に記載の半導体装置において、前記
積層される複数の半導体チップ間の少なくとも一部を接
続するボンディングワイヤーを更に具備することを特徴
とする。
【００２６】請求項１５に示すように、請求項８乃至１
３いずれか１つの項に記載の半導体装置において、前記
積層される複数の半導体チップ間の少なくとも一部を接
続する導電性のバンプを更に具備することを特徴とす
る。
【００２７】請求項１６に示すように、請求項１５に記
載の半導体装置において、前記複数の半導体チップのう
ち、少なくとも２つの隣り合った半導体チップ同士は、
半導体素子の形成面同士を対向して接続することを特徴
とする。
【００２８】また、この発明の請求項１７に記載した半
導体装置は、半導体素子が形成された第１の半導体チッ
プと、上記第１の半導体チップにおける半導体素子の形
成面側に設けられ、当該半導体素子に電気的に接続され
た第１の接続端子と、上記第１の半導体チップを貫通す
る貫通穴内に埋設された導電性部材と、上記第１の半導
体チップにおける半導体素子の形成面の裏面側に設けら
れ、上記導電性部材を介して上記半導体素子に電気的に
接続された第２の接続端子と、上記第１の半導体チップ
に積層された第２の半導体チップと、上記第２の半導体
チップにおける半導体素子の形成面側のみに設けられた
第３の接続端子とを具備し、上記第１の半導体チップに
おける第１の接続端子及び第２の接続端子のいずれか一
方を、上記第２の半導体チップにおける第３の接続端子
と対向する位置に設け、当該対向する接続端子同士を介
して上記第１の半導体チップと第２の半導体チップを電
気的に接続したことを特徴としている。
【００２９】請求項１８に示すように、請求項１７に記
載の半導体装置において、前記第２の半導体チップは、
前記第１の半導体チップよりも厚いことを特徴とする。
【００３０】請求項１９に示すように、請求項１７また
は１８に記載の半導体装置において、前記第２の半導体
チップは、前記第１の半導体チップよりも大きいことを
特徴とする。
【００３１】請求項２０に示すように、請求項１７乃至
１９のいずれか１つの項に記載の半導体装置において、
前記第１の半導体チップと第２の半導体チップとの間の
接続点を含む隙間に設けられた充填樹脂を更に具備する
ことを特徴とする。
【００３２】更に、この発明の請求項２１に記載した半
導体装置は、半導体素子が形成された半導体チップと、
上記半導体チップにおける半導体素子の形成面側に設け
られ、当該半導体素子に電気的に接続された第１の接続
端子と、上記半導体チップを貫通する貫通穴内に埋設さ
れた導電性部材と、上記半導体チップにおける半導体素
子の形成面の裏面側に設けられ、上記導電性部材を介し
て上記半導体素子に電気的に接続された第２の接続端子
と、上記半導体チップが搭載された配線基板と、上記配
線基板上に形成され、一部が上記半導体チップの第１の
接続端子に対向する位置に配置され、上記半導体チップ
と電気的に接続された第３の接続端子と、上記半導体チ
ップにおける第２の接続端子のうちの少なくとも一部
と、上記配線基板上に形成された上記第３の接続端子と
を接続するボンディングワイヤーと、上記ボンディング
ワイヤーと上記半導体チップを含む配線基板の上面に設
けられた封止樹脂と、実装基板に接続するために、上記
配線基板の上記半導体チップが搭載された面の裏面側に
設けられ、上記第３の接続端子と電気的に接続された第
４の接続端子とを具備し、上記第１の接続端子は、主に
電源電位とグランド電位を印加するために用いられ、上
記第２の接続端子は、主に信号系に用いられることを特
徴としている。
【００３３】更にまた、この発明の請求項２２に記載し
た半導体装置は、半導体素子が形成された半導体チップ
と、上記半導体チップにおける半導体素子の形成面側の
外周部に沿って設けられ、当該半導体素子に電気的に接
続された第１の接続端子と、上記半導体チップの全域に
分散して形成された貫通穴内にそれぞれ埋設された導電
性部材と、上記半導体チップにおける半導体素子の形成
面の裏面側に設けられ、上記導電性部材をそれぞれ介し
て上記半導体素子に電気的に接続された第２の接続端子
と、上記半導体チップが搭載された配線基板と、上記半
導体チップにおける第２の接続端子に対向する位置に形
成され、上記半導体チップと電気的に接続された第３の
接続端子と、上記半導体チップにおける第１の接続端子
のうちの少なくとも一部と、上記配線基板上に形成され
た第３の接続端子とを接続するボンディングワイヤー
と、上記ボンディングワイヤーと上記半導体チップを含
む配線基板の上面に設けられた封止樹脂と、実装基板に
接続するために、上記配線基板の上記半導体チップが搭
載された面の裏面側に設けられ、上記第３の接続端子と
電気的に接続された第４の接続端子とを具備し、上記第
２の接続端子は、主に電源電位とグランド電位を印加す
るために用いられ、上記第１の接続端子は、主に信号系
に用いられることを特徴としている。
【００３４】この発明によれば、下記のような効果を得
ることができる。
【００３５】すなわち、請求項１に記載した構成によれ
ば、接続端子の配置位置を増加できるため、接続密度を
増大させずに、接続端子数を増加することが可能であ
る。
【００３６】請求項２に記載した構成によれば、半導体
チップをリードフレームに搭載するので、請求項１に示
した配線基板を用いる場合よりも、より廉価な半導体装
置を提供することができる。
【００３７】請求項３に記載した構成によれば、接続密
度を増大させずに、接続端子数を増加させたＣＳＰを実
現することができ、実装効率を大幅に向上できる。
【００３８】請求項４に記載した構成によれば、半導体
チップに形成する貫通穴によるチップサイズの増大を抑
えることができる。
【００３９】請求項５に記載した構成によれば、接続端
子を半導体チップ表面の全域に分散して配置するので、
接続密度を増大させずに半導体チップ内の電圧降下を低
減することができる。
【００４０】請求項６に記載した構成によれば、高価な
微細配線基板を用いることなく接続端子数を増加させる
ことができるので、必要な機能を最小限のコストで実現
できる。
【００４１】請求項７に記載した構成によれば、半導体
チップを配線基板よりも低コストなリードフレームに搭
載するので、請求項６に示す半導体装置よりも、更に廉
価な半導体装置を実現できる。
【００４２】請求項８乃至１５に記載した構成によれ
ば、高価な微細配線基板を用いることなく接続端子数を
増加することができ、且つ複数の半導体チップ間を最短
距離で信号伝達させることが可能となり、半導体装置の
高性能化が図れる。
【００４３】請求項１６に記載した構成によれば、前記
請求項８乃至１６に記載の半導体装置の効果に加えて、
複数の半導体チップ間で多数の接続点を形成することが
可能となる。
【００４４】請求項１７乃至２０に記載した構成によれ
ば、貫通穴を設けた薄い第１の半導体チップを第２の半
導体チップで補強できるので、第１の半導体チップが破
損する危険を大幅に低減できる。
【００４５】請求項２１及び２２に記載した構成によれ
ば、高価な微細配線基板を用いることなく接続端子数を
増加することが可能であり、且つ半導体チップ内の電圧
降下を低減することができる。
【００４６】
【発明の実施の形態】この発明の骨子は、導電性部材を
埋設した貫通穴を設けた半導体チップを種々の形態で実
装するものであり、少数しか必要ないが半導体チップ表
面の全域に分散させる必要がある電源系やグランド系の
配線の接続、あるいは必ずしも半導体チップ表面の全域
に分散させる必要がないものの多数必要な信号系の配線
の接続を、貫通穴に埋設した導電性部材を介して半導体
チップの裏面側に導出することにより、半導体チップの
両面に再配置するものである。
【００４７】そして、半導体チップをフェイスアップで
実装する場合は、貫通穴を電源系とグランド系に割り当
て、半導体素子の形成面の裏面からダイレクトに電源の
補強を行う。一方、微細な接続が必要な信号線には、半
導体素子の形成面の外周部に設けたパッドからワイヤー
ボンディングを行って導出する。この組み合わせによ
り、高価な微細配線基板を用いることなく電源を強化し
た高性能半導体装置を実現できる。
【００４８】一方、半導体チップをフェイスダウンで実
装する場合には、半導体素子の形成面上に電源パッドや
グランドパッドを二次元的に配置してフリップチップ接
続する。微細接続が必要な信号線は、半導体素子の外周
部に形成した貫通穴を介して半導体素子の形成面の裏面
に導出し、裏面側からワイヤーボンディングで引き出
す。この組み合わせの場合も、前記同様に高価な微細配
線基板を用いずに電源を強化した高性能半導体装置を実
現できる。
【００４９】さらに発展例として、前記２例の半導体チ
ップ上に別の半導体チップを積層することも可能とな
る。特に、２つの半導体チップ間の接続密度が高い場合
には、下の半導体チップをフェイスアップにすることに
より、高価な配線基板を介さずに多端子接続が実現でき
る。
【００５０】以下、この発明の種々の実施の形態につい
て図面を参照して詳述する。
【００５１】［第１の実施の形態］図１（ａ），（ｂ）
はそれぞれ、この発明の第１の実施の形態に係る半導体
装置について説明するためのもので、（ａ）図は概略断
面図、（ｂ）図は（ａ）図の一部の拡大断面図である。
（ａ）図に示す如く、半導体チップ１は、半導体素子
（内部回路）の形成面２を配線基板７に対向して（フェ
イスダウン）搭載されている。半導体素子の形成面２に
は、接続端子（導電性バンプ）４が全域に分散（例えば
アレイ状）されて形成されており、この接続端子４を介
して配線基板７の配線層７Ｂとの電気的な接続を行って
いる。上記配線基板７は、樹脂等からなる絶縁性の基板
７Ａの両面と内部にそれぞれ配線層（多層配線）７Ｂが
形成されており、上記半導体チップ１の搭載面側には、
上記バンプ４に対応する位置に配線層が配置されてい
る。この配線層７Ｂは、上記基板７Ａ中に設けられた配
線層部を介して裏面側に導出され、実装基板に接続する
ための接続端子（導電性バンプ）１３に電気的に接続さ
れている。
【００５２】また、上記半導体チップ１の外周部には導
電性の部材が埋め込まれた貫通穴３が形成されており、
この貫通穴３内に埋設された導電性部材のチップ裏面上
に接続端子（パッド）５がそれぞれ形成されている。上
記接続端子５と配線基板７は、ボンディングワイヤー６
によって接続されている。そして、上記配線基板７上の
半導体チップ１及びボンディングワイヤー６が、樹脂や
セラミック等からなるパッケージ９に封止されている。
【００５３】上記構成において、貫通穴３の近傍は、
（ｂ）図に示すようになっている。半導体チップ１に形
成された貫通穴３の側壁には絶縁膜１４が形成され、こ
の貫通穴３内に上記チップ１とは絶縁された状態で埋め
込み金属（導電性部材）１５が設けられている。上記チ
ップ１における半導体素子の形成面２側には、例えば銅
やアルミニウム等からなり、一端が上記導電性部材１５
と電気的に接続されたチップ内配線１７が設けられてい
る。このチップ内配線１７の他端は、半導体素子（内部
回路）に電気的に接続される。そして、上記チップ内配
線１７を含むチップ１の半導体素子形成面２の全面が層
間絶縁膜及び表面保護膜１６で被覆されている。一方、
上記チップ１における素子形成面の裏面側の導電性部材
１５上には、ボンディングパッド（接続端子）５が設け
られており、このボンディングパッド５にボンディング
ワイヤー６の一端がボールボンディングされている。更
に、上記貫通穴３の近傍を除くチップ１の裏面には、裏
面絶縁膜１８が形成されている。
【００５４】本構造の最大の利点は、従来のプラスチッ
クＢＧＡパッケージにおいて接続可能な全領域、すなわ
ち半導体チップ１の配線基板７に対向する面の全域及び
その裏面の外周部のいずれにも接続端子４，５が分散配
置できることであり、実質的な接続密度を増大させるこ
となく、接続点の数を増加させることが可能となる。
【００５５】また、半導体素子の形成面２に分散されて
いる接続端子４を電源系とグランド系に割り当てること
により、本構造の利便性を最大限に活用できる。一般に
電源系とグランド系の接続端子は、半導体チップ１の全
面に分散配置することが重要であり、必ずしも多数の接
続点が必要なわけではない。これに対し、信号系の接続
は当然のことながら多数の接続点数が必要となるが、そ
の反面必ずしも半導体チップ１の全面に分散している必
要はない。従って、面配置された接続端子４は端子数も
少なく、廉価な配線基板７を用いて引き回すことが可能
となる。しかも、多数の信号端子は、チップの外周部か
らボンディングワイヤー６によって、更に外周へ広げら
れた状態で配置されるため、こちらも廉価な配線基板７
で十分引き回すことが可能となっている。
【００５６】従って、上記第１の実施の形態に係る半導
体装置によれば、必要な機能を最小限のコストで実現で
きる。また、半導体集積回路の微細化による電源電圧の
低下や、回路規模の増大により半導体チップサイズが拡
大しても、半導体チップ内部での電圧降下を抑制でき
る。更に、高性能かつ廉価なパッケージ構造を有する半
導体装置が得られる。
【００５７】［第２の実施の形態］図２（ａ），（ｂ）
はそれぞれ、この発明の第２の実施の形態に係る半導体
装置について説明するためのもので、（ａ）図は概略断
面図、（ｂ）図は（ａ）図の一部の拡大断面図である。
本第２の実施の形態においては、半導体チップ１は半導
体素子の形成面２の裏面を配線基板７に対向させて（フ
ェイスアップ）搭載されている。導電性部材１５が埋設
された貫通穴３は、半導体チップ１の全域に分散配置さ
れ、この貫通穴３を介してチップ１の裏面に形成された
接続端子（導電性バンプ）５を用いて配線基板７との接
続がなされている。また、半導体チップ１の半導体素子
の形成面２の外周部には、一般的な半導体装置と同様な
接続端子（パッド）４が形成されており、この接続端子
４からワイヤーボンディングによって配線基板７の配線
層７Ｂと電気的に接続されている。
【００５８】上記のような構成において、貫通穴３の近
傍は、（ｂ）図に示すようになっている。半導体チップ
１に形成された貫通穴３の側壁には絶縁膜１４が形成さ
れ、この貫通穴３内に上記チップ１とは絶縁された状態
で導電性部材１５が埋設されている。上記チップ１にお
ける半導体素子の形成面２側には、一端が上記導電性部
材１５と電気的に接続されたチップ内配線１７が設けら
れ、このチップ内配線１７の他端は、半導体素子（内部
回路）に電気的に接続される。上記チップ内配線１７を
含むチップ１の半導体素子の形成面２の全面が層間絶縁
膜及び表面保護膜１６で被覆され、裏面側の導電性部材
１５には、導電性バンプ（接続端子）５が設けられてい
る。このバンプ５には、配線基板７の配線層７Ｂが接続
される。更に、上記貫通穴３の近傍を除くチップ１の裏
面は、裏面絶縁膜１８で被覆されている。
【００５９】本構造も上述した第１の実施の形態と同様
に、接続に適した位置に接続端子４，５が分散される特
徴を持っているため、実質的な接続密度を増大させるこ
となく接続点の数を増加させることが可能である。ま
た、本構造の場合、電源系やグランド系の配置は、上記
第１の実施の形態と同様の理由から、バンプ５に割り当
てるのが好ましい。
【００６０】［第３、第４の実施の形態］図３及び図４
はそれぞれ、この発明の第３及び第４の実施の形態に係
る半導体装置について説明するための概略断面図であ
り、上述した第１及び第２の実施の形態に係る半導体装
置の変形例である。これら第３及び第４の実施の形態に
おいては、配線基板７の代わりに低コストなリードフレ
ーム８を用いている。他の基本的な構成は、第１及び第
２の実施の形態と同様であるので、図３及び図４におい
て、図１及び図２と同一構成部分には同じ符号を付して
その詳細な説明は省略する。
【００６１】一般に、リードフレーム８に半導体チップ
１を搭載する場合には、配線基板７を用いる場合のよう
な電源・グランドプレーンを形成することができないた
め、電源補強の点で若干不利になる。しかしながら、本
実施の形態に係る半導体装置では、電源・グランドは全
て半導体チップ１の直下からダイレクトに供給されるた
め、実質的に十分な性能を確保することができる。
【００６２】［第５、第６の実施の形態］図５及び図６
はそれぞれ、この発明の第５及び第６の実施の形態に係
る半導体装置について説明するための概略断面図であ
り、上述した第１及び第２の実施の形態に係る半導体装
置の他の変形例である。これら第５及び第６の実施の形
態においては、ヒートスラグ１０上に半導体チップ１と
配線基板７を搭載している。上記ヒートスラグ１０は、
金属層あるいは金属配線を形成したセラミック板、ある
いは金属板であり、上記金属部は、電源あるいはグラン
ドに接続されている。
【００６３】そして、第５の実施の形態では、上記ヒー
トスラグ１０上に、半導体チップ１が半導体素子の形成
面２を下にして搭載されている。上記半導体チップ１の
半導体素子の形成面２に設けられた接続端子（導電性バ
ンプ）４は、上記ヒートスラグ１０上の金属部に接続さ
れる。また、半導体チップ１を取り囲むように、配線基
板７が配置されている。この配線基板７の上面には、実
装用の接続端子１３が設けられている。上記半導体チッ
プ１の接続端子（パッド）５と配線基板７の配線７Ｂ
は、ボンディングワイヤー６によって電気的に接続され
る。そして、上記半導体チップ１、ボンディングワイヤ
ー６及び上記配線基板７のチップ１近傍の領域が樹脂等
からなるパッケージ９に封止されている。
【００６４】上記のような構成において、半導体素子の
形成面２に分散配置されている接続端子４は、電源系と
グランド系に割り当てており、半導体チップ１の素子形
成面２側から接続端子４を介して上記ヒートスラグ１０
上の金属配線層に接続される。また、半導体素子の形成
面２の裏面側のチップ外周部に沿って配置されている接
続端子５は、信号系に割り当てており、半導体チップ１
の素子形成面２側から貫通穴３内の導電性部材１５、接
続端子５、ボンディングワイヤー６、及び配線基板７中
の配線７Ｂをそれぞれ介して上記接続端子１３に接続さ
れる。
【００６５】一方、第６の実施の形態では、上記ヒート
スラグ１０上には、半導体チップ１が半導体素子の形成
面２を上にして搭載されている。上記半導体チップ１の
裏面側に貫通穴３を介して設けられた接続端子（導電性
バンプ）５は、上記ヒートスラグ１０上の金属配線層に
接続される。また、半導体チップ１を取り囲むように、
配線基板７が配置されており、この配線基板７の上面に
は、実装用の接続端子１３が設けられている。そして、
上記半導体チップ１における半導体素子の形成面２側に
設けられた接続端子（パッド）４と配線基板７の配線７
Ｂとが、ボンディングワイヤー６によって電気的に接続
される。上記半導体チップ１、ボンディングワイヤー６
及び上記配線基板７のチップ１近傍の領域は、樹脂等か
らなるパッケージ９に封止されている。
【００６６】上記のような構成において、半導体素子の
形成面２の裏面側に分散配置されている接続端子５は、
電源系とグランド系に割り当てており、半導体チップ１
の素子形成面２側から接続端子５を介して上記ヒートス
ラグ１０上の金属配線層に接続される。また、半導体素
子の形成面２側のチップ外周部に沿って配置されている
接続端子４は、信号系に割り当てており、この接続端子
４、ボンディングワイヤー６、及び配線基板７中の配線
７Ｂをそれぞれ介して上記接続端子１３に接続される。
【００６７】［第７、第８の実施の形態］図７及び図８
はそれぞれ、この発明の第７及び第８の実施の形態に係
る半導体装置について説明するための概略断面図であ
り、上述した第５及び第６の実施の形態に係る半導体装
置の変形例である。これら第７及び第８の実施の形態
は、図５及び図６におけるヒートスラグ１０と半導体チ
ップ１との間に高放熱樹脂層１１を介在させたものであ
る。
【００６８】この際、第７の実施の形態では、上記半導
体チップ１の半導体素子の形成面２に設けた接続端子４
を、上記ヒートスラグ１０上の金属部に接続し、この半
導体チップ１とヒートスラグ１０との間隙を高放熱樹脂
層１１で埋め込んでいる。
【００６９】一方、第８の実施の形態では、上記半導体
チップ１の裏面側に貫通穴３を介して設けた接続端子５
を、上記ヒートスラグ１０上の金属部に接続し、この半
導体チップ１とヒートスラグ１０との間隙を高放熱樹脂
層１１で埋め込んでいる。
【００７０】このような構成によれば、第５及び第６の
実施の形態に係る半導体装置に比べてより放熱性を高め
ることができる。
【００７１】なお、図７及び図８では、半導体チップ１
とヒートスラグ１０との間を、接続端子４または５を用
いて個々に接続する場合を例にとって説明したが、接続
端子４または５を電源系やグランド系に用いる場合に
は、高放熱樹脂層１１に導電性の高い樹脂を用いること
により、一括して接続してしまっても構わない。
【００７２】［第９、第１０の実施の形態］図９及び図
１０はそれぞれ、この発明の第９及び第１０の実施の形
態に係る半導体装置について説明するための概略断面図
であり、上述した第７及び第８の実施の形態に係る半導
体装置の変形例である。これら第９及び第１０の実施の
形態においては、ワイヤーボンディング技術に代えて、
ＴＡＢ技術を用いるものである。
【００７３】すなわち、第９の実施の形態は、上記ヒー
トスラグ１０上に、半導体チップ１が半導体素子の形成
面２を下にして搭載されている。上記半導体チップ１の
半導体素子の形成面２に設けられた接続端子４は、上記
ヒートスラグ１０上の金属配線層に接続される。上記半
導体チップ１の素子形成面２とヒートスラグ１０との間
隙には、高放熱樹脂層１１が充填されている。また、上
記半導体チップ１は、ＴＡＢテープ７’のデバイスホー
ル内に配置されており、この半導体チップ１を取り囲む
ように設けられたヒートスラグ１０Ａ上に固着されてい
る。このＴＡＢテープ７’の上面に形成されているリー
ドには、実装用の接続端子１３が設けられている。上記
ＴＡＢテープ７’上に設けられたビームリード１２は、
上記半導体チップ１の接続端子５に接続される。上記半
導体チップ１、ビームリード１２及び上記ＴＡＢテープ
７’のチップ１近傍の領域は、例えばポッティング樹脂
を滴下して形成したパッケージ９’に封止されている。
【００７４】上記のような構成において、半導体素子の
形成面２に分散配置されている接続端子４は、電源系あ
るいはグランド系に割り当てており、半導体チップ１の
素子形成面２側から接続端子４を介して上記ヒートスラ
グ１０上の金属部に接続される。また、半導体素子の形
成面２の裏面側の接続端子５は、信号系に割り当ててお
り、半導体チップ１の素子形成面２側から貫通穴３内の
導電性部材１５、接続端子５、ビームリード１２及び配
線基板７中の配線７Ｂをそれぞれ介して上記接続端子１
３に接続される。
【００７５】一方、第１０の実施の形態では、上記ヒー
トスラグ１０上に、半導体チップ１が半導体素子の形成
面２を上にして搭載されている。上記半導体チップ１の
裏面側に貫通穴３を介して設けられた接続端子５は、上
記ヒートスラグ１０上の金属配線層に接続される。上記
半導体チップ１の裏面とヒートスラグ１０との間隙に
は、高放熱樹脂層１１が充填されている。また、上記半
導体チップ１は、ＴＡＢテープ７’のデバイスホール内
に配置されており、この半導体チップ１を取り囲むよう
に設けられたヒートスラグ１０Ａ上に固着されている。
このＴＡＢテープ７’の上面のリード上には、実装用の
接続端子１３が設けられている。ＴＡＢテープ７’のビ
ームリードは、上記半導体チップ１における半導体素子
の形成面２側に設けられた接続端子４に接続される。上
記半導体チップ１、ビームリード１２及び上記ＴＡＢテ
ープ７’のチップ１近傍の領域は、例えばポッティング
樹脂を滴下して形成したパッケージ９’に封止されてい
る。
【００７６】上記のような構成において、半導体素子の
形成面２の裏面に分散配置されている接続端子５は、電
源系あるいはグランド系に割り当てており、半導体チッ
プ１の素子形成面２側から接続端子５を介して上記ヒー
トスラグ１０上の金属配線層に接続される。また、半導
体素子の形成面２側の接続端子４は、信号系に割り当て
ており、この接続端子４、ビームリード１２及び配線基
板７中の配線７Ｂをそれぞれ介して上記接続端子１３に
接続される。
【００７７】上記第９、第１０の実施の形態によれば、
第５及び第６の実施の形態に係る半導体装置に比べてよ
り放熱性を高めつつ、この発明をＴＡＢ技術を用いる半
導体装置にも適用できる。
【００７８】また、仮に樹脂層１１が絶縁性の断熱材で
あったとしても、接続端子４または５によってヒートス
ラグ１０との間を接続しているため、単に断熱樹脂で貼
り付けた場合に比べれば、高い放熱性が得られる。
【００７９】なお、図９及び図１０では、半導体チップ
１とヒートスラグ１０との間を、接続端子４または５を
用いて個々に接続する場合を例にとって説明したが、第
７及び第８の実施の形態と同様に、高放熱樹脂層１１に
導電性の高い樹脂を用いれば、一括して接続しても構わ
ない。
【００８０】［第１１、第１２の実施の形態］図１１及
び図１２はそれぞれ、この発明の第１１及び第１２の実
施の形態に係る半導体装置について説明するための概略
断面図であり、上述した第１及び第２の実施の形態に係
る半導体装置の変形例である。これら第１１及び第１２
の実施の形態では、パッケージ９の半導体チップ１上に
放熱板を設けている。ここでは、放熱板としてヒートス
ラグ１０を用いており、このヒートスラグ１０の表面は
樹脂コートされずに露出している。
【００８１】なお、本実施の形態では、ヒートスラグ１
０は放熱のみに用いるので、電位を印加する必要はな
い。従って、必ずしも導体である必要はなく、配線を持
たない単なるセラミックであっても一向に構わない。勿
論、金属であっても構わない。
【００８２】上記のような構成によれば、より放熱効果
を高めることができ、発熱量の多い半導体チップ１を用
いるのに好適である。
【００８３】［第１３、第１４の実施の形態］図１３及
び図１４はそれぞれ、この発明の第１３及び第１４の実
施の形態に係る半導体装置について説明するための概略
断面図であり、上述した第３及び第４の実施の形態に係
る半導体装置の変形例である。これら第１３及び第１４
の実施の形態は、上記第１１及び第１２の実施の形態と
同様に、パッケージ９の半導体チップ１上に放熱板を設
けるものである。ここでは、放熱板としてヒートスラグ
１０を設けており、このヒートスラグ１０の表面は樹脂
コートされずに露出している。
【００８４】なお、本実施の形態では、ヒートスラグ１
０は放熱のみに用いるので、電位を印加する必要はな
い。従って、必ずしも導体である必要はなく、配線を持
たない単なるセラミックであっても一向に構わない。勿
論、金属であっても構わない。
【００８５】上記のような構成によれば、より放熱効果
を高めることができ、発熱量の多い半導体チップ１をリ
ードフレーム８上に搭載するのに好適である。
【００８６】［第１５乃至第１８の実施の形態］図１５
乃至図１８はそれぞれ、この発明の第１５乃至第１８の
実施の形態を示す概略断面図であり、前述した第１及び
第２の実施の形態の発展例である。第１５及び第１７の
実施の形態は、第１の実施の形態における半導体チップ
１−１上に別の半導体チップ１−２を積層したものであ
り、第１６及び第１８の実施の形態は、第２の実施の形
態における半導体チップ１−１上に別の半導体チップ１
−２を積層したものである。第１５及び第１６の実施の
形態は、上に搭載した半導体チップ１−２からの接続に
ボンディングワイヤー６を用いた例であり、第１７及び
第１８の実施の形態は、上に搭載した半導体チップ１−
２からの接続に導電性バンプ４−２を用いた例である。
【００８７】上述した第１５乃至第１８の実施の形態で
は、いずれの実施の形態においても下に搭載される半導
体チップ１−１は、チップ全域に分散配置された接続端
子４−１または５を持っているため、チップ内部の電圧
降下に対して敏感な素子を下に配置して搭載することに
より、半導体装置としての性能を向上できる。
【００８８】加えて、第１７及び第１８の実施の形態の
場合には、チップ１−１を貫通して（貫通穴３を介し
て）上のチップ１−２へ電源電位やグランド電位を供給
をすることも可能であり、より高性能な半導体装置を実
現できる。
【００８９】なお、これら第１５乃至第１８の実施の形
態では、各半導体チップ１−１，１−２と配線基板７の
間、半導体チップ１−１，１−２同士の間のいずれも接
続した例を示したが、全ての組み合わせが接続されてい
なくても構わないことは勿論である。また、積層する半
導体チップの数も本実施の形態に示す２つに限らず、３
つ以上であっても構わない。更に、本実施の形態では、
上に積層した半導体チップ１−２は貫通穴３を持たない
通常の半導体チップを例にとって説明したが、導電性部
材を埋設した貫通穴３を有する半導体チップを積層して
も良いのは勿論である。
【００９０】［第１９、第２０の実施の形態］図１９及
び図２０はそれぞれ、この発明の第１９及び第２０の実
施の形態に係る半導体装置を示す概略断面図である。こ
れら第１９及び第２０の実施の形態は、上記第１５及び
第１６の実施の形態に係る半導体装置の放熱性を高める
ために、パッケージ９の半導体チップ１−２上に放熱板
を設けたものである。ここでは、放熱板としてヒートス
ラグ１０を設けており、このヒートスラグ１０の表面は
樹脂コートされずに露出している。この構造において
は、ヒートスラグ１０の金属あるいは金属配線に電位を
印加する必要はない。
【００９１】このような構成によれば、より放熱効果を
高めることができ、半導体チップ１−１，１−２を積層
することによって増加した発熱量を効果的に低減でき
る。
【００９２】なお、上記第１９及び第２０の実施の形態
では、上記第１５及び第１６の実施の形態に係る半導体
装置の放熱性を高めるために、ヒートスラグ１０を設け
る場合を例にとって説明したが、同様な構造は図１７及
び図１８に示した第１７及び第１８の実施の形態にも適
用可能なのは勿論である。
【００９３】［第２１、第２２の実施の形態］図２１及
び図２２はそれぞれ、この発明の第２１及び第２２の実
施の形態に係る半導体装置を示す概略断面図である。こ
れら第２１及び第２２の実施の形態は、上記第１７及び
第１８の実施の形態に係る半導体装置の放熱性を高める
ために、パッケージ９の上面に半導体チップ１−２を露
出させるものである。
【００９４】このような構成であっても、放熱効果を高
めることができ、半導体チップ１−１，１−２を積層す
ることによって増加した発熱量を効果的に低減できる。
【００９５】［第２３、第２４の実施の形態］図２３及
び図２４はそれぞれ、この発明の第２３及び第２４の実
施の形態に係る半導体装置を示す概略断面図である。本
実施の形態では、２つの半導体チップ１−１，１−２を
導電性バンプ４−２と５、または導電性バンプ４−１を
介在して対向接続したものである。また、半導体チップ
１−１，１−２の間隙は、樹脂充填によって補強されて
いる。
【００９６】貫通穴３を形成した半導体チップ１−１
は、貫通穴３の深さの制約のために必然的に薄いものと
なってしまう。従って、当該貫通穴３を有する半導体チ
ップ１−１の強度不足を補強するためにも、対向する貫
通穴を持たない半導体チップ１−２を厚く、且つ大きく
設計することがより好ましい。
【００９７】なお、本実施の形態では、半導体チップ１
−１における半導体チップ１−２との積層面の裏面側に
形成した接続端子（図２３の場合は４−１、図２４の場
合は５）を、実装基板との外部接続端子として用いるこ
とにより、ＣＳＰ（Chip Scale Package）としている。
しかしながら、これらの接続端子をパッケージ用配線基
板やリードフレームに接続してパッケージあるいはモジ
ュールを形成しても良い。
【００９８】［第２５及び第２６の実施の形態］図２５
及び図２６はそれぞれ、この発明の第２５及び第２６の
実施の形態に係る半導体装置を示す概略断面図である。
これらの実施の形態は、上記図２３及び図２４に示した
第２３及び第２４の実施の形態に係る半導体装置をそれ
ぞれ配線基板７に搭載するとともに、半導体チップ１−
１と１−２間及び半導体チップ１と配線基板７間に封止
樹脂を注入してパッケージ化あるいはモジュール化した
ものである。図２５及び図２６において、図２３及び図
２４と同一構成部には同じ符号を付してその詳細な説明
は省略する。
【００９９】このような構成によれば、半導体チップ１
−１，１−２の両方が薄厚化されている場合にも強度不
足の問題はなく、且つ使い勝手も向上できる。
【０１００】また、第２３及び第２４の実施の形態で
は、半導体チップ１−１における半導体チップ１−２と
の積層面の裏面側に形成した接続端子（図２３の場合は
４−１、図２４の場合は５）の数が増大して高密度化し
てしまうと、実装基板では引き回すことが困難になって
しまうが、本実施の形態の場合には、配線基板７を用い
て外部接続端子１３のピッチを緩めることができるた
め、多数の外部接続端子を持つ場合に有効である。
【０１０１】［第２７及び第２８の実施の形態］図２７
及び図２８はそれぞれ、この発明の第２７及び第２８の
実施の形態に係る半導体装置を示す概略断面図である。
これらの実施の形態は、上記図２５及び図２６に示した
第２５及び第２６の実施の形態に係る半導体装置におけ
る半導体チップ１−２に、ヒートスラグ１０を高放熱樹
脂１１を用いて貼り付けたものである。
【０１０２】このような構成によれば、放熱性を高める
とともに半導体チップ１−２の露出を避けてチップ１−
２を保護することもできる。
【０１０３】以上、第１乃至第２８の実施の形態を用い
てこの発明の説明を行ったが、この発明は上記各実施の
形態に限定されるものではなく、実施段階ではその要旨
を逸脱しない範囲で種々に変形することが可能である。
また、上記各実施の形態には種々の段階の発明が含まれ
ており、開示される複数の構成要件の適宜な組み合わせ
により種々の発明が抽出され得る。例えば各実施の形態
に示される全構成要件からいくつかの構成要件が削除さ
れても、発明が解決しようとする課題の欄で述べた課題
の少なくとも１つが解決でき、発明の効果の欄で述べら
れている効果の少なくとも１つが得られる場合には、こ
の構成要件が削除された構成が発明として抽出され得
る。
【０１０４】
【発明の効果】以上説明したように、この発明によれ
ば、必要な機能を最小限のコストで実現できる半導体装
置が得られる。
【０１０５】また、半導体集積回路の微細化に伴う電源
電圧の低電圧化や、回路規模の増大により半導体チップ
サイズが拡大しても、半導体チップ内部での電圧降下を
抑制できる半導体装置が得られる。
【０１０６】更に、高性能かつ廉価なパッケージ構造を
有する半導体装置が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体装置
について説明するためのもので、（ａ）図は概略構成を
示す断面図、（ｂ）図は（ａ）図の一部の拡大断面図。
【図２】この発明の第２の実施の形態に係る半導体装置
について説明するための断面図、（ａ）図は概略構成を
示す断面図、（ｂ）図は（ａ）図の一部の拡大断面図。
【図３】この発明の第３の実施の形態に係る半導体装置
について説明するための概略断面図。
【図４】この発明の第４の実施の形態に係る半導体装置
について説明するための概略断面図。
【図５】この発明の第５の実施の形態に係る半導体装置
について説明するための概略断面図。
【図６】この発明の第６の実施の形態に係る半導体装置
について説明するための概略断面図。
【図７】この発明の第７の実施の形態に係る半導体装置
について説明するための概略断面図。
【図８】この発明の第８の実施の形態に係る半導体装置
について説明するための概略断面図。
【図９】この発明の第９の実施の形態に係る半導体装置
について説明するための概略断面図。
【図１０】この発明の第１０の実施の形態に係る半導体
装置について説明するための概略断面図。
【図１１】この発明の第１１の実施の形態に係る半導体
装置について説明するための概略断面図。
【図１２】この発明の第１２の実施の形態に係る半導体
装置について説明するための概略断面図。
【図１３】この発明の第１３の実施の形態に係る半導体
装置について説明するための概略断面図。
【図１４】この発明の第１４の実施の形態に係る半導体
装置について説明するための概略断面図。
【図１５】この発明の第１５の実施の形態に係る半導体
装置について説明するための概略断面図。
【図１６】この発明の第１６の実施の形態に係る半導体
装置について説明するための概略断面図。
【図１７】この発明の第１７の実施の形態に係る半導体
装置について説明するための概略断面図。
【図１８】この発明の第１８の実施の形態に係る半導体
装置について説明するための概略断面図。
【図１９】この発明の第１９の実施の形態に係る半導体
装置について説明するための概略断面図。
【図２０】この発明の第２０の実施の形態に係る半導体
装置について説明するための概略断面図。
【図２１】この発明の第２１の実施の形態に係る半導体
装置について説明するための概略断面図。
【図２２】この発明の第２２の実施の形態に係る半導体
装置について説明するための概略断面図。
【図２３】この発明の第２３の実施の形態に係る半導体
装置について説明するための概略断面図。
【図２４】この発明の第２４の実施の形態に係る半導体
装置について説明するための概略断面図。
【図２５】この発明の第２５の実施の形態に係る半導体
装置について説明するための概略断面図。
【図２６】この発明の第２６の実施の形態に係る半導体
装置について説明するための概略断面図。
【図２７】この発明の第２７の実施の形態に係る半導体
装置について説明するための概略断面図。
【図２８】この発明の第２８の実施の形態に係る半導体
装置について説明するための概略断面図。
【図２９】従来の半導体装置について説明するための概
略断面図。
【符号の説明】
１，１−１，１−２，２１…半導体チップ、 ２，２−１，２−２，２２…半導体素子の形成面、 ３…貫通穴、 ４，４−１，４−２，２３…第１の接続端子、 ５…第２の接続端子、 ６…ボンディングワイヤー、 ７…配線基板、 ７Ａ…絶縁性の基板、 ７Ｂ…配線層（第３の接続端子）、 ７’…ＴＡＢテープ、 ８…リードフレーム、 ９，９’，２６…パッケージ、 １０…ヒートスラグ、 １１…高放熱樹脂、 １２…ビームリード、 １３…導電性バンプ（第４の接続端子）、 １４…側面絶縁膜、 １５…埋め込み金属（導電性部材）、 １６…層間絶縁膜及び表面保護絶縁膜、 １７…チップ内配線、 １８…裏面絶縁膜、 ２４…微細配線基板。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 25/07 Ｈ０１Ｌ 25/08 Ｂ 25/18

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子が形成された第１の半導体チ
    ップと、 上記第１の半導体チップにおける半導体素子の形成面側
    に設けられ、当該半導体素子に電気的に接続された第１
    の接続端子と、 上記第１の半導体チップを貫通する貫通穴内に埋設され
    た導電性部材と、 上記第１の半導体チップにおける半導体素子の形成面の
    裏面側に設けられ、上記導電性部材を介して上記半導体
    素子に電気的に接続された第２の接続端子と、 上記第１の半導体チップが搭載される配線基板と、 少なくとも一部が上記配線基板における、上記第１の接
    続端子及び第２の接続端子のいずれか一方に対応する位
    置に形成され、第１の接続端子または第２の接続端子に
    電気的に接続される第３の接続端子とを具備することを
    特徴とする半導体装置。
  2. 【請求項２】 半導体素子が形成された第１の半導体チ
    ップと、 上記第１の半導体チップにおける半導体素子の形成面側
    に設けられ、当該半導体素子に電気的に接続された第１
    の接続端子と、 上記第１の半導体チップを貫通する貫通穴内に埋設され
    た導電性部材と、 上記第１の半導体チップにおける半導体素子の形成面の
    裏面側に設けられ、上記導電性部材を介して上記半導体
    素子に電気的に接続された第２の接続端子と、 上記第１の半導体チップが搭載され、上記第１の接続端
    子及び第２の接続端子のうちの一方に対向する位置にあ
    って、少なくとも一部が電気的に接続されているリード
    フレームと、 上記リードフレームのインナーリード部及び上記第１の
    半導体チップを封止するパッケージとを具備することを
    特徴とする半導体装置。
  3. 【請求項３】 半導体素子が形成された第１の半導体チ
    ップと、 上記第１の半導体チップにおける半導体素子の形成面側
    に設けられ、当該半導体素子に電気的に接続された第１
    の接続端子と、 上記第１の半導体チップを貫通する貫通穴内に埋設され
    た導電性部材と、 上記第１の半導体チップにおける半導体素子の形成面の
    裏面側に設けられ、上記導電性部材を介して上記半導体
    素子に電気的に接続された第２の接続端子とを具備し、 上記第１の接続端子あるいは第２の接続端子を、実装基
    板に接続して実装することを特徴とする半導体装置。
  4. 【請求項４】 半導体素子が形成された半導体チップ
    と、 上記半導体チップにおける半導体素子の形成面側に設け
    られ、当該半導体素子に電気的に接続された複数の第１
    の接続端子と、 上記半導体チップを貫通する複数の貫通穴内にそれぞれ
    埋設された導電性部材と、 上記半導体チップにおける半導体素子の形成面の裏面側
    に設けられ、上記導電性部材を介して上記半導体素子に
    電気的に接続された複数の第２の接続端子とを具備し、 上記複数の第１の接続端子を配置する平均密度を、上記
    複数の第２の接続端子を配置する平均密度よりも高くし
    たことを特徴とする半導体装置。
  5. 【請求項５】 半導体素子が形成された半導体チップ
    と、 上記半導体チップにおける半導体素子の形成面側に設け
    られ、当該半導体素子に電気的に接続された第１の接続
    端子と、 上記半導体チップを貫通した貫通穴内に埋設された導電
    性部材と、 上記半導体チップにおける半導体素子の形成面の裏面側
    に設けられ、上記導電性部材を介して上記半導体素子に
    電気的に接続された第２の接続端子とを具備し、 上記第１の接続端子あるいは第２の接続端子の少なくと
    もいずれか一方の一部を、上記半導体チップの全域に分
    散配置するとともに、電源電位あるいはグランド電位を
    印加することを特徴とする半導体装置。
  6. 【請求項６】 前記第１の半導体チップにおける前記第
    １の接続端子あるいは第２の接続端子のうち、前記配線
    基板との対向接続に用いなかった方の接続端子の少なく
    とも一部と、前記配線基板上に形成された前記第３の接
    続端子とを接続するボンディングワイヤーを更に具備す
    ることを特徴とする請求項１に記載の半導体装置。
  7. 【請求項７】 前記第１の半導体チップにおける第１の
    接続端子あるいは第２の接続端子のうち、リードフレー
    ムとの対向接続に用いなかった方の接続端子の少なくと
    も一部と、前記リードフレームのインナーリード部とを
    接続するボンディングワイヤーと、前記リードフレーム
    のインナーリード部及び前記第１の半導体チップを封止
    するパッケージとを更に具備することを特徴とする請求
    項２に記載の半導体装置。
  8. 【請求項８】 前記第１の半導体チップ上に積層される
    第２の半導体チップを更に具備し、前記第１の半導体チ
    ップにおける第１の接続端子あるいは第２の接続端子の
    うち、前記配線基板との対向接続に用いなかった方の接
    続端子の少なくとも一部を、上記第２の半導体チップに
    接続することを特徴とする請求項１に記載の半導体装
    置。
  9. 【請求項９】 前記第１の半導体チップ上に積層される
    第２乃至第ｎ（ｎは３以上の正の整数）の半導体チップ
    を更に具備し、前記第１の半導体チップにおける第１の
    接続端子あるいは第２の接続端子のうち、前記配線基板
    との対向接続に用いなかった方の接続端子の少なくとも
    一部を、上記第２乃至第ｎの半導体チップに接続するこ
    とを特徴とする請求項１に記載の半導体装置。
  10. 【請求項１０】 前記第１の半導体チップ上に積層され
    る第２の半導体チップを更に具備し、前記第１の半導体
    チップにおける第１の接続端子あるいは第２の接続端子
    のうち、前記リードフレームとの対向接続に用いなかっ
    た方の接続端子の少なくとも一部を、上記第２の半導体
    チップに接続することを特徴とする請求項２に記載の半
    導体装置。
  11. 【請求項１１】 前記第１の半導体チップ上に積層され
    る第２乃至第ｎ（ｎは３以上の正の整数）の半導体チッ
    プを更に具備し、前記第１の半導体チップにおける第１
    の接続端子あるいは第２の接続端子のうち、前記リード
    フレームとの対向接続に用いられなかった方の接続端子
    の少なくとも一部を、上記第２乃至第ｎの半導体チップ
    に接続することを特徴とする請求項２に記載の半導体装
    置。
  12. 【請求項１２】 前記第１の半導体チップ上に積層され
    る第２の半導体チップを更に具備し、前記第１の半導体
    チップにおける第１の接続端子あるいは第２の接続端子
    を実装基板に実装し、これらの接続端子のうち、上記実
    装基板との外部接続に用いなかった方の接続端子の少な
    くとも一部を、上記第２の半導体チップに接続すること
    を特徴とする請求項３に記載の半導体装置。
  13. 【請求項１３】 前記第１の半導体チップ上に積層され
    る第２乃至第ｎ（ｎは３以上の正の整数）の半導体チッ
    プを更に具備し、前記第１の半導体チップにおける第１
    の接続端子あるいは第２の接続端子を実装基板に実装
    し、これらの接続端子のうち、上記実装基板との外部接
    続に用いなかった方の接続端子の少なくとも一部を、上
    記第２乃至第ｎの半導体チップに接続することを特徴と
    する請求項３に記載の半導体装置。
  14. 【請求項１４】 前記積層される複数の半導体チップ間
    の少なくとも一部を接続するボンディングワイヤーを更
    に具備することを特徴とする請求項８乃至１３いずれか
    １つの項に記載の半導体装置。
  15. 【請求項１５】 前記積層される複数の半導体チップ間
    の少なくとも一部を接続する導電性のバンプを更に具備
    することを特徴とする請求項８乃至１３いずれか１つの
    項に記載の半導体装置。
  16. 【請求項１６】 前記複数の半導体チップのうち、少な
    くとも２つの隣り合った半導体チップ同士は、半導体素
    子の形成面同士を対向して接続することを特徴とする請
    求項１５に記載の半導体装置。
  17. 【請求項１７】 半導体素子が形成された第１の半導体
    チップと、 上記第１の半導体チップにおける半導体素子の形成面側
    に設けられ、当該半導体素子に電気的に接続された第１
    の接続端子と、 上記第１の半導体チップを貫通する貫通穴内に埋設され
    た導電性部材と、 上記第１の半導体チップにおける半導体素子の形成面の
    裏面側に設けられ、上記導電性部材を介して上記半導体
    素子に電気的に接続された第２の接続端子と、 上記第１の半導体チップに積層された第２の半導体チッ
    プと、 上記第２の半導体チップにおける半導体素子の形成面側
    のみに設けられた第３の接続端子とを具備し、 上記第１の半導体チップにおける第１の接続端子及び第
    ２の接続端子のいずれか一方を、上記第２の半導体チッ
    プにおける第３の接続端子と対向する位置に設け、当該
    対向する接続端子同士を介して上記第１の半導体チップ
    と第２の半導体チップを電気的に接続したことを特徴と
    する半導体装置。
  18. 【請求項１８】 前記第２の半導体チップは、前記第１
    の半導体チップよりも厚いことを特徴とする請求項１７
    に記載の半導体装置。
  19. 【請求項１９】 前記第２の半導体チップは、前記第１
    の半導体チップよりも大きいことを特徴とする請求項１
    ７または１８に記載の半導体装置。
  20. 【請求項２０】 前記第１の半導体チップと第２の半導
    体チップとの間の接続点を含む隙間に設けられた充填樹
    脂を更に具備することを特徴とする請求項１７乃至１９
    のいずれか１つの項に記載の半導体装置。
  21. 【請求項２１】 半導体素子が形成された半導体チップ
    と、 上記半導体チップにおける半導体素子の形成面側に設け
    られ、当該半導体素子に電気的に接続された第１の接続
    端子と、 上記半導体チップを貫通する貫通穴内に埋設された導電
    性部材と、 上記半導体チップにおける半導体素子の形成面の裏面側
    に設けられ、上記導電性部材を介して上記半導体素子に
    電気的に接続された第２の接続端子と、 上記半導体チップが搭載された配線基板と、 上記配線基板上に形成され、一部が上記半導体チップの
    第１の接続端子に対向する位置に配置され、上記半導体
    チップと電気的に接続された第３の接続端子と、 上記半導体チップにおける第２の接続端子のうちの少な
    くとも一部と、上記配線基板上に形成された上記第３の
    接続端子とを接続するボンディングワイヤーと、 上記ボンディングワイヤーと上記半導体チップを含む配
    線基板の上面に設けられた封止樹脂と、 実装基板に接続するために、上記配線基板の上記半導体
    チップが搭載された面の裏面側に設けられ、上記第３の
    接続端子と電気的に接続された第４の接続端子とを具備
    し、 上記第１の接続端子は、主に電源電位とグランド電位を
    印加するために用いられ、上記第２の接続端子は、主に
    信号系に用いられることを特徴とする半導体装置。
  22. 【請求項２２】 半導体素子が形成された半導体チップ
    と、 上記半導体チップにおける半導体素子の形成面側の外周
    部に沿って設けられ、当該半導体素子に電気的に接続さ
    れた第１の接続端子と、 上記半導体チップの全域に分散して形成された貫通穴内
    にそれぞれ埋設された導電性部材と、 上記半導体チップにおける半導体素子の形成面の裏面側
    に設けられ、上記導電性部材をそれぞれ介して上記半導
    体素子に電気的に接続された第２の接続端子と、 上記半導体チップが搭載された配線基板と、 上記半導体チップにおける第２の接続端子に対向する位
    置に形成され、上記半導体チップと電気的に接続された
    第３の接続端子と、 上記半導体チップにおける第１の接続端子のうちの少な
    くとも一部と、上記配線基板上に形成された第３の接続
    端子とを接続するボンディングワイヤーと、 上記ボンディングワイヤーと上記半導体チップを含む配
    線基板の上面に設けられた封止樹脂と、 実装基板に接続するために、上記配線基板の上記半導体
    チップが搭載された面の裏面側に設けられ、上記第３の
    接続端子と電気的に接続された第４の接続端子とを具備
    し、 上記第２の接続端子は、主に電源電位とグランド電位を
    印加するために用いられ、上記第１の接続端子は、主に
    信号系に用いられることを特徴とする半導体装置。
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