JP2009289858A - 半導体装置 - Google Patents

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Abstract

【課題】ＳｉＰ構造を有し、第一の半導体素子上に搭載された第二の半導体素子からの信号を歪みが小さい状態で伝送できる半導体装置を提供する。
【解決手段】半導体装置は、上面に第１の接地用パッド１７、第１の電源用パッド７、第１の信号用パッド６および第２の信号用パッド１１が形成された基板１と、基板１上に形成され、第１の信号用パッド６に接続された第３の信号用パッド２０と、第１の回路とが上面に形成された第１の基板２と、第１の回路に接続された突起電極４と第２の回路とが裏面に形成され、第２の信号用パッド１１に接続された第４の信号用パッド１３が上面に形成され、第２の回路および第４の信号用パッド１３に接続された信号用貫通ビア１２が埋め込まれた第２の基板を有する半導体素子３とを備えている。
【選択図】 図１

Description

本発明は、複数の半導体素子を搭載したシステムインパッケージ（以下、SiPと呼ぶ）の構造、および回路構成と、その半導体装置を用いた電子機器に関するものである。
高精細の動画処理を行うような電子機器、例えばハイビジョンデジタルテレビでは、その製品の小型化、低コスト化を図るために、その内部に配置する半導体装置も面積の縮小、すなわち小型化が求められ、このために複数の半導体素子を1つのパッケージに搭載する構成がとられている。この半導体装置は、例えば下記のような構成となっている。
従来の半導体装置は、基板と、この基板の第一の主面に実装された第一の半導体素子と、第一の半導体素子の回路形成面上に自身の回路形成面（第一の主面）を下にして搭載された第二の半導体素子と、第一の半導体素子上の電極パッドと第一の基板上に形成された電極パッドとを接続する第一の金属細線と、第二の半導体素子の第二の主面）上の電極パッドと基板上に形成された電極パッドとを接続する第二の金属細線と、第二の半導体素子の第２の主面上に形成された電極パッドと第一の半導体素子の回路形成面に形成された電極パッドとを接続する第三の金属細線と、第一及び第二の半導体素子を封止するモールド樹脂体とを備えている。
また、ＳｉＰ構造において放熱性を確保しながら第一の半導体素子の素子中央部分の電圧降下を防ぐ目的で、第二の半導体素子の基板を貫通し、導電体からなる貫通ビアを設け、この貫通ビアを第二の半導体素子の回路形成面上の電源パッドまたは接地（以下、GNDと呼ぶ）パッドに接続させている。さらに、第二の半導体素子上の電源パッドまたはＧＮＤパッドを基板上の電源端子またはＧＮＤ端子とを第二の金属細線で接続している。また、貫通ビアは第二の半導体素子の第二の主面（裏面）上に形成された金属突起に接続されており、この金属突起は第一の半導体素子上の電源パッドまたはＧＮＤパッドとに接続されている。このような技術は例えば特許文献１、２に記載されている。
上記従来例のごとく、複数の半導体素子を積み上げた状態で基板上に搭載し、半導体素子間、各半導体素子と基板間を金属細線で接続し、半導体素子全体をモールド樹脂で覆った構造とすることにより、電子機器内に搭載するための半導体装置の面積を縮小することができ、製造コストの低減を図ることができる。また、第二の半導体素子を貫通する貫通ビアを設け、貫通ビアと第二の半導体素子上の電源パッドまたはＧＮＤパッド、第二の半導体素子の第一の主面上の金属突起を介して第一の半導体素子上の電源パッドまたはＧＮＤパッドとを接続し、第二の半導体素子上の電源パッドまたはＧＮＤパッドを基板上の電極パッドまたはＧＮＤパッドと第二の金属細線により接続している。また、第二の半導体素子の回路形成面に形成された電極パッドを第一の半導体素子上の電極パッドと第三の金属細線により接続している。
この構成により、十分な放熱性を確保しながら第一の半導体素子の素子中央部分に必要な電圧を効率良く供給できる。また、基板に搭載する素子の面積を縮小することができる。
特開２００７−５９４３０号公報 特開平７−３３５８２６号公報
しかしながら、半導体素子、特にロジック回路素子は微細プロセスにより多機能、高密度に回路セルが形成され、１０００ピンを超える多数の電極を狭パッドピッチ、またはエリアパッド構成で形成されることが予想される。このため、ロジック素子を上側の第二の半導体素子としてフリップチップ方式で第一の半導体素子、またはシリコンインターポーザー上に搭載し、ワイヤボンド可能な状態までパッドピッチを広げた形になるように第一の半導体素子上、または下のシリコンインターポーザー上を配線する構造が想定されている。この場合、次のような不具合が生じる。
まず、ＤＤＲ、ＤＤＲ２、ＤＤＲ３、ＬＶＤＳのような高速信号を扱う第二の半導体素子のインターフェース端子の信号も下側の第一の半導体素子上、またはシリコンインターポーザー上の配線部分を伝送することとなり、第二の半導体上の配線抵抗、Ｓｉ基板との容量とでいわゆるＲＣ時定数による波形変形が起こり、規格どおりの信号転送速度で信号を送ることが出来ない可能性がある。このため、半導体装置、ひいては電子機器の誤動作が懸念される。
次に、特許文献１に記載された従来の半導体装置では、第一の半導体素子への電源電位または接地電位の供給を第二の半導体素子からの１方向のみで行なっている。また、第一の半導体素子から第二の半導体素子へ電源電位または接地電位を供給する場合も、第二の半導体素子であるロジック素子への電源電位または接地電位の供給はそれぞれの半導体素子上の配線のみを介して行われることになり、配線の抵抗による電圧ドロップやインダクタンスによるスイッチングノイズが懸念され、信号伝送の乱れや、電源電位あるいは接地電位の乱れによるロジック素子の誤動作が懸念される。このため、半導体装置、ひいては電子機器の誤動作が懸念される。
本発明は、ＳｉＰ構造を有し、第一の半導体素子上に搭載された第二の半導体素子からの信号を歪みが小さい状態で伝送できる半導体装置を提供することを目的とする。
そしてこの目的を達成するために本発明の半導体装置は、上面に第１の接地用パッド、第１の電源用パッド、第１の信号用パッドおよび第２の信号用パッドが形成された担体と、前記担体上に形成され、前記第１の信号用パッドに接続された第３の信号用パッドと、第１の回路とが上面に形成された第１の基板と、前記第１の回路に接続された突起電極と第２の回路とが裏面に形成され、前記第２の信号用パッドに接続された第４の信号用パッドが上面に形成され、前記第２の回路および前記第４の信号用パッドに接続された信号用貫通ビアが埋め込まれた第２の基板を有する半導体素子とを備えている。この担体は、例えばＢＧＡ基板やリードフレームなどであってもよい。また、第１の基板は半導体素子やインターポーザーなどであってもよい。
この構成により、半導体素子の信号が信号用貫通ビアを介して第１の信号用パッドに直接伝送されるので、第１の基板上の配線を介さずに信号を伝送でき、伝送経路の低抵抗化および低容量化を実現し、ＲＣ時定数による波形歪みを小さくすることができる。
また、前記半導体素子は、上面に形成され、前記第１の接地用パッドに接続された第２の接地用パッドと、上面に形成され、前記第１の電源用パッドに接続された第２の電源用パッドと、前記第２の基板を貫通し、前記第２の接地用パッドに接続された接地用貫通ビアと、前記第２の基板を貫通し、前記第２の電源用パッドに接続された電源用貫通ビアとをさらに有していることによって、電源電圧または接地電圧の供給インピーダンスを下げることができ、高速動作に伴う同時スイッチングノイズ等を低減することができる。
以上のごとく、本発明の半導体装置は、半導体素子の高速伝送インターフェース信号を信号用貫通ビアおよび信号用パッドを介して担体上の信号用パッドに伝送できるので、第１の基板上の配線を介さずに信号を伝送できる。そのため、ＲＣ時定数によって信号に生じる波形歪みを小さくすることができる。
以下、本発明の実施形態を、添付図面を用いて説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置を模式的に示す断面図であり、図２は、第１の実施形態に係る半導体装置を上方から見た平面図である。図２においては構成が理解しやすいようにモールド樹脂を表示していない。
図１、図２に示すように、本実施形態の半導体装置は、信号用パッド６、１１、ＧＮＤ用パッド１７および電源用パッド７が上面に形成され、金属ボール１６が裏面に形成されたＢＧＡ基板１と、ＢＧＡ基板１の上面上に回路形成面を上に向けて搭載され、上面（回路形成面）に信号用パッド２０が形成された第１の半導体素子２と、第１の半導体素子２の上面上に、回路形成面を下に向けて搭載された第２の半導体素子３とを備えている。金属ボール１６は、電子機器のボード端子に接続するためのものである。なお、第１の半導体素子に代えて各パッドを有するシリコンインターポーザーを用いてもよい。
第２の半導体素子３は、上面に形成された信号用パッド１３、電源用パッド２１、ＧＮＤ用パッド２２、ＧＮＤ導体層１９および電源用導体層９と、裏面に形成された金属突起４と、基板を貫通し、信号用パッド１３と金属突起４とを接続する信号用貫通ビア１２と、基板を貫通し、電源用導体層９と金属突起４とを接続する電源用貫通ビア８と、ＧＮＤ導体層１９と金属突起４とを接続するＧＮＤ貫通ビア１８とを有している。電源用パッド２１は電源用導体層９を介して電源用貫通ビア８に接続され、ＧＮＤ用パッド２２は、ＧＮＤ導体層１９を介してＧＮＤ貫通ビア１８に接続されている。信号用パッド１１、１３は高速伝送インターフェース用のパッドである。各パッドは、各半導体素子の周辺部において、各辺に沿って形成されている。第２の半導体素子３は第１の半導体素子２と金属突起４を介してフリップチップ接続している。
また、半導体装置は、第１の半導体素子２上の信号用パッド２０とＢＧＡ基板１上の信号用パッド６とを接続する第１のワイヤ５と、電源用パッド７と電源用パッド２１とを接続する第２のワイヤ１０と、信号用パッド１１と信号用パッド１３とを接続する第３のワイヤ１４と、ＧＮＤ用パッド１７とＧＮＤ用パッド２２とを接続する第４のワイヤ２３と、第１の半導体素子２、第２の半導体素子３、第１のワイヤ５、第２のワイヤ１０、第３のワイヤ１４、および第４のワイヤ２３とを封止するモールド樹脂１５とを備えている。モールド樹脂１５は、半導体素子やワイヤなどを外的衝撃から守っている。
また、信号用パッド１１とＧＮＤ用パッド１７とは交互に配置され、信号用パッド１１は左右をＧＮＤ用パッド１７により挟まれている。
なお、第１の半導体素子２に代えて第２の半導体素子３の信号、電源電圧、または接地電圧を導き出すシリコンインターポーザーを用いる場合は、回路面を上面（ＢＧＡ基板１から見て遠い方の主面）となるように搭載する。シリコンインターポーザー上の電極は、第２の半導体素子３の金属突起に接続される。このようなシリコンインターポーザーとしてガラス基板、セラミック基板、有機基板などを用いてもよい。
なお、第２の半導体素子３の両面に形成された回路間を接続する方法としてはエッジ部分の貫通ビアを切断して配線を形成する方法など種々の配線形成方法が提案されており、それらを用いることも可能である。
本実施形態の半導体装置では、電源電位と接地電位は第１の半導体素子２、電源用パッド２１およびＧＮＤ用パッド２２から供給される。そして、第１の半導体素子２の周辺部の電極パッド（信号用パッド６）の一部はＧＮＤ用または電源用であり、ＢＧＡ基板１側から接地電位または電源電位の供給を受けている。また、第２の半導体素子３の裏面から第２の半導体素子３の回路内部へ電源用貫通ビア８、ＧＮＤ貫通ビア１８を介して直接電力を供給する構造となっている。
高速信号を扱う回路などでは供給される電源電圧や接地電圧が回路動作中に安定していることが不可欠である。本実施形態の半導体装置によれば、上述の構造を用いることにより、電源電圧および接地電圧の供給インピーダンスを低くすることができ、高速動作にともなう同時スイッチングノイズ等を低減することができ、半導体素子の動作を安定させることができる。このため、誤動作無く半導体装置、ひいては電子機器を動作させることができる。
また、第２の半導体素子３の高速伝送インターフェース信号を信号用貫通ビア１２、信号用パッド１３、第３のワイヤ１４を介してＢＧＡ基板１上の信号用パッド１１に接続できるので、第１の半導体素子２またはシリコンインターポーザー上の配線を介することなく低抵抗、低容量のワイヤを用いて直接信号を伝送することができる。このため、ＲＣ時定数による波形歪みを小さくすることができ、規格通りの信号転送速度で信号を送受信することができる。
また、第１の半導体素子２とＢＧＡ基板１の電極との接続にはワイヤを用いているが、第２の半導体素子３と同様に第１の半導体素子２にも貫通ビアを形成し、この貫通ビアとＢＧＡ基板１上の電極とを接続した構造を用いることも可能である。
また、本実施形態の半導体装置では、第２の半導体素子３上で信号用パッド１３の両側にＧＮＤ用パッド２２が配置され、ＢＧＡ基板１上で信号用パッド１１の両側にＧＮＤ用パッド１７が配置されている。このため、信号用パッド１１に接続された第３のワイヤ１４の両側にＧＮＤ用パッド１７に接続された第４のワイヤ２３が形成されている。
配線の持つインダクタンスが大きい場合、入出力バッファの入出力インピーダンスに比較して配線のインピーダンスが大きくなり、インピーダンスミスマッチによる反射ノイズが生じ、信号波形の歪みが生じやすくなる。そのため、高速伝送インターフェースでは誤動作が生じやすくなる。高速伝送インターフェースの規格であるＤＤＲ、ＤＤＲ２、ＤＤＲ３、ダイレクトＲＡＭＢＵＳといったものでは信号が各配線を同位相で伝送されるいわゆるコモンモードが設定されている。このため、配線のインダクタンスを出来るだけ小さくすることは波形歪みを低減するのに有用と考えられる。
図４（ａ）、（ｂ）は、それぞれ同相信号を隣接する配線にて伝送した時の実効インダクタンスを説明する図、および本実施形態の半導体装置における実効インダクタンスを説明する図である。
図４（ａ）に示すように、同相信号を互いに隣接した線路で伝送した場合には、実効インダクタンスLeffは、線路の自己インダクタンスLiと配線間の相互インダクタンスLmの和となる。これに対し、図４（ｂ）に示す本実施形態のように、信号線路に隣接してＧＮＤ用線路または電源用線路を配置することにより擬似的に差動伝送状態を形成することができ、信号線の実効インダクタンスLeffは、線路の自己インダクタンスLiと配線間の相互インダクタンスLmの差とすることができる。これにより、線路の実効インダクタンスを小さくすることができ、信号の波形ひずみを小さくすることができる。このため、高速インターフェースでの誤動作をなくすことができ、半導体装置の信頼性が高くなっており、ひいては電子機器を誤動作せずに動作させることができる。
なお、本実施形態ではコモンモードの高速信号伝送インターフェースを想定したが、音声信号、映像信号などのアナログ信号用端子を想定した場合に対しても信号線路の両側にＧＮＤ用線路または、電源用線路を配置することにより信号線間を電磁的に隔離することができ、音声ノイズ、画像ノイズを低く抑えることに関して有効である。
（第２の実施形態）
図３は、本発明の第２の実施形態に係る半導体装置を上方から見た平面図である。図１、図２と同一の部材は同一の符号を付してその説明は省略する。
図３に示すように、本実施形態の半導体装置は、ＬＶＤＳなど、差動ペア信号を伝送するものであり、差動ペア信号を伝送する線路の両側にＧＮＤ用線路または電源用線路を配置し、差動ペア信号を電磁的に隔離した構造を有するものである。
ＢＧＡ基板１上には差動ペア信号を伝送するための差動信号用パッド２４が互いに隣接して設けられており、ＧＮＤ用パッド１７が差動信号用パッド２４を挟んで配置されている。また、第２の半導体素子３上には差動信号用パッド２５が設けられ、第２の半導体素子３の基板を貫通し差動信号用パッド２５に接続された差動信号用貫通ビア２６が設けられている。差動信号用パッド２５を挟むようにしてＧＮＤ用パッド２２が配置されている。
この構成によれば、差動伝送線路ペアの両側にＧＮＤ用線路または電源用線路を配置して差動ペア信号を電磁的に隔離することで、差動ペア信号用線路への外部からのノイズを低減することができ、差動ペア信号の波形歪みを小さくすることができる。このため、高速インターフェースでの誤動作を低減することができるため、半導体装置の信頼性を向上させ、ひいては電子機器を誤動作無く動作させることができる。なお、差動ペア信号を伝送する線路同士は隣接して配置しても実効インダクタンスLeffを小さくすることができる。
なお、本実施形態では半導体装置にＢＧＡ基板１を用いたが、リードフレームを用いた形状でも本発明は適用可能である。特に、図５に示すように第１の半導体素子２と第２の半導体素子３を平面的に見て４５度ずらして搭載し、リードフレームのインナーリードを特許文献２に示されるように八方向に配置し、第１の半導体素子２用のインナーリードと第２の半導体素子３用のインナーリードとを分離して配置した構造にすると、第１の半導体素子２と第２の半導体素子３との間で信号の干渉による波形歪みが発生するのを回避することができる。なお、図５において、符号２８は第１の半導体素子２から延びる第１のワイヤ５に接続された信号用インナーリードを示し、符号２９は第２の半導体素子３から延びるワイヤに接続された電源用インナーリードを示し、符号３０は、第２の半導体素子３の信号用パッド１３に接続された信号用インナーリードを示し、符号３１はＧＮＤ用パッド２２に接続されたＧＮＤ用インナーリードを示す。
以上のごとく本発明は、半導体装置を同士を積層した半導体装置及びこれを搭載した種々の電子機器に有用である。
本発明の第１の実施形態に係る半導体装置を模式的に示す断面図である。 第１の実施形態に係る半導体装置を上方から見た平面図である。 本発明の第２の実施形態に係る半導体装置を上方から見た平面図である。 （ａ）、（ｂ）は、それぞれ同相信号を隣接する配線にて伝送した時の実効インダクタンスを説明する図、および本実施形態の半導体装置における実効インダクタンスを説明する図である。 本発明のその他の実施形態に係る半導体装置を上方から見た平面図である。
符号の説明
１ ＢＧＡ基板
２ 第１の半導体素子
３ 第２の半導体素子
４ 金属突起
５ 第１のワイヤ
６、１１、１３、２０ 信号用パッド
７、２１ 電源用パッド
８ 電源用貫通ビア
９ 電源用導体層
１０ 第２のワイヤ
１２ 信号用貫通ビア
１４ 第３のワイヤ
１５ モールド樹脂
１６ 金属ボール
１７、２２ ＧＮＤ用パッド
１８ ＧＮＤ貫通ビア
１９ ＧＮＤ導体層
２３ 第４のワイヤ
２４、２５ 差動信号用パッド
２６ 差動信号用貫通ビア
２８、３０ 信号用インナーリード
２９ 電源用インナーリード
３１ ＧＮＤ用インナーリード

Claims (11)

  1. 上面に第１の接地用パッド、第１の電源用パッド、第１の信号用パッドおよび第２の信号用パッドが形成された担体と、
    前記担体上に形成され、前記第１の信号用パッドに接続された第３の信号用パッドと、第１の回路とが上面に形成された第１の基板と、
    前記第１の回路に接続された突起電極と第２の回路とが裏面に形成され、前記第２の信号用パッドに接続された第４の信号用パッドが上面に形成され、前記第２の回路および前記第４の信号用パッドに接続された信号用貫通ビアが埋め込まれた第２の基板を有する半導体素子とを備えている半導体装置。
  2. 前記半導体素子は、
    上面に形成され、前記第１の接地用パッドに接続された第２の接地用パッドと、
    上面に形成され、前記第１の電源用パッドに接続された第２の電源用パッドと、
    前記第２の基板を貫通し、前記第２の接地用パッドに接続された接地用貫通ビアと、
    前記第２の基板を貫通し、前記第２の電源用パッドに接続された電源用貫通ビアとをさらに有していることを特徴とする請求項１に記載の半導体装置。
  3. 前記第４の信号用パッドは、前記第２の接地用パッドまたは前記第２の電源用パッドに挟まれるように配置されており、
    前記第２の信号用パッドは前記第１の接地用パッドまたは前記第１の電源用パッドに挟まれるように配置されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記第４の信号用パッドは、ＤＤＲ、ＤＤＲ２、またはＤＤＲ３インターフェース用の電極パッドであることを特徴とする請求項１〜３のうちいずれか１つに記載の半導体装置。
  5. 前記第２の信号用パッドと前記第４の信号用パッドとは複数個形成されており、
    前記第２の信号用パッドの各々からこれに対応する前記第４の信号用パッドへはそれぞれ同相の信号が伝送されることを特徴とする請求項３または４に記載の半導体装置。
  6. 前記第２の信号用パッドと前記第４の信号用パッドとは複数個形成されており、
    ２つの前記第２の信号用パッドと、前記２つの第２の信号用パッドに接続される２つの前記第４の信号用パッドとはそれぞれ位相の異なる差動ペア信号を伝送し、互いに隣接して配置された差動ペア信号用線路を構成しており、
    前記２つの第２の信号用パッドは前記第１の接地用パッドまたは前記第１の電源用パッドに挟まれるように配置され、
    前記２つの第４の信号用パッドは前記第２の接地用パッドまたは前記第２の電源用パッドに挟まれるように配置されることを特徴とする請求項１または２に記載の半導体装置。
  7. 前記第４の信号用パッドは、ＬＶＤＳインターフェース用の電極パッドであることを特徴とする請求項１〜３のうちいずれか１つに記載の半導体装置。
  8. 前記担体は、裏面にボール電極を有する基板であることを特徴とする請求項１〜７のうちいずれか１つに記載の半導体装置。
  9. 前記担体はリードフレームであり、前記第１の電源用パッド、前記第１の信号用パッド、および前記第２の信号用パッドはインナーリードで構成されていることを特徴とする請求項１〜７のうちいずれか１つに記載の半導体装置。
  10. 前記第１の基板は上面に回路が形成された半導体素子であることを特徴とする請求項１〜９のうちいずれか１つに記載の半導体装置。
  11. 前記第１の基板はシリコンインターポーザーであることを特徴とする請求項１〜９のうちいずれか１つに記載の半導体装置。
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