TW518742B - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
TW518742B
TW518742B TW090124954A TW90124954A TW518742B TW 518742 B TW518742 B TW 518742B TW 090124954 A TW090124954 A TW 090124954A TW 90124954 A TW90124954 A TW 90124954A TW 518742 B TW518742 B TW 518742B
Authority
TW
Taiwan
Prior art keywords
semiconductor
semiconductor wafer
connection terminal
wafer
semiconductor device
Prior art date
Application number
TW090124954A
Other languages
English (en)
Inventor
Yoshiaki Sugizaki
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Application granted granted Critical
Publication of TW518742B publication Critical patent/TW518742B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02372Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13024Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13025Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16135Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73257Bump and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06506Wire or wire-like electrical connections between devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/0651Wire or wire-like electrical connections from device to substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06513Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06541Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06555Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06582Housing for the assembly, e.g. chip scale package [CSP]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06582Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586Housing with external bump or bump-like connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06589Thermal management, e.g. cooling
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12041LED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • H01L2924/1816Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161Exposing the passive side of the semiconductor or solid-state body of a flip chip

Description

518742 A7 B7 五、發明説明(1 ) 〔發明所屬之技術領域〕 (請先閲讀背面之注意事項再填寫本頁) 本發明係有關形成埋設有導電性構件之貫穿孔於半導 體晶片,而從半導體形成面側和其背面側導出配線之封裝 構造的半導體裝置,尤其對於加強電源之高性態半導體極 適合者。 〔習知技術〕 伴隨著半導體積體電路之微細化而電源電壓成爲低電 壓化,或由增大電路之規模而有促進半導體晶片之尺寸增 大,使得顯然存在有在半導體晶片內部所形成之電壓降之 問題。而做爲其對策,以構成爲遍及半導體晶片表面整個 領域來配設連接端子,而對多層配線基板以面朝下接合( 連接)之覆晶接合(flip chip)構造之封裝成爲主流(主要 思潮)。 經濟部智慧財產局員工消費合作社印製 圖2 9係顯示如上述之習知半導體裝置之槪略結構的 剖面圖。於圖29中,21爲半導體晶片,22爲半導體 元件之形成面,2 3爲配設於半導體元件形成面2 2的連 接(接合)端子(導電性凸塊),2 4爲微細配線基板。 半導體晶片2 1係以半導體形成面2 2成下面來配置,而 由成電性連接於該半導體晶片2 1中之半導體元件的導電 性凸塊(B U γπ p) 2 3來裝載於微細配線基板2 4上。該微細 配線基板2 4乃形成有配線層(多層配線)2 4 B於由樹 脂等所形成之絕緣基板2 4 A兩面及內部之各個,並在上 述半導體晶片2 1之裝載面側,形成有配線層於對應於上 -4 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 518742 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明(2 ) 述凸塊2 3之位置。該配線層乃藉配設於上述基板2 4 A 中之配線部來導出於背面側,且成電性連接於要連接於安 裝基板用之連接端子(導電性凸塊)2 5。 然而,要實現如上述構造之半導體裝置,需要使用於 連接於半導體晶片2 1之多數信號線繞線於微細配線基板 2 4中,使得有需要製作微細之圖案(圖型),因此會成 爲極高之價格。 又爲了高速傳輸信號於複數之半導體晶片間,亦揭示 有以配置半導體晶片之電路形成面彼此成相對向之狀態下 來安裝,使得能以最短距離來連接多數的連接端子彼此之 構造的封裝。 但如此之封裝構造時,倘若要進行加強電源時,由於 各半導體晶片之電路形成面形成相對向,使得僅能從晶片 外周部供應電源,因而並無法解決在半導體晶片內部之電 壓(下)降之問題。 〔發明擬解決之課題〕 如上述,習知之半導體裝置乃顯著地存在有電源電壓 之低電壓化或在半導體晶片內部之電壓降之問題,但若要 解決該等問題時,就具有成本會提高之問題。 又雖揭示有能以高速傳輪信號之封裝構造的半導體裝 置,但無去解決在半導體晶片內部的電壓(下)降之問題 〇 本發明係鑑於如上述之情事而發明者,其目的係擬提 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) -5- 518742 A7 B7 五、發明説明(3 ) 供一種能以最小限度之成本來實現所需要的功能之半導體 裝置者。 又本發明之另一目的,係擬提供一種即使由半導體積 體電路之微細化而形成電源電壓之低電壓化,或增大電路 規模而使半導體晶片之尺寸(大小)擴大,也可抑制在半 導體晶片內部的電壓降之半導體裝置者。 再者,本發明之再另一目的,係擬提供一種具有高性 能且爲廉價之封裝構造的半導體裝置者。 〔解決課題用之手段〕 本發明之申請專利範圍第1項(以下簡稱爲申請項1 ’下同)之半導體裝置,其特徵爲具備有:第1半導體晶 片,形成有半導體元件;第1連接端子,配設於上述第1 半導體晶片之半導體元件的形成面側,而成電性連接於該 半導體元件;導電性構件,埋設於貫穿上述第1半導體晶 片的貫穿孔內;第2連接端子,配設於上述第1半導體晶 片的半導體元件形成面之背面側,而藉上述導電性構件成 電性連接於上述半導體元件;配線基板,要裝載上述第1 半導體晶片:及第3連接端子,至少一部分形成於上述配 線基板之對應於上述第1連接端子及第2連接端子之任何 一方的位置,而要成電性連接於第1連接端子或第2連接 端子。 又本發明的申請項2之半導體裝置,其特徵爲具備有 .··第1半導體晶片,形成有半導體元件;第1連接端子, 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -6 - 518742 A7 B7 五、發明説明(4 ) (請先閱讀背面之注意事項再填寫本頁) 配設於上述第1半導體晶片之半導體元件的形成面側,而 成電性連接於該半導體元件;導電性構件,埋設於貫穿上 述第1半導體晶片的貫穿孔內;第2連接端子,配設於上 述第1半導體晶片的半導體元件形成面之背面側,而藉上 述導電性構件成電性連接於上述半導體元件;導線架( Lead frame,引線框)裝載上述第1半導體晶片,而位於上 述第1連接端子及第2連接端子中之一方成相對向的位置 且至少一部分成電性連接;及封裝,要封閉上述導線架的 內引線(內引腳)部及上述第1半導體晶片。 經濟部智慧財產局員工消費合作社印製 本發明的申請項3之半導體裝置,其特徵爲:具備有 :第1半導體晶片,形成有半導體元件;複數之第1連接 端子,配設於上述第1半導體晶片之半導體元件的形成面 側,而成電性連接於該半導體元件;複數之導電性構件, 埋設於貫穿上述第1半導體晶片之貫穿孔內;及複數之第 2連接端子,配設於上述第1半導體晶片的半導體元件形 成面之背面側,且藉上述導電性構件成電性連接於上述半 導體元件,而以連接上述第1連接端子及第2連接端子於 安裝基板來安裝。 再者,本發明之申請項4之半導體裝置,其特徵爲: 具備有:半導體晶片,形成有半導體元件;複數之第1連 接端子,配設於上述半導體晶片之半導體元件的形成面側 ,而成電性連接於該半導體元件;導電性構件,埋設於貫 穿上述半導體晶片之各個複數的貫穿孔內;及複數之第2 連接端子,配設於上述半導體晶片之半導體元件形成面的 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 518742 A7 B7 五、發明説明(5 ) (請先閲讀背面之注意事項再填寫本頁) 背面側,且藉上述導電性構件成電性連接於上述半導體元 件,而構成爲要配置上述複數之第1連接端子的平均密度 成爲高於要配置上述複數之第2連接端子的平均密度。 本發明的申請項5之半導體裝置,其特徵爲:具有: 半導體晶片,形成有半導體元件;第1連接端子,配設於 上述半導體晶片之半導體元件的形成面側,而成電性連接 於該半導體元件;導電性元件,埋設於貫穿上述半導體晶 片之貫穿孔內;及第2連接端子,配設於上述半導體晶片 之半導體元件形成面的背面側,且藉上述導電性構件成電 性連接於上述半導體元件,將上述第1連接端子或第2連 接端子之至少任何一方的一部分,分散配置於上述半導體 晶片的整個區域之同時,施加電源電位或接地電位。 如申請項6所示,於申請項1之半導體裝置中,更具 備有要連接前述第1半導體晶片之前述第1連接端子或第 2連接端子中,未使用爲與前述配線基板成對向連接的一 方連接端子的至少一部分,和形成於前述配線基板上之前 述第3連接端子用的接合線。 經濟部智慧財產局g(工消費合作社印製 如申請項7所示,於申請項2之半導體裝置中,更具 備有:要連接前述第1半導體晶片之第1連接端子或第2 連接端子中,未使用爲與導線架之內引腳部成對向連接的 一方連接端子之至少一部分,和前述導線架之內引腳部用 的接合線;及封閉前述導線架之內引腳部及前述第1半導 體晶片用的封裝。 如申請項8所示,於申請項1之半導體裝置中’更具 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -g 一 518742 經濟部智慧財產局員工消費合作社印製 A7 _B7___五、發明説明(6 ) 備有要疊層於前述第1半導體晶片上的第2半導體晶片, 且使前述第1半導體晶片之第1連接端子或第2連接端子 中,未使用爲與前述配線基板成對向連接的一方連接端子 之至少一部分,連接於上述第2半導體晶片。 如申請項9所示,於申請項1之半導體裝置中,更具 備有要疊層於前述第1半導體晶片上之第2至第η (η爲 3以上的正整數)的半導體晶片,且使前述第1半導體晶 片之第1連接端子或第2連接端子中’未使用爲與前述配 線基板成對向連接的一方連接端子之至少一部分,連接於 上述第2至第η的半導體晶片。 如申請項1 0所示,於申請項2之半導體裝置中,更 具備有要疊層於前述第1半導體晶片上的第2半導體晶片 ,且使前述第1半導體晶片之第1連接端子或第2連接端 子中,未使用爲與前述導線架成對向連接之一方連接端子 的至少一部分,連接於上述第2半導體晶片。 如申請項1 1所示,於申請項2之半導體裝置中’更 具備有要疊層於前述第1半導體晶片上之第2至第η (η 爲3以上的正整數)的半導體晶片,且使前述第1半導體 晶片之第1連接端子或第2連接端子中,未使用爲與前述 導線架成對向連接之一方連接端子的至少一部分’連接於 上述第2至第η的半導體晶片。 如申請項1 2所示,於申請項3之半導體裝置中’更 具備有要疊層於前述第1半導體晶片上之第2半導體晶片 ,且安裝前述第1半導體晶片之第1連接端子或第2連接 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) · g » (請先閲讀背面之注意事項再填寫本頁) 518742 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明説明(7 ) 端子於安裝基板,並使該等 安裝基板之外部連接的一方 於上述第2半導體晶片。 如申請項1 3所示,於 具備有要疊層於前述第1半 爲3以上的正整數)的半導 體晶片之第1連接端子或第 該等連接端子中,未使用爲 一方連接端子之至少一部分 導體晶片。 如申請項1 4所示,於 半導體裝置中,更具備有要 晶片間的至少一部分用之接 如申請項1 5所示,於 半導體裝置中,更具備有要 晶片間的至少一部分用之導 於申請項1 5之半導體 片中,至少兩個相鄰之半導 形成面彼此以形成相對向來 又本發明之申請項1 6 備:第1半導體晶片,形成 ,配設於上述第1半導體晶 且成電性連接於該半導體元 上述第1半導體晶片之貫穿 連接端子中,未使用爲與上述 連接端子之至少一部分,連接 申請項3之半導體裝置中,更 導體晶片上之第2至第η(η 體晶片,且安裝前述第1半導 2連接端子於安裝基板,並使 與上述安裝基板之外部連接的 ,連接於上述第2至第η之半 申請項8至1 3中的任一項之 連接前述所疊層之複數半導體 合線。 申請項8至1 3中的任一項之 連接前述所疊層之複數半導體 電性凸塊。 裝置中,前述複數之半導體晶 體晶片彼此乃使半導體元件之 連接。 之半導體裝置,其特徵爲:具 有半導體晶片;第1連接端子 片之半導體兀件的形成面側, 件;導電性構件,埋設於貫穿 孔內;第2連接端子,配設於 (請先閱讀背面之注意事項再填寫本頁) •裝· 訂 本纸張尺度適用中國國家標準(CNS ) Α4規格(210Χ 297公釐) -10- 518742 A7 B7 五、發明説明(8 ) 上述第1半導體晶片的半導體元件形成面之背面側,藉上 述導電性構件來成電性連接於上述半導體元件;第2半導 體晶片,疊層於上述第1半導體晶片;及第3連接端子, 僅配設於上述第2半導體晶片之半導體元件形成面側,而 令上述第1半導體晶片之第1連接端子及第2連接端子之 任何一方配設於上述第2半導體晶片的與第3連接端子成 相對向之位置,且藉該相對向之連接端子彼此來連接上述 第1半導體晶片和第2半導體晶片成電性連接。 於申請項1 6之半導體裝置,前述第2半導體晶片較 前述第1半導體晶片之厚度更厚。 於申請項1 6之半導體裝置,前述第2半導體晶片較 前述第1半導體晶片之大小更大。 於前述申請項1 6之半導體裝置,更具備有配設於第 1半導體晶片和第2半導體晶片間之包括連接點的間隙之 塡充樹脂。 再者,本發明之半導體裝置,其特徵爲:具備:半導 體晶片,形成有半導體元件;第1連接端子,配設於上述 半導體晶片之半導體元件形成面側,且形成電性連接於該 半導體元件;導電性構件,埋設於貫穿上述半導體晶片之 貫穿孔內;第2連接端子,配設於上述半導體晶片之半導 體元件形成面的背面側,而藉上述導電性構件來成電性連 接於上述半導體元件;配線基板,裝載有上述半導體晶片 ;第3連接端子,形成於上述配線基板上,一部分乃配置 於成對向於上述半導體晶片之第1連接端子的位置,而與 (請先閲讀背面之注意事項再填寫本頁) -?·<» 經濟部智慧財產局員工消費合作社印製 本纸張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -11 - 518742 A7 B7 經濟部智慧財產局g(工消費合作社印製 五、發明説明(9 ) 上述半導體晶片成電性連接;接合線,要連接上述半導體 晶片的第2連接端子中之至少一部分,和形成於上述配線 基板上的上述第3連接端子;封閉樹脂,配設於包括上述 接合線和上述半導體晶片之配線基板上面;及第4連接端 子,爲了連接於安裝基板而配設於上述配線基板之裝載有 上述半導體晶片之面的背面側,且與上述第3連接端子成 電性連接,而上述第1連接端子係主要用於要施加電源電 位和接地電位,上述第2連接端子則主要用於信號系。 再者,本發明之半導體裝置,其特徵爲:具備:半導 體晶片形成有半導體元件;第1連接端子,沿著上述半導 體晶片的半導體元件形成面側之外周部所配設,而成電性 連接於該半導體元件;導電性構件,各別埋設於以分散形 成於上述半導體晶片整個區域之貫穿孔內;第2連接端子 ,配設於上述半導體晶片之半導體形成面的背面側,且藉 各上述導電性構件成電性連接於上述半導體元件;配線基 板,裝載有上述半導體晶片;第3連接端子,形成於成相 對向於上述半導體晶片之第2連接端子之位置,且成電性 連接於上述半導體晶片;接合線,要連接上述半導體晶片 之第1連接端子中之至少一部分,和形成於上述配線基板 上之第3連接端子;封閉樹脂,配設於包括上述接合線和 上述半導體晶片的配線基板上;及第4連接端子,爲了連 接於安裝基板而配設於上述配線基板之裝載有上述半導體 晶片的面之背面側,且與上述第3連接端子成電性連接, 而上述第2連接端子主要用於施加電源電位和接地電位, (讀先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標李(CNS ) A4規格(210X297公釐) -12- 518742 A7 五、發明説明(10 上述第1連接端子則主要用於信號系 〔發明之實施形態〕 請 閱 讀 背-ιέ 之 注 意 - 事 項 雪·· I裝 頁 本發明之骨卞係以種種形態來安裝配設有埋設導電性 構件之貫穿孔的半導體晶片者,雖僅需要少數分散於半導 體晶片表面之整個區域的電源系或接地系之配線連接,或 雖並不一定要分散於半導體晶片表面之整個區域,但以藉 埋設於貫穿孔之導電性構件來導出需要多數之信號系之配 線連接於半導體晶片背面側,而再配置於半導體晶片的兩 面者。 訂 而在以半導體晶片面朝上來安裝時,就分配貫穿孔於 電源系及接地系,且從半導體形成面之背面直接地來加強 電源。另一方面,對於需要微細之連接的信號線,則從配 設於半導體元件形成面外周部之襯墊(P a d,腳位)進 行線接合來導出。由該組合,可不使用高價位之微細配線 基板下,能實現加強電源之高性能半導體裝置。 經濟部智慧財產局員工消費合作社印製 另一方面,在以半導體晶片面朝下來安裝時,配置電 源腳位或接地腳位成二維性於半導體元件之形成面上來實 施覆晶接合(flip chip )之連接。而需要微細連接之信號線 乃藉形成於半導體元件之外周部的貫穿孔來導出於半導體 元件形成面之背面,而從背面側以線接合(wke bonding ) 來拉出。即使爲如此之組合,也能同樣地在不使用高價位 之微細基板來實現加強電源之高性能半導體裝置。 再者,做爲發展之例子,也可疊層另外之半導體晶片 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) _ 13 _ 518742 A7 五、發明説明(11 ) 數端子之連 於前述兩個例子之半導體晶片上。尤其,當兩個半導體晶 片之連接&度爲阔密度時,以令下面之半導體晶片面朝 丄,就可不需要錯高價位之配線基板來實現多 接 以 下’將寥照_式來詳述有關本發明之種種實施形態 (第1實施形態) 圖1 ( a ) 、( b )各個係要說明有關本發明之第1 經濟部智慧財產局員工消費合作社印製 貫施形態的半導體裝置者,(a )圖爲槪略剖面圖,(b )圖爲(a )圖之部分放大剖面圖。如(a )圖所示,半 導體晶片1係使半導體元件(內部電路)之形成面2以成 相對向於配線基板7 (面朝下)來裝載。於半導體元件形 成面,連接端子(導電性凸塊)4以分散(例如成陣列) 於整個區域來形成,而藉該連接端子4來進行與配線基板 7之配線層7 B的電性連接。上述配線基板7形成有以樹 脂等所形成之絕緣性基板7 A之兩面和各配線層(多層配 線)7 B於內部,而在上述半導體晶片1的裝載面側,配 線層則配置於對應於上述凸塊4之位置。該配線層7 Β係 藉配設於上述基板7 Α中之配線層部來導出於背面側,並 成電性連接於要連接於安裝基板用之連接端子(導電性凸 塊)1 3。 又形成有埋設導電性構件之貫穿孔3於上述半導體晶 片1之外周(圍)部,並在埋設於該貫穿孔3內之導電性 -14- 本纸張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 518742 經濟部智慧財產局員工消費合作社印製 B7五、發明説明(12 ) 構件的晶片背面上,各形成有連接端子(腳位)5。上述 連接端子5和配線基板7乃由接合線6所連接。而上述配 線基板7上之半導體晶片1及接合線乃由樹脂或陶瓷等所 形成之封裝9被密封著。 於上述結構中,貫穿孔3近旁係形成如(.b )圖所示 ,形成有絕緣膜1 4於形成在半導體晶片1之貫穿孔3的 側壁,並在該貫穿孔3內,配設有與上述晶片1成絕緣狀 態來埋入之金屬(導電性構件)1 5。而在上述晶片1之 半導體元件形成面2側,配設有由例如銅或鋁等所形成, 一端與上述導電性構件1 5成電性連接的晶片內配線1 7 。該晶片內配線1 7之另一端則成電性連接於半導體元件 (內部電路)。而包括上述晶片內配線1 7之晶片1的半 導體形成面2之整面則以層間絕緣膜及表面保護膜1 6所 覆蓋。另一方面,配設有接合襯墊(b ο n d i n g p a d,接合片) (連接端子)5於上述晶片1之元件形成面側的導電性構 件1 5上,而接合線6之一端乃形成球形接合於該接合襯 墊5。再者,在除了上述貫穿孔3近旁之晶片1背面乃形 成有背面絕緣膜1 8。 本構造之最大優點,係可分散配置連接端子4、5於 習知之塑膠B G A封裝的可連接之整個區域(領域)’亦 即,在於相對向於半導體晶片1之配線基板7之面的整個 區域及其背面外周部之任何部位,使得實質性地未增大連 接密度下,可增加連接點之數量。 又以分配分散於半導體元.件之形成面2的連接端子4 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -15- 518742 A7 B7 五、發明説明(13 給予電源系及接地系,就可g 便性。一般電源系及接地系的 導體晶片1之整面爲重要之情 接點。而對於信號系之連接, 量’但反過來並非需要形成分 因此,成面配置之連接端子4 用廉價的配線基板7來拉線。 接合線從晶片外周部以形成更 ,因此,此事亦能以廉價的配 大的限度 連接端子 事,並非 則當然需 散於半導 乃端子數 而且,多 朝外周圍 線基板7 來活用 ,以分 一定需 要多數 體晶片 量也少 數之信 擴大之 來充足 本構造Z方 散配置於半 要多數之連 之連接點數 1之整面。 ,使得可使 號端子可由 狀態來配置 地實施拉線 請 先 閲 讀 背 面 ί 事 項 再』 馬 本 頁 裝 因而,依據有關上述第1實施形態的半導體裝置,所 需要之功能可由最少限度之成本來實現。又即使因半導體 積體電路之微細化而產生之電源的電壓降,或由增大電路 規模而形成擴大半導體晶片尺寸,也可抑制在半導體晶片 內所形成之電壓(下)降。因此,進而可獲得具有高性能 且廉價之封裝構造的半導體裝置。 (第2實施形態) 圖2. ( a ) 、( b )各個,均要說明有關本發明之第 2實施形態的半導體裝置者,(a )圖爲槪略剖面圖,( b )圖爲(a )圖之部分放大剖面圖。於本第2實施形態 ,半導體晶片1係令半導體兀件之形成面2背面成相對向 於配線基板了(面朝上)來裝載。而埋設有導電性構件 1 5之貫穿孔3係分散配置於半導體晶片1的整個區域, 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ 297公釐) -16- 518742 A7 B7 五、發明説明(14 ) 且藉該貫穿孔3而使用形成於晶片1背面之連接端子(導 電性凸塊)5來與配線基板7相連接。又在半導體晶片1 之半導體元件形成面2的外周部,形成有與一般性之半導 體裝置同樣的連接端子(P a d,腳位)4,並從該連接 端子4以線接合來與配線基板7之配線層7 B成電性連接
G 經濟部智慧財產局員工消費合作社印製 於如上述之結構中,貫穿孔3近旁係形成如(b )圖 所示。形成有絕緣膜1 4於形成在半導體晶片1之貫穿孔 3側壁,並以與上述晶片1成絕緣狀態來埋設導電性構件 1 5於該貫穿孔3內。在於上述晶片1的半導體元件之形 成面2側,配設一端與上述導電性構件1 5成電性連接之 晶片內配線1 7,而該晶片內配線1 7之另一端則成電性 連接於半導體元件內部電路。而包括上述晶片內配線1 7 之晶片1的半導體元件形成面2之整面,係由層間絕緣膜 及表面保護膜1 6來覆蓋,而在背面側之導電性構件1 5 則設有導電性凸塊(連接端子)5配線基板7之配線層7 B乃連接於該凸塊5。再者,除了上述貫穿孔3近旁之晶 1背面,係由背面絕緣膜1 8所覆蓋(被覆)者。 本構造也與上述之第1實施形態同樣,因具備有予以 分散連接端子4、5於適合於連接之位置的特徴,因而, 能在未增大實質性之連接密度下,予以增加連接點之數量 。又本構造之狀態時,有關配置電源系及接地系,因與上 述第1實施形態爲同樣之理由,而理想爲分配給予凸塊5 -17- 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇Χ29<7公釐) 18742 A7 B7 五 發明説明(15 經濟部智慧財產局員工消費合作社印製 (第3、第4之實施形態) ® 3及圖4各圖,乃要說明有關本發明之第3及第4之 4施形態的半導體裝置用之槪略剖面圖,係一種有關上述 的第1及第2之實施形態的變形例。於該等第3及第4之 貫施形態,乃替代配線基板7來使用低成本之導線架(}ead ,引線框)8。而其他之基本性結構因與第1及第2 之貫施形態同樣,因而,於圖3及圖4中,對於與圖1及 圖2同一結構部分,將附上同一符號並省略詳細說明。 (第5、第6之實施形態) 圖5及圖6之各圖,乃要說明有關本發明之第5及第 6之實施形態的半導體裝置之槪略剖面圖,係有關上述之 弟1汉弟2之貫施形悲的半導體裝置之其他變形例。在於 該等第5及第6之實施形態,乃裝載半導體晶片1和配線 基板了於熱平板(heat slab ) 1 〇上。上述熱平板丨〇係一 種形成有金屬層或金屬配線之陶瓷板,或金屬板,上述金 屬部係連接於電源或接地。 而第5實施形態乃使半導體晶片1形成半導體元件之 形成面2朝下來裝載於上述熱平板1 〇上。而配設於上述 半導體晶片1之半導體冗件形成面2的連接端子(導電性 凸塊)4,將連接於上述熱平板1 〇上的金屬部。又配置 配線基板7成圍繞者半導體晶片1。而安裝用之連接端子 1 3係配設於該配線基板7之上面。上述半導體晶片1之 本紙張尺度適用中國國家標準(CNS ) A4規格(2mx 297公釐) 請 先 閱 讀 背 ιέ 之 注 意 事 項
裝 訂 18- 518742 A7 B7 五、發明説明(16 ) 連接端子(腳位)5和配線基板7之配線層7 b乃由接合 線6來成電性連接。而上述半導體晶片1 ,接合線6及上 述配線基板7之晶片1近旁區域乃由樹脂等所形成之封裝 9所密封著。 於如上述之結構中,分散配置於半導體元件形成面2 之連接端子4係分配於電源系及接地系,並從半導體晶片 1之半導體元件形成面2側以藉連接端子4來連接於上述 熱平板1 0上之金屬配線層。又沿著半導體元件形成面2 背面側之晶片外周部所配置之連接端子5係分配於信號系 ’且從半導體晶片1之半導體元件形成面2側藉貫穿孔3 內之導電性構件1 5,連接端子5,接合線6及配線基板 7中之配線層7 B各個來連接於上述連接端子1 3。 另一方面,於第6實施形態,乃令半導體晶片1以半 導體元件形成面2朝上來裝載於上述熱平板1 〇上。而藉 貫穿孔3來配設於上述半導體晶片1背面側之連接端子( 導電性凸塊)5,將連接於上述熱平板1 〇上之分屬配線 層。又配置配線基板7成圍繞著半導體晶片1 ,並在該配 線基板7上面,配設有安裝用之連接端子1 3。而配設於 上述半導體晶片1之半導體元件形成面2側的連接端子( 腳位)4和配線基板7之配線層7 B乃由接合線6來成電 性連接。而上述半導體晶片1、接合線6及上述配線基板 7之晶片1近旁區域乃由樹脂等所形成之封裝9所密封著 〇 於如上述之結構中,分散配置於半導體元件形成面2 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) ~ — (請先閱讀背面之注意事項再填寫本頁)
經濟部智慧財產局員工消費合作社印製 518742 A7 _;_ ^B7 五、發明説明(17 ) 背面側之連接端子5係分配於電源系及接地系,並從半導 體晶片1之半導體元件形成面2側以藉連接端子5來連接 於上述熱平板1 0上之金屬配線層。又沿著半導體元件形 成面2側之晶片外周部所配置之連接端子4係分配於信號 系’該連接端子4乃藉接合線6及配線基板7中之配線層 7 B各個來連接於上述連接端子1 3。 (第7、第8之實施形態) 圖7及圖8之各圖係要說明有關本發明之第7及第8 之貫施形態的半導體裝置之槪略剖面圖,乃有關上述之第 5及第6之實施形態的半導體裝置之變形例。該等第7及 第·8之實施形態係一種介居高散熱樹脂層1 1於圖5及圖 6乙熱平板1 0和半導體晶片1之間者。 在於第7實施形態係令配設於上述半導體晶片1之半 導體元件形成面2的連接端子4連接於上述熱平板1 〇上 之金®部,而以高散熱樹脂層1 1來埋入於該半導體晶片 1和熱平板1 0之間隙中。 經濟部智慧財產局員工消費合作社印製 另一方面,於第8實施形態乃使藉貫穿孔3來配設於 上述半導體晶片1背面側之連接端子5,連接於上述熱平 板1 0上之金屬部,且埋入高散熱樹脂層1 1於該半導體 晶片1和熱平板1 0之間隙中。 構成如此之結構時,就較有關第5及第6之實施形態 的半導體裝置可增進散熱性。 再者,於圖7及圖8,雖以使用連接端子4或5來各 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X 297公釐) _ 20 - )18742 五、發明 A7 B7 説明(18 經濟部智慧財產局員工消費合作社印製 $ $接半導體晶片1和熱平板 連每端子4或5使用於電源系或接地系之時,也可對於高 4 3樹脂層1 1使用咼導電性樹脂,並湊在一起來連接。 (m 9、第1 〇之實施形態) 圖9及圖1 0之各圖乃要說明有關本發明之第g及第 1 〇之實施形態的半導體裝置之槪略剖面圖,係有關上述 ’第7及第8之實施形態的半導體裝置之變形例。該等第 及弟1 0之貫5也形恶係替代線接合(w i r e b ο n d i n g )而 要使用T A B技術者。 亦即,第9實施形態係在上述熱平板1 〇上,以半導 體元件形成面2朝下來裝載半導體晶片1。配設於上述半 導體晶片1之半導體元件形成面2的連接端子4係連接於 上述熱平板1 〇上之金屬配線層。而上述半導體晶片1之 半導體元件形成面2和熱平板1 〇之間隙,塡充有高散熱 樹脂層1 1。又上述半導體晶片1係配置於T A Β (卷帶 自動接合)帶7 之裝置孔(d e v i c e h ο 1 e )內,而固定於 配設成圍繞該半導體晶片1之熱平板1 〇 A上。在形成於 該T A B帶7 /上面之引線,乃配設有安裝用之連接端子 1 3。而配設於上述τ A B帶7 /上之樑式引線(beam lead ) 1 2則連接於上述半導體晶片1的連接端子5。上述 半導體晶片1 ,樑式引線i 2及上述T A B帶7,之晶片 1近旁的區域,則以滴下例如埋入(封裝)用樹脂所形成 之封裝9 /所封裝著。 〇間爲例加以說明,但當 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -21 - (請先閲讀背面之注意事項再填寫本頁)
518742 A7 B7 五、發明説明(19 ) 於如上述之結構中,分散配置於半導體形成面2之連 接端子4係分配於電源系或接地系,而從半導體晶片1之 半導體元件形成面2側藉連接端子4來連接於上述熱平杈 1 0上之金屬部。又半導體元件形成面2背面側之連接端 子5係分配於信號系,而從半導體晶片1之半導體元件形 成面2側藉貫穿孔3內之導電性構件1 5、連接端子5、 棟式引線12及配線基板7中之配線層7B各個來連接於 上述連接端子1 3。 另一方面,於第1 0實施形態,上述熱平板1 0上係 以半導體元件形成面朝上來裝載半導體晶片1。而藉貫穿 孔3來配設於上述半導體晶片1背面側之連接端子5係連 接於上述熱平板1 0上之金屬配線層。上述半導體晶片1 背面和熱平板1 0之間隙則塡充有高散熱樹脂層1 1。又 上述半導體晶片1乃配置於T A B帶7 /之裝置孔內,並 固定於配設成圍繞該半導體晶片1的熱平板1 Ο A上。安 裝用之連接端子1 3乃配設於該T A B帶7 >上面的引線 上。而T A B帶7 /之樑式引線1 2係連接於配設在上述 半導體晶片1之半導體元件形成面2側的連接端子4。上 述半導體晶片1 ,樑式引線1 2及上述T A B帶7 /之晶 片1近旁之區域,則以滴下例如埋入用樹脂所形成之封裝 9 /所密封著。 於如上述之結構中,分散配置於半導體元件形成面2 背面的連接端子5係分配於電源系或接地系,且從半導體 晶片1之半導體形成面2側藉著連接端子5來連接於上述 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) (請先閲讀背面之注意事項再填寫本頁} 訂 經濟部智慧財產局員工消費合作社印製 -22- 518742 A7 B7 五、發明説明(20 ) 熱平板1 0上之金屬配線層。又半導體元件形成面2側之 連接端子4係分配於信號系,該連接端子4係藉樑式引線 1 2及配線基板7中之配線層了 B各個來連接於上述連接 端子1 3。 依據上述第9、第1 〇之實施形態,乃較有關第5及 第6之貫施形態的半導體裝置可增進散熱性之同時,也可 令本發明適用於採用T a b技術之半導體裝置。 又樹脂層1 1即使爲絕緣性之絕緣材料,也由於以連 接觸子4或5來與熱平板1 〇之間形成連接,因此,較僅 以絕熱樹脂來黏貼時,可獲得高的散熱性。 再者’在圖9及圖1 〇雖以使用連接端子4或5來各 別連接半導體晶片1和熱平板1 Q之間時爲例乙事加以說 明,但倘若與第7及第8之實施例同樣,對於高散熱性樹 脂層1 1使用導電性爲高之樹脂時,也可湊在一齊來連接 (第1 1、第1 2之實施形態) 經濟部智慧財產局員工消費合作社印製 圖1 1及圖1 2之各圖乃要說明有關本發明之第1丄 及第1 2實施形態的半導體裝置之槪略剖面圖,乃有關上 述之第1及第2之實施形態的半導體裝置之變形例。於亥 等第1 1及第1 2之實施形態,配設有散熱板於封裝9之 半導體晶片1上。而做爲散熱板乃使用熱平板1 〇,該熱 平板1 0表面乃不塗敷樹脂而呈露出狀。 再者,於本實施形態’熱平板1 0因僅使用爲散熱用 23 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 518742 A7 B7 五、發明説明(21 ) 並不需要施加電位。因此,並不一定需要爲導體,即使爲 不具有配線之僅爲陶瓷者也可。當然,也可爲金屬。 依據如上述之結構,可更增進散熱效果,對於使用發 熱量爲極多之半導體晶片極適合。 (第1 3、第1 4之實施形態) 圖1 3及圖1 4之各圖乃要說明有關本發明之第1 3 及第1 4之實施形態的半導體裝置之槪略剖面圖,乃有關 上述之第3及第4之實施形態的半導體裝置之變形例。於 該等第13及第14之實施形態乃與第11及第12之實 施形態同樣,要配設散熱板於封裝9之半導體晶片1上者 。而做爲散熱板配設了熱平板1 〇,該熱平板1 〇表面乃 不塗敷樹脂而呈露出狀。 再者,於本實施形態,熱平板1 〇因僅使用爲散熱用, 並不需要施加電位。.因此,並不一定需要爲導體,即使爲 不具有配線之僅爲陶瓷者也可。當然,也可爲金屬。 經濟部智慧財產局員工消費合作社印製 依據如上述之結構,可更增進散熱效果,對於裝載發 熱量爲多之半導體晶片於引線框(導線架)8上極適合。 (第1 5至第1 8之實施形態) 圖1 5至圖1 8之各圖,乃顯示要說明本發明之第 1 5至第1 8之實施形態的槪略剖面圖,係前述之第1及 第2之實施形態的發展例。第1 5至第1 7之實施形態係 疊層另一半導體晶片1 - 2於第1實施形態的半導體晶片 -24- 本纸張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 518742 A7 B7 五、發明説明(22 ) (請先閱讀背面之注意事項再填寫本頁) 1 - 1上者,第1 6至第1 8之實施形態係疊層另一半導 體1 - 2於第2+實施形態之半導體晶片1 - 1者。而第 1 5及第1 6之實施形態乃從裝載於上面之半導體晶片1 - 2實施連接時,使用接合線6時之例子,而第1 7及第 1 8之實施形態係要從裝載於上面之半導體晶片1 - 2實 施連接時,使用了導電性凸塊4 - 2之例者。 於上述之第1 5至第1 8之實施形態,對於所有之任 一實施形態,要裝載於下面之半導體晶片1 - 1因均具有 分散配置於晶片整個區域(領域)之連接端子4 - 1或5 ,因此,對於晶片內部之電壓降敏感的元件予以配置於下 面來裝載時,可增進做爲半導體裝置的性能。 且在於第1 7及第1 8之實施形態,除了上述之外, 也可貫穿孔晶片1 - 1 (.藉貫穿孔3 )來供電源電位或接 地電位至上面之晶片1 - 2,使得可實現更進一步之高性 能的半導體裝置。 再者,在該等第1 5至第1 8之實施形態,各半導體 晶片1 - 1 ,1 一 2和配線基板之間,半導體晶片1 一 1 經濟部智慧財產局員工消費合作社印製 ,1 - 2彼此之間,雖顯示形成連接著之例子,但所有之 組合即使未形成連接著之狀態也可實現。又要疊層之半導 體晶片之數量,並非僅限定於本實施形態所示之2片而已 ,也可形成3片以上。再者,於本實施形態,疊層於上面 之半導體晶片1 - 2乃以未具有貫穿孔3之通常的半導體 晶片爲例來說明,當然也可疊層具有埋設有導電性構件的 貫穿孔3之半導體晶片。 -25- 本纸張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 518742 A7 ._ —__B7 五、發明説明(23 ) (第1 9、第2 0之實施形態) 圖1 9及圖2 0之各圖,乃顯示有關本發明之第1 9 及第2 0之實施形態的半導體裝置之槪略剖面圖。該等第 1 9及第2 0之實施形態乃爲了增進有關上述第1 5及第 1 6之實施形態的半導體裝置之散熱性,配設散熱板於封 裝9之半導體晶片1 - 2上者。而做爲散熱板配設了熱平 板1 0,且該散熱板1 0表面並未塗敷樹脂呈露出狀。於 此一構造,並不需要施加電位於熱平板1 0之金屬或金屬 配線。 依據如此之結構,可更進一步地增進散熱效果’由而 能以效果性地減低由於疊層半導體晶片1 - 1、1 一 2所 增加之發熱量。 再者,於上述第1 9及第2 〇實施形態,雖爲了增51 有關上述第1 5及第1 6之實施形態之半導體裝置之散_ 性,而以配設熱平板1 0之狀況爲例來說明,但同樣之構 造,當然也可適用於圖1 7及圖1 8所示之第1 7及胃 1 8的實施形態。 (第2 1、第‘2 2之實施形態) 圖2 1及圖2 2之各圖,乃顯示有關本發明之第2 1 及第2 2之實施形態的半導體裝置之槪略剖面圖。_ _ _ 2 1及第2 2之實施形態乃爲了增進有關上述第1 7 & ^ 1 8之實施形態的半導體裝置之散熱性,而露出半導胃晶 (請先閲讀背面之注意事項再填寫本頁) r裝· 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ^6 518742 A7 --------B7__ 五、發明説明(¾ ) 片1〜2於封裝9之上面者。 甚至如此之結構,也可增進散熱效果,使得能以有效 1也来t咸低由於暨層半導體晶片1 — 1 、1 一 2而所增加 之發熱量。 (第2 3、第2 4之實施形態) 第2 3圖 '第2 4圖之各圖,乃顯示有關本發明之第 2 3及第2 4之實施形態的半導體裝置之槪略剖面圖。於 本實施形態,將2個之半導體晶片1 一 χ、1 一 2以介居 導電性凸塊4 - 2和5,或導電性凸塊4 - 1成相對向連 接者。又半導體晶片1 - 1、1 — 2之間隙,以塡充樹脂 來加強。 形成有貫穿孔3之半導體晶片1 - 1 ,乃受到貫穿孔 3 z深度,必然的成爲薄者。因此,爲了加強具有該貫穿 孔3之半導體晶片1 - 1的強度不足夠,理想爲令不具有 貫穿孔之成相對向的半導體晶片1 - 2予以設計成厚且大 經濟部智慧財產局員工消費合作社印製
G 再者,於本實施形態,將形成於半導體晶片1 - 1的 與半導體晶片1 - 2之疊層面的背面側之連接端子(於圖 2. 3之狀況時爲4 一 1 ’於圖2 4之狀況時爲5 )做爲與 安裝基板之外部連接端子來使用,以做爲c S P ( Chip Scale Package )。但也可令該等連接端子予以連接於封裝 用配線基板或引線框來形成爲封裝或彳吴組。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) · 27 一 518742 A7 B7 五、發明説明(25 經濟部智慧財產局員工消費合作社印製 (第2 5、第2 6 圖2 5及圖2 及第2 6之實施形 施形態係使上述圖 2 4之實施形態的 時,以注入(塡充 2間及半導體晶片 化或模組化者。於 同一結構部分,將 依據如此之結 方即使形成爲薄之 且也可增進使用上 又在第2 3及 片1 一 1之與半導 子(在圖2 3之狀 )的數量增多而成 爲困難,然而,在 板7來放鬆(放寬 於具有多數之外部 之實施形態) 6之各圖,乃顯示有關本發明之第2 5 態的半導體裝置之槪略剖面圖。該等實 2 3及圖2 4所示之有關第2 3及第 半導體裝置,各裝載於配線基板7之同 密封樹脂於半導體晶片 1和1 1 - 1和配線基板7間來使之成爲封裝 圖25及圖26 ,與圖23及圖2 4爲 附上同一符號並省略其詳細說明。 構時,半導體晶片1 — 1、1 一 2之雙 厚度時,也不具有強度不足夠之問題, 之方便。 第2 4之實施形態,當形成於半導體晶 體晶片1 - 2的疊層面背面側之連接端 況時爲4 一 1 ,而圖2 4之狀況時爲5 爲高密度化時,就要在安裝基板繞線成 於本實施形態之時,因能以使用配線基 )外部連接端子1 3之節距,因此’對 連接端子之狀況時極爲有效。 (第2 7及第2 8之實施形態) 圖2 7及圖2 8之各圖,乃顯示有關本發明之第2 了 及第2 8之實施形態的半導體裝置之槪略剖面圖。而該等 本纸張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) -28- 請 閲 讀 背 5 i 事 項 再 填 寫 本 頁 518742 A7 B7 五、發明説明(26 ) (請先閱讀背面之注意事項再填寫本頁) 實施形態係對於有關上述圖2 5及圖2 6所示之第2 5及 第2 6之實施形態的半導體晶片1 一 2之晶片1 - 2,以 使用高散熱樹脂層1 1來貼住熱平板1 〇者。 依據如此之結構時,可增進散熱性之同時,也可迴避 露出半導體晶片1 一 2而可保護晶片1 - 2。 以上,雖使用第1至第2 8之實施形態來說明本發明 ,但本發明並非僅限定於上述各實施形態者,在實施階段 時’未脫離該要旨之範圍內可進行種種之變形。又在上述 各實施形態乃包括有種種之階段之發明,而由適當地組合 所揭示之複數的結構要件可創造出種種之發明。例如從各 實施形態所示之全部構成要件中,即使刪除某幾個構成要 件,也可解決在發明擬解決之課題的說明中所敍述之課題 中的至少一個,而可獲得在發明之效果的說明中所敘述之 效果中的至少一個時,該構成要件所刪除之結構可抽出做 爲發明。 〔發明之效果〕 經濟部智慧財產局員工消費合作社印製 如以上所說明,依據本發明,能獲得以最小限度之成 本來實現所需要之功能的半導體裝置。 又甚至伴隨著半導體積體電路之微細化所形成之電源 電壓的低電壓化,或由於增大電路規模而擴大半導體晶片 之尺寸(大小),也可獲得能抑制在半導體晶片內部之電 壓(下)降的半導體裝置。 再者,可獲得具備高性能且廉價之封裝構的半導體裝 29 本紙張尺度適用中國國家標準(CNS ) A4規格(210X29?公釐) 518742 A7 B7 五、發明説明(27 ) 第 之 明 發 本 彐旁 有 一~~/明 明說 說於 單用 簡係 之 1 式圖 圖 體 導 半 的 態 形 施 者 置 裝 a 裝 圖者 於 用 之係 圖 2 圖 面 剖 之 構 結 略。 槪圖 示面 顯剖 爲大 圖放 ) 分 T J a 0 爲 圖 之 圖 體爲 導圖 半} 的 b 態 C 形, 施圖 實面 2 剖 第之 之構 明結 發略。 本槪圖 關示面 有顯s[口 明爲大 說圖放 ;分 i G, cl立口 (請先閲讀背面之注意事項再填寫本頁) .裝· 裝 第 之 明 發 本 有 明。 說圖 於面 用剖 係略 3 槪 圖之 導 半 的 態 形 施 第 之 明 發 本 有 明。 說圖 於面 用 剖 係略 4 槪 圖 之 置 裝 §1 導 半 的 態 形 施 導 半 的 態 形 施 實 5 第 之 明 發 本 彐夸 有 明。. 說圖 於面 用剖 係略 5 槪 圖之 置 裝 第 之 明 發 本 MW 彐f 有 明。 說圖 於面 用剖 係略 6 槪 圖之 置 裝 ΛΉΝ 導 半 的 態 形 施 訂 經濟部智慧財產局員、工消費合作社印製 裝 裝 ΜΈ. 導 半 的 態 形 施 實 7 第 之 明 發 本 MW 有 明 。 說圖 於面 用剖 係略 7 槪 圖之 Μ 導 半 的 態 形 施 實 8 第 之 明 發 本 有 明。 說圖 於面 用剖 係略 8 槪 圖之 9 第 第 之 之 明 明 發 發 本 本 關 關 有 有 明 明。 說 說圖於 於面用 用剖係 係略 ο _y IX 圖之圖 置 裝
Myn. 導 半 的 態 形 施 半 的 態 形 施 實 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -30- 518742 A7 B7 五、發明説明(28 ) 導體裝置之槪略剖面圖。 (請先閱讀背面之注意事項再填寫本頁) _ 1 1係用於說明有關本發明之第1 1實施形態的半 導體裝置之槪略剖面圖。 _ 1 2係用於說明有關本發明之第1 2實施形態的半 導體裝置之槪略剖面圖。 圖1 3係用於說明有關本發明之第1 3實施形態的半 導體裝置之槪略剖面圖。 圖1 4係用於說明有關本發明之第1 4實施形態的半 導體裝置之槪略剖面圖。 圖1 5係用於說明有關本發明之第1 5實施形態的半 導體裝置之槪略剖面圖。 圖1 6係用於說明有關本發明之第1 6實施形態的半 導體裝置之槪略剖面圖。 圖1 7係用於說明有關本發明之第1 7實施形態的半 導體裝置之槪略剖面圖。 圖1 8係用於說明有關本發明之第1 8實施形態的半 導體裝置之槪略剖面圖。 經濟部智慧財產局員工消費合作社印製 圖1 9係用於說明有關本發明之第1 9實施形態的半 導體裝置之槪略剖面圖。 圖2 0係用於說明有關本發明之第2 0實施形態的半 導體裝置之槪略剖面圖。 圖2 1係用於說明有關本發明之第2 1實施形態的半 導體裝置之槪略剖面圖。 圖2 2係用於說明有關本發明之第2 2實施形態的半 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -31 - 518742 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明(29 ) 導體裝置之槪略剖面圖。 圖2 3係用於說明有關本發明之第2. 3實施形態的半 導體裝置之槪略剖面圖。 圖2 4係用於說明有關本發明之第2 4實施形態的半 導體裝置之槪略剖面圖。 圖2 5係用於說明有關本發明之第2 5實施形態的半 導體裝置之槪略剖面圖。 :圖2 6係用於說明有關本發明之第2 6實施形態的半 導體裝置之槪略剖面圖。 圖2 7係用於說明有關本發明之第2 7實施形態的半 導體裝置之槪略剖面圖。 圖2 8係用於說明有關本發明之第2 8實施形態的半 導體裝置之槪略剖面圖。 圖2 9係用於說明有關習知之半導體裝置的槪略剖面 〔符號之說明〕 1 、1 一 1 、1 一 2、2 1 :半導體晶片 2、2 - 1、2 - 2、2 2 :半導體元件之形成面 3 :貫穿孔 4、4一1、4 — 2、23 :第1連接端子 5 :第2連接端子 6 : 6接合線 7 :配線基板 本纸張尺度適用中國國家標準(CNS ) Α4規格(210X 297公釐) -32- β (請先閱讀背面之注意事項再填寫本頁) 518742 A7 B7 五、發明説明(30 ) 7 A :絕緣性基板 7 B :配線層(第3連接端子) 7 — : T A B 帶 8 :導線架(引線框) 9、9 —、2 6 :封裝 1〇:熱平板 1 1 :高散熱樹脂 1 2 :樑式引線 1 3 :導電性凸塊(第4連接端子) 1 4 :側面絕緣膜 1 5 :埋入金屬(導電性構件) 1 6 :層間絕緣膜及表面保護絕緣膜 1 (:晶片內配線 1 8 :背面絕緣膜 2 4 :微細配線基板 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) -33-

Claims (1)

  1. 518742 A8 B8 C8 D8 六、申請專利範圍 1. 一種半導體裝置,其特徵爲具備有: 第1半導體晶片,形成有半導體元件; (請先閱讀背面之注意事項再填寫本頁) 第1連接端子,配設於上述第1半導體晶片之半導體 元件形成面側,而成電性連接於該半導體元件; 導電性構件,埋設於貫穿上述第1半導體晶片的貫穿 孔內; 第2連接端子,配設於上述第1半導體晶片的半導體 元件形成面之背面側,而藉上述導電性構件成電性連接於 上述半導體元件; 配線基板,要裝載上述第1半導體晶片;及 第3連接端子,至少一部分形成於上述配線基板之對 應於上述第1連接端子及第2連接端子之任何一方的位置 ,且要成電性連接於第1連接端子或第2連接端子。 2. —種半導體裝置,其特徵爲具備有: 第1半導體晶片,形成有半導體元件; 第1連接端子,配設於上述第1半導體晶片之半導體 元件形成面側,而成電性連接於該半導體元件; 經濟部智慧財產局員工消費合作社印製 導電性構件,埋設於貫穿上述第1半導體晶片的貫穿 孔內; 第2連接端子,配設於上述第1半導體晶片的半導體 元件形成面之背面側,且藉上述導電性構件成電性連接於 上述半導體元件; 引線框(Lead Feame,導線架),裝載有上述第1半 導體晶片,而位於上述第1連接端子及第2連接端子中之 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -34 - 518742 A8 B8 C8 ____ D8 六、申請專利範圍 >方成相對向的位置且至少一部分成電性連接;及 (請先閲讀背面之注意事項再填寫本頁) 封裝’要封閉上述引線框的內引線(內引腳)部及上 述第1半導體晶片。 3 · —種半導體裝置,其特徵爲:具備有: 第1半導體晶片,形成有半導體元件; 複數之第1連接端子,配設於上述第1半導體晶片之 7半導體元件的形成面側,而成電性連接於該半導體元件; 複數之導電性構件,埋設於貫穿上述第1半導體晶片 之貫穿孔內;及 複數之第2連接端子,配設於上述第1半導體晶片的 半導體元件形成面之背面側,且藉上述導電性構件成電性 連接於上述半導體元件, 而以連接上述第1連接端子及第2連接端子於安裝基 板來安裝。 經濟部智慧財產局員工消費合作社印製 4 ·如申請專利範圍第3項之半導體裝置,其中將上 述複數之第1連接端子及第2連接端子的至少一方連接端 子成面對面於配線基板之晶片側表面,且令前述一方連接 端子之平均密度成爲較另一方連接端子之平均密度爲低。 5 .如申請專利範圍第4項之半導體裝置,其中將上 述第1連接端子及第2連接端子之至少任何一方的一部分 予以分散配置於上述半導體晶片的整個區域之同時,施加 電源電位或接地電位。 6 ·如申請專利範圍第1項之半導體裝置,其中更具 備有要來連接前述第1半導體晶片之前述第1連接端子或 本纸張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) .35 - 518742 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 第2連接端子中,未使用爲與前述配線基板成對向連接的 一方連接端子的至少一部分’和形成於前述配線基板上之 前述第3連接端子用的接合線。 7 .如申請專利範圍第2項之半導體裝置,其中更具 備有:要連接前述第1半導體晶片之第1連接端子或第2 連接端子中,未使用爲與弓丨線框之內弓丨胳卩部成對向連接的 一方連接端子之至少一部分’和前述弓丨線框之內引腳部用 的接合線。 8 .如申請專利範圍第1項之半導體裝置’其中更具 備有要疊層於前述第1半導體晶片上的弟2半導體晶片’ 且使前述第1半導體晶片之第1連接端子或第2連接端子 中,未使用爲與前述配線基板成對向連接的一方連接端子 之至少一部分,連接於上述第2半導體晶片。 9 .如申請專利範圍第1項之半導體裝置,其中更具 備有要疊層於前述第1半導體晶片上之第2至第η (η爲 3以上的正整數)的半導體晶片,且使前述第1半導體晶 片之第1連接端子或第2連接端子中’未使用爲與前述配 線基板成對向連接的一方連接端子之至少一部分,連接於 上述第2至第η的半導體晶片。 1 〇 .如申請專利範圍第2項之半導體裝置,其中更 具備有要疊層於前述第1半導體晶片上的第2半導體晶片 ,且使前述第1半導體晶片之第1連接端子或第2連接端 子中,未使用爲與前述引線架成對向連接之一方連接端子 的至少一部分,連接於上述第2半導體晶片。 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) (請先閱讀背面之注意事項再填寫本頁)
    -36- 518742 Α8 Β8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 1 1 .如申請專利範圍第2項之半導體裝置,其中更 具備有要疊層於前述第1半導體晶片上之第2至第η (η 爲3以上的正整數)的半導體晶片,且使前述第1半導體 晶片之第1連接端子或第2連接端子中,未使用爲與前述 引線框成對向連接之一方連接端子的至少一部分,連接於 上述第2至第η的半導體晶片。 1 2 .如申請專利範圍第3項之半導體裝置,其中更 具備有要疊層於前述第1半導體晶片上的第2半導體晶片 ,且使前述第1半導體晶片之第1連接端子或第2連接‘端 子中,連接第1半導體晶片和第2半導體晶片之疊層面側 的連接端子之至少一部分於上述第2半導體晶片。 3 .如申請專利範圍第3項之半導體裝置,其中更 具備有要疊層於前述第1半導體晶片上之第2至第η (η 爲3以上之正整數)的半導體晶片,且使前述第1半導體 晶片之第1連接端子或第2連接端子中,連接第1半導體 晶片和第2半導體晶片之疊層面側的連接端子之至少一部 分於上述第2至第η之半導體晶片。 1 4 ·如申請專利範圍第8、9、1 0、1 1、1 2 或1 3項之半導體裝置,其中更具備有要連接前述所要疊 層之複數半導體晶片間的至少一部分用之接合線。 1 5 ·如申請專利範圍第8、9、1 0、1 1、1 2 或丄3項之半導體裝置,其中更具備有要連接前述所要疊 層之複數半導體晶片間的至少一部分用之導電性凸塊。 1 6 . —種半導體裝置,其特徵爲:具備有: (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) -37 - 518742 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 _ 六、申請專利範圍 第1半導體晶片,形成有半導體元件; 第1連接端子,配設於上述第1半導體晶片之半導體 元件形成面側,而成電性連接於該半導體元件; 導電性構件,埋設於貫穿上述第1半導體晶片的貫穿 孔內; 第2連接端子,配設於上述第1半導體晶片的半導體 元件形成面之背面側,且藉上述導電性構件成電性連接於 上述半導體元件; 第2半導體晶片,疊層於上述第1半導體晶片;及~ 第3連接端子,配設於上述第2半導體晶片之半導體 元件形成面側, 將上述第1半導體晶片之第1連接端子及第2連接端 子的任何一方配設於上述第2半導體晶片之與第3連接端 子成相對向之位置,且藉該相對向之連接端子彼此來連接 上述第1半導體晶片和第2半導體晶片成電性連接,且前 述第2半導體晶片形成較前述第1半導體晶片之厚度更厚 或在晶片之大小更爲大。 -38- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐)
TW090124954A 2000-10-10 2001-10-09 Semiconductor device TW518742B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000309764A JP3854054B2 (ja) 2000-10-10 2000-10-10 半導体装置

Publications (1)

Publication Number Publication Date
TW518742B true TW518742B (en) 2003-01-21

Family

ID=18789861

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090124954A TW518742B (en) 2000-10-10 2001-10-09 Semiconductor device

Country Status (5)

Country Link
US (1) US20020041027A1 (zh)
JP (1) JP3854054B2 (zh)
KR (1) KR100574727B1 (zh)
CN (1) CN1197153C (zh)
TW (1) TW518742B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI470460B (zh) * 2009-12-30 2015-01-21 Synopsys Inc 覆晶封裝之繞線方法及其電腦化裝置

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10233607B4 (de) 2002-07-24 2005-09-29 Siemens Ag Anordnung mit einem Halbleiterchip und einem mit einer Durchkontaktierung versehenen Träger sowie einem ein Anschlusspad des Halbleiterchips mit der Durchkontaktierung verbindenden Draht und Verfahren zum Herstellen einer solchen Anordnung
TWI282158B (en) * 2002-10-11 2007-06-01 Siliconware Precision Industries Co Ltd Semiconductor package with ground-enhancing chip and fabrication method thereof
KR100618812B1 (ko) * 2002-11-18 2006-09-05 삼성전자주식회사 향상된 신뢰성을 가지는 적층형 멀티 칩 패키지
KR100497111B1 (ko) 2003-03-25 2005-06-28 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지, 그를 적층한 적층 패키지및 그 제조 방법
JP2004296613A (ja) * 2003-03-26 2004-10-21 Renesas Technology Corp 半導体装置
CN100365798C (zh) * 2003-06-20 2008-01-30 皇家飞利浦电子股份有限公司 电子器件、组件及制造电子器件的方法
JP4339032B2 (ja) * 2003-07-02 2009-10-07 パナソニック株式会社 半導体装置
JP2005259848A (ja) * 2004-03-10 2005-09-22 Toshiba Corp 半導体装置及びその製造方法
JP4360240B2 (ja) * 2004-03-22 2009-11-11 日立化成工業株式会社 半導体装置と半導体装置用多層基板
CN100511672C (zh) * 2004-03-25 2009-07-08 日本电气株式会社 芯片层叠型半导体装置
JP2005277114A (ja) * 2004-03-25 2005-10-06 Sanyo Electric Co Ltd 半導体装置
JP4585216B2 (ja) * 2004-03-26 2010-11-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN100447966C (zh) * 2004-05-12 2008-12-31 库利克和索夫工业公司 集成球与过孔的封装和形成工艺
JP4108643B2 (ja) * 2004-05-12 2008-06-25 日本電気株式会社 配線基板及びそれを用いた半導体パッケージ
EP1775768A1 (en) * 2004-06-04 2007-04-18 ZyCube Co., Ltd. Semiconductor device having three-dimensional stack structure and method for manufacturing the same
JP4522167B2 (ja) * 2004-06-30 2010-08-11 三洋電機株式会社 半導体装置およびその製造方法
US7545026B2 (en) * 2004-07-13 2009-06-09 Nxp B.V. Electronic device comprising an integrated circuit
US7462925B2 (en) * 2004-11-12 2008-12-09 Macronix International Co., Ltd. Method and apparatus for stacking electrical components using via to provide interconnection
JP4237160B2 (ja) * 2005-04-08 2009-03-11 エルピーダメモリ株式会社 積層型半導体装置
SG130061A1 (en) * 2005-08-24 2007-03-20 Micron Technology Inc Microelectronic devices and microelectronic support devices, and associated assemblies and methods
JP4753725B2 (ja) * 2006-01-20 2011-08-24 エルピーダメモリ株式会社 積層型半導体装置
JP2008010512A (ja) * 2006-06-27 2008-01-17 Nec Electronics Corp 積層型半導体装置
US20080001271A1 (en) * 2006-06-30 2008-01-03 Sony Ericsson Mobile Communications Ab Flipped, stacked-chip IC packaging for high bandwidth data transfer buses
JP4910512B2 (ja) 2006-06-30 2012-04-04 富士通セミコンダクター株式会社 半導体装置および半導体装置の製造方法
JP2008016630A (ja) * 2006-07-06 2008-01-24 Matsushita Electric Ind Co Ltd プリント配線板およびその製造方法
JP2008160017A (ja) * 2006-12-26 2008-07-10 Toshiba Corp 半導体パッケージ及びその製造方法
JP2008294367A (ja) * 2007-05-28 2008-12-04 Nec Electronics Corp 半導体装置およびその製造方法
JP4909306B2 (ja) * 2008-03-24 2012-04-04 日本電信電話株式会社 半導体素子の実装構造
US9955582B2 (en) * 2008-04-23 2018-04-24 Skyworks Solutions, Inc. 3-D stacking of active devices over passive devices
JP2009295958A (ja) * 2008-05-09 2009-12-17 Panasonic Corp 半導体装置
JP2009277970A (ja) * 2008-05-16 2009-11-26 Fujikura Ltd 回路配線基板実装体
JP4580004B2 (ja) * 2008-05-28 2010-11-10 パナソニック株式会社 半導体装置
JP2010040862A (ja) * 2008-08-06 2010-02-18 Fujikura Ltd 半導体装置
US8350379B2 (en) * 2008-09-09 2013-01-08 Lsi Corporation Package with power and ground through via
US9675443B2 (en) 2009-09-10 2017-06-13 Johnson & Johnson Vision Care, Inc. Energized ophthalmic lens including stacked integrated components
JP2010192680A (ja) * 2009-02-18 2010-09-02 Elpida Memory Inc 半導体装置
JP5185186B2 (ja) * 2009-04-23 2013-04-17 株式会社東芝 半導体装置
US20100327419A1 (en) * 2009-06-26 2010-12-30 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same
US8803332B2 (en) * 2009-09-11 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Delamination resistance of stacked dies in die saw
US8803305B2 (en) * 2009-11-18 2014-08-12 Qualcomm Incorporated Hybrid package construction with wire bond and through silicon vias
JP2012015225A (ja) * 2010-06-30 2012-01-19 Hitachi Ltd 半導体装置
FR2967814A1 (fr) * 2010-11-23 2012-05-25 St Microelectronics Grenoble 2 Dispositif semi-conducteur a puce sur plaque support
US8950862B2 (en) 2011-02-28 2015-02-10 Johnson & Johnson Vision Care, Inc. Methods and apparatus for an ophthalmic lens with functional insert layers
US9698129B2 (en) 2011-03-18 2017-07-04 Johnson & Johnson Vision Care, Inc. Stacked integrated component devices with energization
US10451897B2 (en) 2011-03-18 2019-10-22 Johnson & Johnson Vision Care, Inc. Components with multiple energization elements for biomedical devices
US9233513B2 (en) 2011-03-18 2016-01-12 Johnson & Johnson Vision Care, Inc. Apparatus for manufacturing stacked integrated component media inserts for ophthalmic devices
US9804418B2 (en) 2011-03-21 2017-10-31 Johnson & Johnson Vision Care, Inc. Methods and apparatus for functional insert with power layer
US20150108604A1 (en) * 2011-12-26 2015-04-23 Zycube Co., Ltd. Semiconductor module carrying the same
US8857983B2 (en) 2012-01-26 2014-10-14 Johnson & Johnson Vision Care, Inc. Ophthalmic lens assembly having an integrated antenna structure
WO2013118426A1 (ja) * 2012-02-09 2013-08-15 パナソニック株式会社 半導体装置及びその製造方法
JP5966653B2 (ja) * 2012-06-20 2016-08-10 富士通株式会社 半導体装置及び半導体装置の製造方法
US8759956B2 (en) * 2012-07-05 2014-06-24 Infineon Technologies Ag Chip package and method of manufacturing the same
US9715130B2 (en) 2014-08-21 2017-07-25 Johnson & Johnson Vision Care, Inc. Methods and apparatus to form separators for biocompatible energization elements for biomedical devices
US9941547B2 (en) 2014-08-21 2018-04-10 Johnson & Johnson Vision Care, Inc. Biomedical energization elements with polymer electrolytes and cavity structures
US10361405B2 (en) 2014-08-21 2019-07-23 Johnson & Johnson Vision Care, Inc. Biomedical energization elements with polymer electrolytes
US10627651B2 (en) 2014-08-21 2020-04-21 Johnson & Johnson Vision Care, Inc. Methods and apparatus to form biocompatible energization primary elements for biomedical devices with electroless sealing layers
US9793536B2 (en) 2014-08-21 2017-10-17 Johnson & Johnson Vision Care, Inc. Pellet form cathode for use in a biocompatible battery
US10381687B2 (en) 2014-08-21 2019-08-13 Johnson & Johnson Vision Care, Inc. Methods of forming biocompatible rechargable energization elements for biomedical devices
US9599842B2 (en) 2014-08-21 2017-03-21 Johnson & Johnson Vision Care, Inc. Device and methods for sealing and encapsulation for biocompatible energization elements
US9383593B2 (en) 2014-08-21 2016-07-05 Johnson & Johnson Vision Care, Inc. Methods to form biocompatible energization elements for biomedical devices comprising laminates and placed separators
US10361404B2 (en) 2014-08-21 2019-07-23 Johnson & Johnson Vision Care, Inc. Anodes for use in biocompatible energization elements
US10345620B2 (en) 2016-02-18 2019-07-09 Johnson & Johnson Vision Care, Inc. Methods and apparatus to form biocompatible energization elements incorporating fuel cells for biomedical devices
JP2017183643A (ja) * 2016-03-31 2017-10-05 古河電気工業株式会社 電子デバイスパッケージ、電子デバイスパッケージの製造方法、および電子デバイスパッケージ用テープ
US10319694B2 (en) 2016-08-10 2019-06-11 Qualcomm Incorporated Semiconductor assembly and method of making same
WO2023032774A1 (ja) * 2021-08-31 2023-03-09 株式会社村田製作所 複合電子部品
CN114063229B (zh) * 2021-09-30 2023-06-16 上海曦智科技有限公司 半导体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5424245A (en) * 1994-01-04 1995-06-13 Motorola, Inc. Method of forming vias through two-sided substrate
US6150724A (en) * 1998-03-02 2000-11-21 Motorola, Inc. Multi-chip semiconductor device and method for making the device by using multiple flip chip interfaces
JP4239310B2 (ja) * 1998-09-01 2009-03-18 ソニー株式会社 半導体装置の製造方法
EP1061578A4 (en) * 1998-12-16 2001-07-18 Seiko Epson Corp SEMICONDUCTOR CHIP, SEMICONDUCTOR DEVICE, CIRCUIT BOARD AND ELECTRONIC EQUIPMENT AND METHODS OF PRODUCING THE SAME
US6429509B1 (en) * 1999-05-03 2002-08-06 United Microelectronics Corporation Integrated circuit with improved interconnect structure and process for making same
US6239484B1 (en) * 1999-06-09 2001-05-29 International Business Machines Corporation Underfill of chip-under-chip semiconductor modules
US6278181B1 (en) * 1999-06-28 2001-08-21 Advanced Micro Devices, Inc. Stacked multi-chip modules using C4 interconnect technology having improved thermal management
JP4405024B2 (ja) * 2000-01-18 2010-01-27 株式会社ルネサステクノロジ 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI470460B (zh) * 2009-12-30 2015-01-21 Synopsys Inc 覆晶封裝之繞線方法及其電腦化裝置

Also Published As

Publication number Publication date
KR20020028812A (ko) 2002-04-17
JP3854054B2 (ja) 2006-12-06
KR100574727B1 (ko) 2006-04-28
CN1359154A (zh) 2002-07-17
US20020041027A1 (en) 2002-04-11
CN1197153C (zh) 2005-04-13
JP2002118198A (ja) 2002-04-19

Similar Documents

Publication Publication Date Title
TW518742B (en) Semiconductor device
EP0498446B1 (en) Multichip packaged semiconductor device and method for manufacturing the same
TW381334B (en) Semiconductor modules
JP3762844B2 (ja) 対向マルチチップ用パッケージ
TW312844B (zh)
TW502406B (en) Ultra-thin package having stacked die
TW492168B (en) Integrated circuit die having bond pads near adjacent sides to allow stacking of dice without regard to dice size
TW510034B (en) Ball grid array semiconductor package
TWI253701B (en) Bump-less chip package
TWI222731B (en) Semiconductor device
TW200910551A (en) Semiconductor package structure
US20040021220A1 (en) IC package, connection structure, and eletronic device
US20140035121A1 (en) Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
JP2001520460A (ja) マイクロ電子デバイス用パッケージの放熱特性を改善する方法及び構造
TW546796B (en) Multichip package
CN109216294A (zh) 半导体封装
TWI233194B (en) Semiconductor packaging structure
US7659620B2 (en) Integrated circuit package employing a flexible substrate
JPH0573079B2 (zh)
TW472372B (en) Memory module with direct chip attach and the manufacturing process thereof
JP3764214B2 (ja) プリント回路基板およびこれを備えた電子機器
TWI711131B (zh) 晶片封裝結構
JPS62260353A (ja) 半導体装置
US20020050378A1 (en) Double-layered multiple chip module package
TW411540B (en) Stacked MCM micro ball grid array package

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees