JP2009231556A - 半導体素子の実装構造および半導体素子の実装方法 - Google Patents

Abstract

【課題】化合物半導体に適用可能で、かつ、小型化が可能で、かつ、気密封止型のシーリング構造を有する半導体素子の実装構造を提供する。
【解決手段】搭載した機能回路の配線層を利用して半導体素子基板１の外周部に少なくとも該機能回路を囲うシーリング構造２１を形成し、かつ、実装基板６に、半導体素子基板１を収納するキャビティ７を設けるとともに、実装基板６の外周部に、配線層を利用して、シーリング構造２１と鏡像対称な形状のシーリング構造５を形成し、半導体素子基板１のシーリング構造２１と実装基板６のシーリング構造５とを、共晶温度が３００℃以下の共晶合金による接合または表面活性化接合により接合する。また、半導体素子基板１上の機能回路の電極４と、実装基板６に設けられた電極１５とを、共晶温度が３００℃以下の共晶合金または表面活性化接合またはワイヤボンディングにより接合する。
【選択図】図１

Description

本発明は、半導体素子の実装構造および半導体素子の実装方法に関し、特に、高周波帯域に使用される半導体素子の実装構造および半導体素子の実装方法に関する。

図８は、非特許文献１のインターネットＵＲＬ「http://www.hittite.com/index.cfm?body_content=company&company_sub=tools&type=connectorized_modules&catid=0&sort=function&source=leftnav」（Hittite Microwave Corporation）に記載されている模式図であって、第１の従来例の半導体実装素子の断面構造を示す模式図である。図１１に示す第１の従来例においては、気密封止を実現するために、金属筐体３８（パッケージ金属筐体）が用いられている。

金属筐体３８の側壁には、高周波同軸コネクタの構成部品であるガラス同軸ビーズ３６が設けられている。機能回路（ＩＣ）３２が搭載された半導体素子基板３１を金属筐体３８に実装した後に、金属などからなるシールキャップ３９を、シーム溶接、ろう付け、あるいは、接着等の手段によって金属筐体３８の上面に接続することによって機能回路３２周辺の気密性を確保する。

金属筐体３８内部には、半導体素子基板３１を搭載するキャビティが設けられた実装基板３４が配置されており、実装基板３４上には、実装基板上配線として、マイクロストリップ線路、グランデッドコプレーナ線路等の平面導波路配線３３が配置されている。半導体素子基板３１上の機能回路３２と実装基板３４上の平面導波路配線３３とは、半導体素子基板−実装基板接続ワイヤ３５を用いたワイヤボンディングによって、また、実装基板３４上の平面導波路配線３３とガラス同軸ビーズ３６の同軸線路中心導体３７とは、はんだ、あるいは、銀ペースト等によって、電気的・機械的に接続されている。

しかし、図８に示すような第１の従来例による半導体実装は、気密性に大変優れているものの大変高価であった。また、外部端子が、Ｖコネクタ、Ｋコネクタなどの同軸コネクタとなるため、小型化することが難しかった。

図９は、非特許文献２のインターネットＵＲＬ「http://www.hittite.com/index.cfm?body_content=company&company_sub=tools&type=pack_pcb_layout_ceramic_glass&catid=0&sort=function&source=leftnav」（Hittite Microwave Corporation）に記載されている模式図であって、第２の従来例の半導体実装素子の断面構造を示す模式図である。図１２に示す第２の従来例においては、気密封止を実現するために、Ａｌ２Ｏ３やＡｌＮなどのセラミック筐体を用いている。セラミック筐体は、図９に示すように、実装基板下部４８、半導体素子基板４１を搭載するキャビティを有する実装基板４４、および、実装基板側壁４６からなる。

実装基板４４上には、実装基板上配線として、コプレーナ線路等の平面導波路配線４３が配置されており、平面導波路配線４３は、外部へ信号を取り出すためのフィードスルー電極４７とはんだなどによって接続されている。半導体素子基板４１上に搭載された機能回路（ＩＣ）４２は、半導体素子基板−実装基板接続ワイヤ４５を用いたワイヤボンディングによって実装基板４４上の平面導波路配線４３と接続される。機能回路４２が搭載された半導体素子基板４１は、実装基板４４内のキャビティに銀ペースト等によって接着される。

半導体素子基板４１を実装した後に、金属などからなるシールキャップ４９をシーム溶接、ろう付け、あるいは、接着等の手段によってセラミック筐体すなわち実装基板側壁４６の上面に接続することによって機能回路４２周辺の気密性を確保する。

しかし、図９に示すような第２の従来例よる半導体実装は、セラミック筐体を用いることによって、図８のような金属筐体３８に比較すると、低コスト化が可能になっているが、プラスチックパッケージには遠く及ばない。また、同軸コネクタではなく、フィードスルー電極４７を用いることによって小型化されているが、搭載している半導体素子基板４１の大きさに比較すると、数倍から数十倍の大きさとなってしまっている。また、インピーダンス整合を考慮していない半導体素子基板−実装基板接続ワイヤ４５というボンディングワイヤやフィードスルー電極４７を採用しているため、実装構造自体での電気的特性の劣化が大きい。
インターネットＵＲＬ「http://www.hittite.com/index.cfm?body_content=company&company_sub:tools&type=connectorized_modules&catid=0&sort=function&source=leftnav」（Hittite Microwave Corporation） インターネットＵＲＬ「http://www.hittite.com/index.cfm?body_content=company&company_sub:tools&type=pack_pcb_layout_ceramic_glass&catid:0&sort=function&source=leftnav」（Hittite Microwave Corporation）

以上のように、従来技術においては、次のような欠点があった。

（１）金属筐体パッケージは、気密性に大変優れているものの大変高価である。また、外部端子が、Ｖコネクタ、Ｋコネクタなどの同軸コネクタとなるため、小型化することが難しい。

（２）セラミック筐体パッケージは、金属筐体パッケージに比較して低コストであるが、プラスチックパッケージよりもはるかに高価である。また、フィードスルー電極を用いる場合、金属筐体パッケージにおける同軸コネクタよりも小型化されているが、搭載している半導体素子基板の大きさに比較すると、数倍から数十倍の大きさとなってしまっている。また、インピーダンス整合を考慮していないボンディングワイヤやフィードスルー電極を採用しているため、実装構造自体での電気的特性の劣化が大きい。

（３）さらには、実装組立時のプロセス温度が高く、化合物半導体を実装することが困難である。

本発明は、前述のような従来技術の欠点ならびに問題点を解決するために、化合物半導体に適用可能であり、かつ、チップレベルまで小型化が可能な、気密封止型のシーリング構造を有する半導体素子の実装構造およびその実装方法を提供することを目的としている。

本発明は、前述の課題を解決するために、以下のような実装構造および実装方法を主に採用している。

（１）半導体機能素子（チップ）の周辺部つまり半導体素子基板の外周部と実装基板の外周部とに配線金属を利用した同様の形状のシーリング構造を設け、双方のシーリング構造同士を接合することによって、良好な気密封止を実現する。

（２）実装組立におけるプロセス温度を低く抑えるために、機能回路を搭載した半導体素子基板と実装基板との接合には、共晶温度が３００℃以下の共晶合金による接合、または、表面活性化接合（ＳＡＢ：Surface Activated Bonding）を用いる。

より具体的には、以下のごとき各技術手段から構成されている。

第１の技術手段は、搭載した機能回路の配線層を利用して、少なくとも該機能回路を囲うシーリング構造が外周部に形成された半導体素子基板を有し、かつ、前記半導体素子基板を収納するキャビティを表面に設けるとともに、表面の外周部に、配線層を利用して、前記半導体素子基板のシーリング構造と鏡像対称な形状のシーリング構造が形成された実装基板を有する半導体素子の実装構造において、前記半導体素子基板のシーリング構造と前記実装基板のシーリング構造とが接合されていることを特徴とする。

第２の技術手段は、前記第１の技術手段に記載の半導体素子の実装構造において、前記半導体素子基板に形成された機能回路の電極と、前記実装基板に設けられた電極とが接続されていることを特徴とする。

第３の技術手段は、前記第２の技術手段に記載の半導体素子の実装構造において、前記半導体素子基板の配線層として配線層間絶縁膜が介在した複数の配線層を有し、前記半導体素子基板に形成された機能回路の電極が、最下層の配線層上または最上位の配線層上に形成されていることを特徴とする。

第４の技術手段は、前記第３の技術手段に記載の半導体素子の実装構造において、前記半導体素子基板の配線層間絶縁膜が、ＳｉＮ，ＳｉＯ２、ポリイミド、ＢＣＢ（benzcyclobutene）、ポリシロキサン、パレリン（Parylene）、エポキシ樹脂のいずれかからなることを特徴とする。

第５の技術手段は、前記第２ないし第４の技術手段のいずれかに記載の半導体素子の実装構造において、前記実装基板の配線層として１ないし複数の配線層を有し、前記実装基板の電極が、前記実装基板の表面に形成された表面配線層上または前記実装基板の中間に形成された中間配線層上に形成されていることを特徴とする。

第６の技術手段は、前記第２ないし第５の技術手段のいずれかに記載の半導体素子の実装構造において、前記半導体素子基板の電極と前記実装基板の電極とが、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかのうち、または、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかを含む共晶合金のうち、共晶温度が３００℃以下の共晶合金により接合されているか、あるいは、前記半導体素子基板の電極と前記実装基板の電極とのそれぞれを構成する金属同士を直接接続する表面活性化接合により接合されていることを特徴とする。

第７の技術手段は、前記第２ないし第５の技術手段のいずれかに記載の半導体素子の実装構造において、前記半導体素子基板の電極と前記実装基板の電極とが、ワイヤボンディングにより接続されていることを特徴とする。

第８の技術手段は、前記第１ないし第７の技術手段のいずれかに記載の半導体素子の実装構造において、前記半導体素子基板は、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれかを含む混晶からなることを特徴とする。

第９の技術手段は、前記第１ないし第８の技術手段のいずれかに記載の半導体素子の実装構造において、前記実装基板は、半導体、セラミック、ガラス、ガラスセラミックス、テフロン（登録商標）のいずれかからなることを特徴とする。

第１０の技術手段は、前記第１ないし第９の技術手段のいずれかに記載の半導体素子の実装構造において、前記半導体素子基板のシーリング構造と前記実装基板のシーリング構造とが、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかのうち、または、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかを含む共晶合金のうち、共晶温度が３００℃以下の共晶合金により接合されているか、あるいは、前記半導体素子基板のシーリング構造と前記実装基板のシーリング構造とのそれぞれを構成する金属同士を直接接続する表面活性化接合により接合されていることを特徴とする。

第１１の技術手段は、半導体素子基板の外周部に、配線用の金属を利用して、少なくとも前記半導体素子基板上に形成された機能回路を囲うシーリング構造を作製する工程と、前記半導体素子基板のシーリング構造と鏡像対称な形状のシーリング構造が外周部に形成された実装基板を作製する工程と、前記半導体素子基板のシーリング構造と前記実装基板のシーリング構造とを共晶合金接合または表面活性化接合を用いて接合する工程と、を少なくとも含む半導体素子の実装方法とすることを特徴とする。

第１２の技術手段は、半導体素子基板の外周部に、配線用の金属を利用して、少なくとも前記半導体素子基板上に形成された機能回路を囲うシーリング構造と、電極とを作製する工程と、前記半導体素子基板の電極に接続するために電極と、前記半導体素子基板のシーリング構造と鏡像対称な形状のシーリング構造とが外周部に形成された実装基板を作製する工程と、前記半導体素子基板に設けられた電極と前記実装基板に設けられた電極とを共晶合金接合または表面活性化接合を用いて接合する工程と、前記半導体素子基板のシーリング構造と前記実装基板のシーリング構造とを共晶合金接合または表面活性化接合を用いて接合する工程と、を少なくとも含む半導体素子の実装方法とすることを特徴とする。

第１３の技術手段は、半導体素子基板の外周部に、配線用の金属を利用して、少なくとも前記半導体素子基板上に形成された機能回路を囲うシーリング構造と、電極とを作製する工程と、前記半導体素子基板の電極に接続するために電極と、前記半導体素子基板のシーリング構造と鏡像対称な形状のシーリング構造とが外周部に形成された実装基板を作製する工程と、前記半導体素子基板に設けられた電極と前記実装基板に設けられた電極とをワイヤボンディングにより接続する工程と、前記半導体素子基板のシーリング構造と前記実装基板のシーリング構造とを共晶合金接合または表面活性化接合を用いて接合する工程と、を少なくとも含む半導体素子の実装方法とすることを特徴とする。

本発明に係る半導体素子の実装構造および半導体素子の実装方法によれば、次のような効果が得られる。

（１）機能回路を搭載した半導体素子基板の外周部と実装基板の外周部とに配線金属を利用した同様の形状のシーリングを設け、双方のシーリング構造同士を接合するだけで、気密封止を実現しているので、金属筐体やセラミック筐体による気密封止構造を別途作製する必要がなく、チップレベルの大きさで気密封止を実現することが可能である。

（２）実装基板には、プロセス互換性のないチップも同時に搭載可能である。気密封止が必要な化合物半導体チップを搭載または収納する場所にキャビティを設け、外周部に、余分に金属のシーリング構造を設けるだけで良く、簡易な構造で気密封止を実現することができ、実装工程数が大幅に削減される。

（３）実装におけるプロセス温度を３００℃以下に低く抑えることができるため、化合物半導体にも適用可能であり、化合物半導体を用いた機能素子の電気的な特性を損なうことなく、実装することが可能となる。

以下に、本発明に係る半導体素子の実装構造および半導体素子の実装方法の最良の実施形態について、その一例を、図面を参照しながら詳細に説明する。

（本発明の特徴）
本発明の実施形態の説明に先立って、本発明の特徴についてまずその概要を説明する。本発明は、化合物半導体の気密封止ウェハレベルパッケージ技術として好適に適用可能な半導体素子の実装構造および半導体素子の実装方法に関するものである。化合物半導体素子基板の外周部に、配線層を利用してシーリング構造を設け、該化合物半導体素子基板上のシーリング構造と鏡像対称な形状のシーリング構造を備えるとともに、該化合物半導体素子基板を搭載するキャビティを備えた実装基板を、化合物半導体素子基板に対向させて、共晶合金または表面活性化接合を用いて互いに接合することを特徴としている。

つまり、本発明の大きな特徴として、下記の３点がある。

（１）化合物半導体からなる半導体素子を搭載した半導体素子基板の外周部と実装基板の外周部とに、配線層を利用して、互いに鏡像対称な形状の金属のシーリング構造を設け、互いに接合することによって、ウエハレベルでの気密封止を実現する。

（２）実装基板には、様々な化合物半導体素子（チップ）を同時に搭載することが可能であり、プロセス互換性のないチップであっても搭載することが可能である。気密封止が必要な化合物半導体素子（チップ）を搭載または収納する場所にキャビティを設け、その外周部に、余分に金属シーリング構造を設ける構造である。

（３）実装組立におけるプロセス温度を低く抑えるために、機能回路を搭載した半導体素子基板と実装基板との接合には、共晶合金接合または表面活性化接合（ＳＡＢ：Surface Activated Bonding）を用いる。共晶合金接合の材料としては、共晶温度が３００℃以下の共晶合金を用い、ＳｎＡｕ（Ａｕ５％、Ｓｎ９５％、共晶温度２１７℃）が最適である。

（第１の実施形態）
図１は、本発明に係る半導体素子の実装構造として第１の実施形態を例示する半導体実装素子の断面構造を示す模式図である。また、図２は、図１に示す半導体実装素子の上面を示す模式図であり、図２（ａ）は、半導体素子基板表面の構造、図２（ｂ）は、実装基板表面の構造をそれぞれ示している。

半導体素子基板１は、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれかを含む混晶などの半導体材料からなり、半導体素子基板１上には、図２（ａ）に示すように、トランジスタ、ダイオードなどの能動回路やキャパシタ、抵抗、インダクタなどの受動素子を用いて機能回路が形成されている。図１、図２（ａ）に示す第１の配線層２、第２の配線層１２などの機能回路の配線層は、Ａｕ，Ｃｕ，Ａｌ，Ｗのいずれか、または、Ａｕ，Ｃｕ，Ａｌ，Ｗのいずれかを含む合金などからなっている。

また、図１に示す第１−第２の配線層間絶縁膜３などの配線層間絶縁膜は、ＳｉＯ２，ＳｉＮなどのいずれかの無機材料か、または、ポリイミド、ＢＣＢ（benzcyclobutene）、ポリシロキサン、パレリン（Parylene、パラキシリレン系樹脂）などのいずれかの有機系材料からなっている。また、半導体素子基板１上には、高周波信号端子、直流バイアス端子や、グランド端子などの電極４が、半導体素子基板１−実装基板６接続部として、最下層の配線層つまり第１の配線層２などによって形成されている。

同様に、電極４と同じ配線層を用いて、機能回路と電極４とを囲むように、１０〜２００μｍ程度の幅で、半導体素子基板１の外周部にシーリング構造２１が形成されている。図２（ａ）に示すように、半導体素子基板１上に形成された機能回路は、第１の配線層２、第２の配線層１２などによって、外部との接続用の電極４と接続される。なお、配線層は、図１に示すように、第１の配線層２、第２の配線層１２など、多層の配線層からなっており、各配線層間には、第１−第２の配線層間絶縁膜３などの配線層間絶縁膜が形成されている。

実装基板６は、半導体、セラミック、ガラス、ガラスセラミックス、テフロン（登録商標）などの気密性の良い基板からなり、半導体素子基板１を搭載する部分には、図１、図２（ｂ）に示すように、半導体素子基板１の形状・大きさに応じて、矩形状に穿設されたキャビティ７が設けられている。また、実装基板６の外周部には、Ａｕ，Ｃｕ，Ａｌ，Ｗ，ＭｏのいずれかまたはＡｕ，Ｃｕ，Ａｌ，Ｗ，Ｍｏのいずれかを含む合金などによる中間配線層９、表面配線層８などの２層以上の配線層を有している。この配線層により、半導体素子基板１上の電極４、シーリング構造２１と鏡像対称な形状の電極１５、シーリング構造５が実装基板６上に形成されている。

実装基板６の表面に形成される表面配線層８により、実装基板６−半導体素子基板１接続部として、実装基板６を半導体素子基板１に電気的に接続するための電極１５と、実装基板６−半導体素子基板１接続部として、半導体素子基板１上の機能回路を囲む形で、実装基板６を半導体素子基板１に接続するためのシーリング構造５とが形成されている。電極１５からは、図１、図２（ｂ）に示すように、配線層間ビア１０、中間配線層９を介して、実装基板６−半導体素子基板１接続部のシーリング構造５の位置よりもさらに実装基板６の外周側に形成されている表面配線層８と接続されて、外部への信号取り出しを行うことができる構造となっている。

半導体素子基板１と実装基板６とは、半導体素子基板１上に作製された電極４と実装基板６上に作製された電極１５とで、また、半導体素子基板１上に作製されたシーリング構造２１と実装基板６上に作製されたシーリング構造５とによって、互いに接続されている。半導体素子基板１と実装基板６とは、それぞれの電極用の配線金属同士、シーリング構造用の配線金属同士を、直接接続する表面活性化接合か、あるいは、ＩｎＳｎ（共晶温度１１７℃）、ＳｎＢｉ（共晶温度１３９℃）、ＳｎＺｎ（共晶温度１９８℃）、ＳｎＡｕ（共晶温度２１７℃、２８０℃）、ＳｎＣｕ（共晶温度２２７℃）のいずれかのうち、あるいは、これらのいずれかを含む共晶の合金などのうち、共晶温度が３００℃以下の共晶合金を介して接続する共晶合金接合か、のいずれかによって接続される。

以上のような半導体素子の実装構造により、実装基板６と半導体素子基板１とのシーリング構造５，２１で封止された内部空間は、チップレベルの大きさで、気密性を確保することが可能となる。

（第２の実施形態）
次に、本発明に係る半導体素子の実装構造の第２の実施形態について、図３を用いて説明する。図３は、本発明に係る半導体素子の実装構造として第２の実施形態を例示する半導体実装素子の断面構造を示す模式図である。

図３に示す半導体素子の実装構造は、第１の実施形態における図１、図２の半導体素子の実装構造とは異なり、半導体素子基板１の構成において、実装基板６の電極１５と接続する半導体素子基板１−実装基板６接続部として、最下層の配線層つまり第１の配線層２を利用して電極４を形成するのではなく、第１の配線層２を、半導体素子基板貫通ビア１３を介して、半導体素子基板裏面電極１４に接続し、半導体素子基板裏面電極１４を、半導体素子基板−実装基板接続ワイヤ１６により、実装基板６上のシーリング構造５よりもさらに外周側に形成されている表面配線層８の電極１５にワイヤボンディング接続していることである。

したがって、本第２の実施形態においては、実装基板６は、２層以上の配線構造を有する必要はなく、実装基板６の表面に表面配線層８を備えているだけで構わなく、図１に示すような中間配線層９、配線層間ビア１０を形成する必要はない。

なお、本第２の実施形態においても、図３に示すように、実装基板６の外周部に形成されたシーリング構造５と半導体素子基板１の外周部に形成されたシーリング構造２１とが互いに接合された構造であり、チップレベルの大きさで、第１の実施形態の場合と同様の気密性を得ることが可能である。

（第３の実施形態）
次に、本発明に係る半導体素子の実装構造の第３の実施形態について、図４を用いて説明する。図４は、本発明に係る半導体素子の実装構造として第３の実施形態を例示する半導体実装素子の断面構造を示す模式図である。

図４に示す半導体素子の実装構造は、第１の実施形態における図１、図２の半導体素子の実装構造とは異なり、半導体素子基板１の構成において、実装基板６の電極１５と接続する半導体素子基板１−実装基板６接続部として、電極４が、最下層の配線層つまり第１の配線層２ではなく、半導体素子基板１の最上層の配線層（図４の場合、第３の配線層）上に形成されることである。

また、実装基板６は、第１の実施形態における図１の場合よりも、中間配線層９の長さを長くして、あるいは、キャビティ７の幅または深さを大きくとって、半導体素子基板１を搭載するためのキャビティ７内に、中間配線層９を露出させ、実装基板６上の電極１５は、表面配線層８ではなく、中間配線層９上に形成して、半導体素子基板１の最上層の配線層に形成されている電極４と接続するように構成される。なお、図４の例では、半導体素子基板１の配線層間絶縁膜数が、図１の場合よりも少ない場合を示しているが、図１の場合と同数の配線層間絶縁膜数を有している場合であっても構わなく、最上層の配線層が、実装基板からあらかじめ定めた距離だけ離れた状態になるように、キャビティ７の深さをより深く穿設した構造にすれば良い。

なお、本第３の実施形態においても、図４に示すように、実装基板６の外周部に形成されたシーリング構造５と半導体素子基板１の外周部に形成されたシーリング構造２１とが互いに接合された構造であり、チップレベルの大きさで、第１の実施形態の場合と同様の気密性を得ることが可能である。

（第４の実施形態）
次に、本発明に係る半導体素子の実装方法について、図１に示す半導体素子の実装構造を製造する製造方法の一例を説明する。図５は、本発明に係る半導体素子の実装方法に関する製造工程の一例を説明するための模式図であり、第１の実施形態における図１の半導体素子の実装構造を製造する場合を例にとって示している。

まず、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、これらのいずれかを含む混晶などの半導体材料からなる半導体素子基板１を用意し、デジタル回路、アナログ回路、マイクロ波回路などの能動回路やキャパシタ、抵抗、インダクタなどからなる受動回路などの機能回路を作製する。同時に、機能回路を作製する本工程で、機能回路用の配線層を用いて、実装基板６と接続するための電極４およびシーリング構造２１を作製する。該配線層に用いる配線金属や配線層間絶縁膜は、機能回路で用いるものと同一の材料である。

例えば、配線金属がＡｕ、配線層間絶縁膜がＢＣＢ（benzcyclobutene）の場合、図５（ａ）の第１の工程つまり機能回路作製工程に示すように、Ａｕの第１の配線層２は、厚膜化が容易な電界メッキを用いて、例えば、厚さ１〜５μｍで作製する。実装基板６と接続するための電極４およびシーリング構造２１も、第１の配線層２を用いて、半導体素子基板１の外周部に、作製する。例えば、電極４の大きさは、１０〜１００μｍ角で形成し、シーリング構造２１は、幅１００μｍで形成する。

次に、図５（ｂ）の第２の工程つまりビアホール作製工程に示すように、ＢＣＢを用いた第１−第２の配線層間絶縁膜３を、第１の配線層２上に、例えば１〜１０μｍの厚さで、スピンコーティングした後、フッ素系の反応性イオンエッチングによって、第１−第２の配線層間ビアホール１７を作製する。

次に、図５（ｃ）の第３の工程つまり配線層作製工程に示すように、製作工程簡易化の観点から、第１−第２の配線層間ビアホール１７へ個別に金属を充填することはしないで、第１−第２の配線層間ビアホール１７への金属充填つまり第１−第２の配線層間ビア１１の形成は、上層の配線層である第２の配線層１２の形成と一括して行う。

しかる後、図５（ｃ）に示すように、必要な配線層数分だけ、前述の第２の工程つまりビアホール作製工程および当該第３の工程つまり配線層作製工程を繰り返す。図５（ｃ）の例においては、配線層は３層の場合を示している。

なお、半導体素子基板１側の電極４を或る程度の高さ例えば第１−第２の配線層間絶縁膜３と同程度の高さを有するように形成する場合は、前述の第２の工程つまりビアホール作製工程において、第１−第２の配線層間ビアホール１７を形成する際に、同時に、実装基板６と接続するための電極４を形成するための電極形成用ビアホールも作製する。該電極形成用ビアホールの大きさは、電極４の大きさの１０〜１００μｍ角である。しかる後、第３の工程つまり配線層作製工程において、上層の配線層である第２の配線層１２の形成の際に、第１−第２の配線層間ビアホール１７への金属充填による第１−第２の配線層間ビア１１の形成と同時に、該電極形成用ビアホールへの金属充填つまり電極４の形成を一括して行う。ただし、この場合においては、配線層数分だけ、第２の工程および第３の工程を繰り返す際に、電極形成用ビアホールのさらなる作製は行わなくても良い。

次に、図５（ｄ）の第４の工程つまり電極およびシーリング構造露出工程に示すように、機能回路の周辺部つまり半導体素子基板１の外周部に形成された電極４およびシーリング構造２１を露出するように、フッ素系の反応性イオンエッチングを用いて、ＢＣＢを用いた多層の配線層間絶縁膜をエッチングする。さらに、電極４およびシーリング構造２１上には、それぞれ、実装基板６との接合のための接合金属１８、接合金属１９として、共晶温度が３００℃以下の共晶合金を堆積する。

接合金属１８、接合金属１９の共晶合金として、例えば、特許文献の特許第３６４００１７号公報「鉛フリーはんだバンプとその形成法」（石井他）に記載されているように、６．２μｍ厚さのＳｎＡｕ（Ａｕ５％、共晶温度２１７℃）を用いる場合、電子ビーム蒸着装置を用いて、６００ｎｍのＳｎと２０ｎｍのＡｕとを交互に１０層積層して形成する。

次に、図５（ｅ）の第５の工程つまり実装基板作製工程に示すように、実装基板６は、例えば、ＬＴＣＣ（Low Temperature Co-fired Ceramic：低温同時焼成セラミックス）などの積層が比較的容易なセラミック材料を用いて２層以上形成して、キャビティ７を作製するとともに、配線層についても、ＣｕやＡｇなどの金属材料を用いて、中間配線層９、表面配線層８と、２層以上、形成する。

さらに、実装基板６の上層基板には、表面配線層８を形成するための配線層を形成する際に、表面配線層８を形成するための配線層を利用して、中間配線層９と表面配線層８とを接続するための配線層間ビア１０を形成する。また、表面配線層８を形成するための配線層を利用して、半導体素子基板１と電気的に接続するための電極１５、および、半導体素子基板１上に搭載された機能回路を囲むように、半導体素子基板１と接合するためのシーリング構造５を形成するとともに、シーリング構造５よりもさらに外周側に、外部端子となるフィードを作製しておく。電極１５は、シーリング構造５を避けるように、配線層間ビア１０、中間配線層９を介して、外部への取り出し端子であるフィードの表面配線層８ヘと接続する構造とされる。

また、実装基板６上の半導体素子基板１を搭載する領域には、図５（ｄ）までの工程によって作製された半導体素子基板１上の配線層や配線層間絶縁膜の厚さに合わせて、１０〜１，０００μｍの深さを有するキャビティ７をエッチングすることによって穿設する。

最後に、図５（ｆ）の第６の工程つまり半導体素子基板接合工程において、半導体素子基板１の表面を下側に向けて、半導体素子基板１の電極４と実装基板６の電極１５とを合わせ、かつ、半導体素子基板１のシーリング構造２１と実装基板６のシーリング構造５とを合わせて、接合金属１８、接合金属１９として、それぞれ、電極４およびシーリング構造２１上に堆積した共晶合金の共晶温度以上の温度を用いて、例えば、ＳｎＡｕ（Ａｕ５％、共晶温度２１７℃）の共晶合金の場合には、２２０℃の温度を用いて、互いに接合させることによって、半導体素子の実装構造が完成する。

ここで、半導体素子基板１と実装基板６との接合については、前述のような、共晶合金による接合を用いずに、「表面活性化による低エネルギー接合」（須賀 唯知、まてりあ、35（5）、476（1996））に記載されているような表面活性化接合（ＳＡＢ：Surface Activated Bonding）を用いることも可能である。表面活性化接合の場合には、接合する２つの基板の互いに接合させる面に、真空中で、Ａｒイオンビームなどを照射してエッチングした後、活性化した金属同士を直接接合させる。表面活性化接合を用いる場合には、前述のように、半導体素子基板１上の電極４やシーリング構造２１の上には、接合金属１８や接合金属１９として、共晶合金を堆積する必要はない。

（第５の実施形態）
次に、本発明に係る半導体素子の実装方法について、図３に示す半導体素子の実装構造を製造する製造方法の一例を説明する。図６は、本発明に係る半導体素子の実装方法に関する製造工程の図５とは異なる例を説明するための模式図であり、第２の実施形態における図３の半導体素子の実装構造を製造する場合を例にとって示している。

本実施形態における図６（ａ）の第１の工程つまり機能回路作製工程から図６（ｄ）の第４の工程つまり電極およびシーリング構造露出工程までの製造工程は、第４の実施形態として示した図５（ａ）から図５（ｄ）までの製造工程と同一である。ただし、本実施形態においては、半導体素子基板１のシーリング構造２１と実装基板６のシーリング構造５とは、第４の実施形態の場合と同様、共晶合金による接合を行うが、半導体素子基板１の裏面電極１４と実装基板６の電極１５とはワイヤボンディング接続する場合であるので、第１の工程つまり機能回路作製工程において半導体素子基板１の第１の配線層２上に電極を形成する必要はないし、さらに、第４の工程つまり電極およびシーリング構造露出工程でも、電極の露出や電極上への共晶合金の堆積を行う必要はない。

次に、図６（ｅ）の第４の工程つまり裏面電極作製工程において、まず、半導体素子基板１の裏面から、当該半導体素子基板１を貫通するように、基板貫通ビアホールを作製する。例えば、半導体素子基板１がＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、これらのいずれかを含む混晶などの半導体材料の場合には、塩素系の反応性イオンエッチングを用いて、基板貫通ビアホールを作製する。その後、図６（ｅ）の第４の工程つまり裏面電極作製工程に示すように、Ａｕなどの金属を、半導体素子基板１の裏面側から基板貫通ビアホールに充填して半導体素子基板貫通ビア１３を形成するとともに、半導体素子基板裏面電極１４を作製する。

ここで、半導体素子基板貫通ビア１３は、図６（ａ）〜図６（ｄ）のような、多層配線を形成する工程を行う前に作製しておいても良い。この場合には、半導体素子基板貫通ビア１３は、半導体素子基板１の裏面側には貫通させずに、半導体素子基板１の表面側から基板貫通ビアホール内に金属充填だけ行っておき、図６（ａ）〜図６（ｄ）の工程を経た多層配線の完成後に、半導体素子基板１を裏面から研磨して半導体素子基板貫通ビア１３に充填された金属の先端を露出させて、しかる後、半導体素子基板裏面電極１４を作製する。

次に、図６（ｆ）の第６の工程つまり実装基板作製工程に示すように、実装基板６は、例えば、セラミック材料を用いてキャビティ７を形成するとともに、配線層については、ＣｕやＡｇなどの金属材料を用いて、表面配線層８のみを形成する。なお、実装基板６は、第４の実施形態の場合とは異なり、中間配線層９を形成しない場合であるので、１層だけでも構わない。

また、実装基板６の表面配線層８を形成するための配線層を利用して、半導体素子基板１と電気的に接続するための電極１５、および、半導体素子基板１上の機能回路を囲むように、半導体素子基板１と接続するためのシーリング構造５を形成する。

最後に、図６（ｇ）の第７の工程つまり半導体素子基板接合工程において、半導体素子基板１の表面を下側に向けて、半導体素子基板１のシーリング構造２１と実装基板６のシーリング構造５と合わせて、接合金属１９として、シーリング構造２１上に堆積した共晶合金の共晶温度以上の温度を用いて、例えば、ＳｎＡｕ（Ａｕ５％、共晶温度２１７℃）の共晶合金の場合には、２２０℃の温度を用いて、互いのシーリング構造同士を接合させた後、半導体素子基板１の電極４と実装基板６の電極１５とを半導体素子基板−実装基板接続ワイヤ１６を用いてワイヤボンディング接続することによって、半導体素子の実装構造が完成する。

なお、本第５の実施形態の場合も、第４の実施形態における場合と同様、半導体素子基板１と実装基板６との接合には、共晶合金による接合を用いずに、表面活性化接合を用いることも可能である。表面活性化接合を用いる場合には、前述のように、半導体素子基板１上のシーリング構造２１の上には、接合金属１９として、共晶合金を堆積する必要はない。

（第６の実施形態）
次に、本発明に係る半導体素子の実装方法について、図４に示す半導体素子の実装構造を製造する製造方法の一例を説明する。図７は、本発明に係る半導体素子の実装方法に関する製造工程の図５とはさらに異なる例を説明するための模式図であり、第３の実施形態における図４の半導体素子の実装構造を製造する場合を例にとって示している。

本実施形態における図７（ａ）の第１の工程つまり機能回路作製工程から図７（ｃ）の第３の工程つまり配線層作製工程までの製造工程は、第４の実施形態として示した図５（ａ）から図７（５）までの製造工程と同一である。ただし、半導体素子基板１−実装基板６接続部として、実装基板６に接続する電極４は、最下層の配線層つまり第１層の配線層２を利用するものではなく、最上層の配線層を利用する場合であるので、図７（ｃ）の第３の工程つまり配線層作製工程においては、半導体素子基板１の表面に最上層の配線層（図７の場合、第３の配線層）を露出した状態で作製し、最上層の配線層に電極４を作製しておく。

次に、図７（ｄ）の第４の工程つまりシーリング構造露出工程に示すように、機能回路を少なくとも囲む周辺部つまり半導体素子基板１の外周部に形成されたシーリング構造２１を露出するように、フッ素系の反応性イオンエッチングを用いて、ＢＣＢを用いた多層の配線層間絶縁膜をエッチングする。さらに、電極４およびシーリング構造２１上には、それぞれ、実装基板６との接合のための接合金属１８、接合金属１９として、共晶温度が３００℃以下の共晶合金を堆積する。

次に、図７（ｅ）の第５の工程つまり実装基板作製工程に示すように、実装基板６は、例えば、ＬＴＣＣ（Low Temperature Co-fired Ceramic：低温同時焼成セラミックス）などの積層が比較的容易なセラミック材料を用いて２層以上形成して、キャビティ７を作製するとともに、配線層についても、ＣｕやＡｇなどの金属材料を用いて、中間配線層９、外部端子となるフィードとして表面配線層８と、２層以上、形成する。

さらに、実装基板６の上層基板には、表面配線層８を利用して、中間配線層９と表面配線層８とを接続するための配線層間ビア１０を形成するとともに、半導体素子基板１と接続するためのシーリング構造５を形成する。

また、第４の実施形態の場合よりも、中間配線層９の長さを長く形成して、あるいは、キャビティ７の幅または深さをさらに大きくとることによって、実装基板６のキャビティ７内に中間配線層９を露出させて、半導体素子基板１と電気的に接続するための電極１５は、キャビティ７内に露出させた中間配線層９上に作製する。ここで、半導体素子基板１を実装基板６に接合する際に、半導体素子基板１の電極４と実装基板６の電極１５と、および、半導体素子基板１のシーリング構造２１と実装基板６のシーリング構造５と、の双方が同時に接触するように、キャビティ７は、半導体素子基板１上の各配線層間絶縁膜の合計の厚さに合わせるような深さまで穿設する。

最後に、図７（ｆ）の第６の工程つまり半導体素子基板接合工程において、半導体素子基板１の表面を下側に向けて、半導体素子基板１の電極４と実装基板６の電極１５とを合わせ、かつ、半導体素子基板１のシーリング構造２１と実装基板６のシーリング構造５とを合わせて、接合金属１８、接合金属１９として、それぞれ、電極４およびシーリング構造２１上に堆積した共晶合金の共晶温度以上の温度を用いて、例えば、ＳｎＡｕ（Ａｕ５％、共晶温度２１７℃）の共晶合金の場合には、２２０℃の温度を用いて、互いに接合させることによって、半導体素子の実装構造が完成する。

なお、本第６の実施形態の場合も、第４の実施形態における場合と同様、半導体素子基板１と実装基板６との接合には、共晶合金による接合を用いずに、表面活性化接合を用いることも可能である。表面活性化接合を用いる場合には、前述のように、半導体素子基板１上の電極４およびシーリング構造２１の上には、接合金属１８、接合金属１９として、共晶合金を堆積する必要はない。

（本発明の作用効果）
以上に詳細に説明したように、本発明の半導体素子の実装構造およびその実装方法によれば、次のような作用効果が得られる。

（１）機能回路を構成する半導体機能素子（チップ）を少なくとも囲む周辺部つまり半導体素子基板１の外周部と実装基板６の外周部とに、それぞれ、配線金属を利用したシーリング構造２１、シーリング構造５を設け、双方のシーリング構造２１，５同士を接合させるだけで、気密封止を実現しているので、金属筐体やセラミック筐体による気密封止構造を別途作製する必要がなく、かつ、チップレベルの大きさで気密封止を実現することが可能である。

（２）実装基板６には、プロセス互換性のない半導体素子（チップ）も同時に搭載することが可能である。気密封止が必要な化合物半導体素子（チップ）を搭載または収納する場所にキャビティ７を設け、外周部に、余分に金属のシーリング構造５を設けるだけで良く、簡易な構造で実現することができ、実装工程数が大幅に削減される。

（３）実装におけるプロセス温度を３００℃以下に低く抑えることができるので、化合物半導体にも適用可能であり、化合物半導体を用いた機能素子の電気的な特性を損なうことなく、実装することが可能となる。

本発明に係る半導体素子の実装構造として第１の実施形態を例示する半導体実装素子の断面構造を示す模式図である。 図１に示す半導体実装素子の上面を示す模式図である。 本発明に係る半導体素子の実装構造として第２の実施形態を例示する半導体実装素子の断面構造を示す模式図である。 本発明に係る半導体素子の実装構造として第３の実施形態を例示する半導体実装素子の断面構造を示す模式図である。 本発明に係る半導体素子の実装方法に関する製造工程の一例を説明するための模式図である。 本発明に係る半導体素子の実装方法に関する製造工程の図５とは異なる例を説明するための模式図である。 本発明に係る半導体素子の実装方法に関する製造工程の図５とはさらに異なる例を説明するための模式図である。 第１の従来例の半導体実装素子の断面構造を示す模式図である。 第２の従来例の半導体実装素子の断面構造を示す模式図である。

符号の説明

１…半導体素子基板、２…第１の配線層、３…第１−第２の配線層間絶縁膜、４…電極（半導体素子基板−実装基板接続部）、５…シーリング構造（実装基板−半導体素子基板接続部）、６…実装基板、７…キャビティ（実装基板キャビティ）、８…表面配線層、９…中間配線層、１０…配線層間ビア、１１…第１−第２の配線層配線間ビア、１２…第２の配線層、１３…半導体素子基板貫通ビア、１４…半導体素子基板裏面電極、１５…電極（実装基板電極、実装基板−半導体素子基板接続部）、１６…半導体素子基板−実装基板接続ワイヤ、１７…第１−第２の配線層配線間ビアホール、１８…接合金属、１９…接合金属、２１…シーリング構造（半導体素子基板側）、３１…半導体素子基板、３２…機能回路（ＩＣ）、３３…実装基板上配線、３４…実装基板、３５…半導体素子基板−実装基板接続ワイヤ、３６…ガラス同軸ビーズ、３７…同軸線路中心導体、３８…パッケージ金属筐体、３９…キャップ、４１…半導体素子基板、４２…機能回路（ＩＣ）、４３…実装基板上配線、４４…実装基板、４５…半導体素子基板−実装基板接続ワイヤ、４６…実装基板側壁、４７…フィードスルー電極、４８…実装基板下部、４９…キャップ。

Claims (13)

1. 搭載した機能回路の配線層を利用して、少なくとも該機能回路を囲うシーリング構造が外周部に形成された半導体素子基板を有し、かつ、前記半導体素子基板を収納するキャビティを表面に設けるとともに、表面の外周部に、配線層を利用して、前記半導体素子基板のシーリング構造と鏡像対称な形状のシーリング構造が形成された実装基板を有する半導体素子の実装構造において、前記半導体素子基板のシーリング構造と前記実装基板のシーリング構造とが接合されていることを特徴とする半導体素子の実装構造。
2. 請求項１に記載の半導体素子の実装構造において、前記半導体素子基板に形成された機能回路の電極と、前記実装基板に設けられた電極とが接続されていることを特徴とする半導体素子の実装構造。
3. 請求項２に記載の半導体素子の実装構造において、前記半導体素子基板の配線層として配線層間絶縁膜が介在した複数の配線層を有し、前記半導体素子基板に形成された機能回路の電極が、最下層の配線層上または最上位の配線層上に形成されていることを特徴とする半導体素子の実装構造。
4. 請求項３に記載の半導体素子の実装構造において、前記半導体素子基板の配線層間絶縁膜が、ＳｉＮ，ＳｉＯ２、ポリイミド、ＢＣＢ（benzcyclobutene）、ポリシロキサン、パレリン（Parylene）、エポキシ樹脂のいずれかからなることを特徴とする半導体素子の実装構造。
5. 請求項２ないし４のいずれかに記載の半導体素子の実装構造において、前記実装基板の配線層として１ないし複数の配線層を有し、前記実装基板の電極が、前記実装基板の表面に形成された表面配線層上または前記実装基板の中間に形成された中間配線層上に形成されていることを特徴とする半導体素子の実装構造。
6. 請求項２ないし５のいずれかに記載の半導体素子の実装構造において、前記半導体素子基板の電極と前記実装基板の電極とが、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかのうち、または、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかを含む共晶合金のうち、共晶温度が３００℃以下の共晶合金により接合されているか、あるいは、前記半導体素子基板の電極と前記実装基板の電極とのそれぞれを構成する金属同士を直接接続する表面活性化接合により接合されていることを特徴とする半導体素子の実装構造。
7. 請求項２ないし５のいずれかに記載の半導体素子の実装構造において、前記半導体素子基板の電極と前記実装基板の電極とが、ワイヤボンディングにより接続されていることを特徴とする半導体素子の実装構造。
8. 請求項１ないし７のいずれかに記載の半導体素子の実装構造において、前記半導体素子基板は、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれかを含む混晶からなることを特徴とする半導体素子の実装構造。
9. 請求項１ないし８のいずれかに記載の半導体素子の実装構造において、前記実装基板は、半導体、セラミック、ガラス、ガラスセラミックス、テフロン（登録商標）のいずれかからなることを特徴とする半導体素子の実装構造。
10. 請求項１ないし９のいずれかに記載の半導体素子の実装構造において、前記半導体素子基板のシーリング構造と前記実装基板のシーリング構造とが、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかのうち、または、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかを含む共晶合金のうち、共晶温度が３００℃以下の共晶合金により接合されているか、あるいは、前記半導体素子基板のシーリング構造と前記実装基板のシーリング構造とのそれぞれを構成する金属同士を直接接続する表面活性化接合により接合されていることを特徴とする半導体素子の実装構造。
11. 半導体素子基板の外周部に、配線用の金属を利用して、少なくとも前記半導体素子基板上に形成された機能回路を囲うシーリング構造を作製する工程と、前記半導体素子基板のシーリング構造と鏡像対称な形状のシーリング構造が外周部に形成された実装基板を作製する工程と、前記半導体素子基板のシーリング構造と前記実装基板のシーリング構造とを共晶合金接合または表面活性化接合を用いて接合する工程と、を少なくとも含むことを特徴とする半導体素子の実装方法。
12. 半導体素子基板の外周部に、配線用の金属を利用して、少なくとも前記半導体素子基板上に形成された機能回路を囲うシーリング構造と、電極とを作製する工程と、前記半導体素子基板の電極に接続するために電極と、前記半導体素子基板のシーリング構造と鏡像対称な形状のシーリング構造とが外周部に形成された実装基板を作製する工程と、前記半導体素子基板に設けられた電極と前記実装基板に設けられた電極とを共晶合金接合または表面活性化接合を用いて接合する工程と、前記半導体素子基板のシーリング構造と前記実装基板のシーリング構造とを共晶合金接合または表面活性化接合を用いて接合する工程と、を少なくとも含むことを特徴とする半導体素子の実装方法。
13. 半導体素子基板の外周部に、配線用の金属を利用して、少なくとも前記半導体素子基板上に形成された機能回路を囲うシーリング構造と、電極とを作製する工程と、前記半導体素子基板の電極に接続するために電極と、前記半導体素子基板のシーリング構造と鏡像対称な形状のシーリング構造とが外周部に形成された実装基板を作製する工程と、前記半導体素子基板に設けられた電極と前記実装基板に設けられた電極とをワイヤボンディングにより接続する工程と、前記半導体素子基板のシーリング構造と前記実装基板のシーリング構造とを共晶合金接合または表面活性化接合を用いて接合する工程と、を少なくとも含むことを特徴とする半導体素子の実装方法。

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