JP2013197341A - 積層型半導体装置とその製造方法 - Google Patents

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Abstract

【課題】装置サイズの小型化を妨げることなく、回路基板から小サイズの半導体チップまでの配線長を短縮することを可能にした積層型半導体装置を提供する。
【解決手段】実施形態の積層型半導体装置１は、回路基板２の第１内部電極５上に突出して設けられた内部端子７と、内部端子７に支持された状態で回路基板２の上方に配置されたチップ積層体９と、回路基板２とチップ積層体９との間の隙間に配置された第２半導体チップ１２と、チップ積層体９と第２半導体チップ１２とを上記隙間を埋めつつ封止する封止樹脂層１８とを具備する。チップ積層体９は貫通電極１０を介して電気的に接続された複数の第１半導体チップ８を有する。第２半導体チップ１２は第１半導体チップ８より小さい外形サイズを有する。
【選択図】図１

Description

本発明の実施形態は、積層型半導体装置とその製造方法に関する。
半導体装置の小型化、高速化、高機能化等を実現するために、１つのパッケージ内に複数の半導体チップを積層して封止したＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）構造の半導体装置が実用化されている。ＳｉＰ構造の半導体装置は、例えば外部端子を有する配線基板と、配線基板上に搭載されたメモリチップやコントローラチップ等の半導体チップと、これらチップを一括して封止する封止樹脂層とを備えている。ＮＡＮＤ型フラッシュメモリのようなメモリチップは、半導体装置の小型・高容量化を実現するため、例えばチップ積層体として配線基板上に搭載される。さらに、メモリチップ間の電気的な接続には、電気信号の送受信速度を高速化するため、メモリチップ内に設けられた貫通電極とメモリチップ間に配置されたバンプ電極とが用いられるようになってきている。
ＳｉＰ構造を適用した半導体装置において、メモリチップより外形（サイズ）が小さいコントローラチップ等の半導体チップは、メモリチップを多段に積層したチップ積層体と並列配置されるように配線基板上に搭載したり、あるいはチップ積層体上に配置することが一般的である。コントローラチップ等の半導体チップをチップ積層体と並列配置した場合には、半導体装置の大型化が避けられない。一方、コントローラチップ等の半導体チップをチップ積層体上に配置した場合には、半導体装置の小型化が図れる反面、配線基板から半導体チップまでの配線長が長くなるため、信号転送速度の低下等が懸念される。このようなことから、配線基板からコントローラチップ等の小サイズチップまでの配線長を短縮しつつ、小型化することを可能にしたＳｉＰ構造の半導体装置が求められている。
国際公開第２００８／０８２６４４号
本発明が解決しようとする課題は、装置サイズの小型化を妨げることなく、回路基板から小サイズの半導体チップまでの配線長を短縮することを可能にした積層型半導体装置とその製造方法を提供することにある。
実施形態の積層型半導体装置は、外部電極を備える第１の面と、第１内部電極および第２内部電極を備える第２の面とを有する回路基板と、回路基板の第２の面から突出するように、第１内部電極上に設けられた内部端子と、積層された複数の第１半導体チップを有し、複数の第１半導体チップ間が第１半導体チップ内に設けられた貫通電極を介して電気的に接続されているチップ積層体であって、最下段の第１半導体チップ内に設けられた貫通電極を内部端子と電気的に接続しつつ、内部端子に支持された状態で回路基板の第２の面の上方に配置されたチップ積層体と、回路基板の第２の面とチップ積層体との間の隙間に配置されるように、回路基板の第２の面上に搭載され、第１半導体チップより小さい外形を有する第２半導体チップと、第２内部電極と第２半導体チップとを電気的に接続する接続部材と、回路基板の第２の面とチップ積層体との間の隙間を埋めつつ、チップ積層体および第２半導体チップを封止するように、回路基板の第２の面上に設けられた封止樹脂層とを具備する。
第１の実施形態による積層型半導体装置を示す断面図である。 第１の実施形態による積層型半導体装置の変形例を示す断面図である。 図１に示す積層型半導体装置の第１の製造工程を示す断面図である。 図１に示す積層型半導体装置の第２の製造工程を示す断面図である。 第２の実施形態による積層型半導体装置を示す断面図である。 図５に示す積層型半導体装置の第１の製造工程を示す断面図である。 図５に示す積層型半導体装置の第２の製造工程を示す断面図である。 第３の実施形態による積層型半導体装置を示す断面図である。 図８に示す積層型半導体装置の第１の製造工程を示す断面図である。 図８に示す積層型半導体装置の第２の製造工程を示す断面図である。
以下、実施形態の積層型半導体装置とその製造方法について説明する。
（第１の実施形態）
図１は第１の実施形態による積層型半導体装置を示す断面図である。図１に示す積層型半導体装置１は、回路基板として配線基板２を具備している。配線基板２は、例えば絶縁樹脂基板やセラミックス基板等の表面や内部に配線網（図示せず）を設けたものであり、具体的にはガラス−エポキシ樹脂のような絶縁樹脂を使用したプリント配線板が挙げられる。回路基板には、配線基板（インターポーザ基板）２に代えて、シリコンインターポーザ等を適用してもよい。配線基板２は、外部端子の形成面となる第１の面２ａと、内部端子の形成面および半導体チップの搭載面となる第２の面２ｂとを有している。
配線基板２の第１の面２ａは外部電極３を有し、外部電極３上には外部端子４が形成されている。積層型半導体装置１をＢＧＡパッケージとして使用する場合、外部端子４は半田ボールや半田メッキ等からなる突起端子で構成される。積層型半導体装置１をＬＧＡパッケージとして使用する場合には、外部端子４としてＡｕメッキ等を用いた金属ランドが設けられる。配線基板２の第２の面２ｂは、第１内部電極５と第２内部電極６とを有している。第１内部電極５と第２内部電極６の少なくとも一部は、配線基板２の配線網を介して電気的に接続されている。さらに、第１および第２内部電極５、６の少なくとも一部は、配線基板２の配線網を介して外部端子４と電気的に接続されている。
第１内部電極５上には、内部端子としてスタッドバンプ７が形成されている。内部端子は、配線基板２の第２の面２ｂと後述するチップ積層体との間に隙間が生じるように、配線基板２の第２の面２ｂから上方に向けて突出させて設けられたものである。第１の実施形態では、そのような突出形状を有する内部端子の一例としてスタッドバンプ７を適用している。スタッドバンプ７は、例えばＡｕワイヤの先端にＡｕボールを形成し、このＡｕボールを第１内部電極５に圧着して接合した後、Ａｕワイヤを切断することにより形成される。例えば、直径が３０μｍのＡｕワイヤの先端に形成されたＡｕボールをバンプ径が８０μｍとなるように圧着した場合、スタッドバンプ７の高さは約８０μｍとなる。
このように、スタッドバンプ７はバンプ径（Ａｕボールの潰れ径）とほぼ同等の高さを有する。図１では１段のスタッドバンプ７を示しているが、内部端子はこれに限定されるものではない。配線基板２の第２の面２ｂとチップ積層体との間に生じさせる隙間の幅（高さ）によっては、複数のスタッドバンプ７を順に積層した多段スタッドバンプを適用してもよい。また、スタッドバンプ７の形成に用いる金属ワイヤは、Ａｕワイヤに限られるものではなく、ＡｌワイヤやＣｕワイヤ等であってもよい。
配線基板２の第２の面２ｂの上方には、複数の第１半導体チップ８（８Ａ〜８Ｄ）を有するチップ積層体９が配置されている。チップ積層体９は、同一の外形形状を有する第１半導体チップ８Ａ〜８Ｄが順に積層されている。第１半導体チップ８の具体例としては、ＮＡＮＤ型フラッシュメモリのような半導体メモリチップが挙げられるが、これに限られるものではない。図１に示すチップ積層体９は４個の第１半導体チップ８Ａ〜８Ｄを有しているが、第１半導体チップ８の積層数はこれに限定されるものではない。チップ積層体９は２個以上の第１半導体チップ８を積層したものであればよく、具体的な積層数は積層型半導体装置１の用途や性能等に応じて適宜に設定される。
チップ積層体９における第１半導体チップ８Ａ〜８Ｄ間は、半導体チップ８Ａ〜８Ｄの内部にそれぞれ設けられた貫通電極（スルーシリコンビア（ＴＳＶ：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ））１０と、これら貫通電極１０間を接続するバンプ電極１１とを介して、順に電気的に接続されている。最下段に位置する第１半導体チップ８Ａは、内部端子としてのスタッドバンプ７と接続される貫通電極１０を有している。なお、最上段に位置する第１半導体チップ８Ｄは、隣接する第１半導体チップ８と電気的に接続されるものであるため、第１半導体チップ８Ｂ〜８Ｄの積層順等によってはその内部に必ずしも貫通電極を有していなくてもよい。バンプ電極１１は、例えば半田／半田、半田／Ａｕ、Ａｕ／Ａｕ等の組合せにより形成される。
チップ積層体９は、最下段の第１半導体チップ８Ａの貫通電極１０をスタッドバンプ７と電気的に接続しつつ、スタッドバンプ７上に配置されている。すなわち、チップ積層体９はスタッドバンプ７と電気的に接続されており、かつスタッドバンプ７に支持されている。最下段の第１半導体チップ８Ａの貫通電極１０とスタッドバンプ７とは、図示を省略した半田層等により電気的および機械的に接続されている。チップ積層体９はスタッドバンプ７の高さ分だけ配線基板２の第２の面２ｂの上方に位置している。言い換えると、配線基板２の第２の面２ｂとチップ積層体９との間にスタッドバンプ７の高さに応じた隙間が生じるように、チップ積層体９をスタッドバンプ７で支持している。
配線基板２の第２の面２ｂとチップ積層体９との間の隙間には、第１半導体チップ８より小さい外形（サイズ）を有する第２半導体チップ１２が配置されている。第２半導体チップ１２は、配線基板２の第２の面２ｂとチップ積層体９との間の隙間に配置されるように、配線基板２の第２の面２ｂに接着剤層１３を介して接着されている。小サイズの第２半導体チップ１２としては、例えばチップ積層体９のメモリチップと外部機器との間でデジタル通信の送受信等を行うコントローラチップやインターフェースチップ、ロジックチップ、ＲＦチップ等が挙げられるが、これらに限定されるものではない。
第２半導体チップ１２の電極１４は、配線基板２の第２内部電極６とボンディングワイヤ（Ａｕワイヤ等の金属ワイヤ）１５を介して電気的に接続されている。第２半導体チップ１２の電極１４と配線基板２の第２内部電極６とを電気的に接続する接続部材は、ボンディングワイヤ１５に限られるものではない。第２半導体チップ１２の電極１４は図２に示すように、配線基板２の第２内部電極６とバンプ電極１６を介して電気的および機械的に接続されていてもよい。図２に示す積層型半導体装置１は、図１に示す積層型半導体装置１におけるワイヤボンディングに代えて、第２半導体チップ１２と配線基板２との接続にフリップチップボンディング（ＦＣ接続）を適用したものである。
第１半導体チップ８Ａ〜８Ｄの隙間には、アンダーフィル樹脂１７が充填されている。さらに、配線基板２の第２の面２ｂ上には、チップ積層体９や第２半導体チップ１２を封止するように、エポキシ樹脂等の絶縁樹脂を用いた封止樹脂層１８が例えばモールド成形されている。封止樹脂層１８は、配線基板２の第２の面２ｂとチップ積層体９との間の隙間にも充填されている。すなわち、封止樹脂層１８は配線基板２の第２の面２ｂとチップ積層体９との間の隙間を埋めて第２半導体チップ１２を封止すると共に、チップ積層体９全体を封止するように形成されている。このようにして、第１の実施形態による積層型半導体装置１が構成されている。なお、封止樹脂層１８は後述するように、スタッドバンプ７や第２半導体チップ１２を封止する第１封止樹脂層と、チップ積層体９を含む装置全体を封止する第２封止樹脂層とを有していてもよい。
第１の実施形態の積層型半導体装置１は、例えば以下のようにして作製される。積層型半導体装置１の第１の製造工程について、図３を参照して説明する。図３（ａ）に示すように、配線基板２の第１内部電極５上にスタッドバンプ７を形成する。スタッドバンプ７は、前述したようにＡｕワイヤの先端に形成されたＡｕボールを第１内部電極５に圧着して接合した後、Ａｕワイヤを切断して形成される。次いで、配線基板２の第２の面２ｂ上に第２半導体チップ１２を搭載すると共に、第２半導体チップ１２の電極１４と第２内部電極６とをボンディングワイヤ１５を介して電気的に接続する。図２に示した構造を適用する場合、第２半導体チップ１２は第２内部電極６にＦＣ接続される。
次に、図３（ｂ）に示すように、別工程で作製したチップ積層体９を配線基板２の第２の面２ｂの上方に配置する。チップ積層体９は、最下段の第１半導体チップ８Ａの貫通電極１０とスタッドバンプ７とを図示を省略した半田層等を介して電気的および機械的に接続することによって、スタッドバンプ７に支持された状態で配線基板２の第２の面２ｂの上方に配置される。次いで、図３（ｃ）に示すように、回路基板２の第２の面２ｂ上に封止樹脂層１８を形成する。封止樹脂層１８は、チップ積層体９と共に第２半導体チップ１２を封止するように、回路基板２の第２の面２ｂとチップ積層体９との間の隙間にも充填される。この後、図３（ｄ）に示すように、回路基板２の外部電極３上に外部端子４を形成することによって、図１または図２に示した積層型半導体装置１が作製される。
次に、積層型半導体装置１の第２の製造工程について、図４を参照して説明する。図４（ａ）に示すように、配線基板２の第１内部電極５上にスタッドバンプ７を形成する。次いで、配線基板２の第２の面２ｂ上に第２半導体チップ１２を搭載すると共に、第２半導体チップ１２の電極１４と第２内部電極６とをボンディングワイヤ１５を介して電気的に接続する。ここまでの工程は、図３（ａ）に示した工程と同様である。
次いで、図４（ｂ）に示すように、絶縁性樹脂フィルムや絶縁性液状樹脂等を用いて、スタッドバンプ７を第２半導体チップ１２やボンディングワイヤ１５と共に絶縁樹脂で覆った後、絶縁樹脂を硬化させて第１封止樹脂層１８Ａを形成する。第１封止樹脂層１８Ａの表面をブレード等で研削加工したり、あるいはレーザ等で溶融加工することで、スタッドバンプ７の一部（頂部）を露出させる。次に、図４（ｃ）に示すように、別工程で作製したチップ積層体９を配線基板２の第２の面２ｂの上方に配置する。チップ積層体９は、図３（ｃ）に示した工程と同様に、最下段の第１半導体チップ８Ａの貫通電極１０とスタッドバンプ７とを図示を省略した半田層等を介して電気的および機械的に接続する。
この際、スタッドバンプ７は第１封止樹脂層１８Ａで封止されており、第１封止樹脂層１８Ａがチップ積層体９の支持体として機能するため、チップ積層体９をより安定に支持することができる。従って、チップ積層体９とスタッドバンプ７との電気的な接続信頼性も向上させることが可能となる。特に、スタッドバンプ７の形成ピッチが狭い場合においても、チップ積層体９との電気的な接続信頼性を高めることができる。この後、図４（ｄ）に示すように、第１封止樹脂層１８Ａ上にチップ積層体９を封止する第２封止樹脂層１８Ｂを形成する。封止樹脂層１８は第１封止樹脂層１８Ａと第２封止樹脂層１８Ｂとを有する。さらに、図３（ｄ）に示した工程と同様に、回路基板２の外部電極３上に外部端子４を形成して積層型半導体装置１を作製する。
第１の実施形態の積層型半導体装置１においては、コントローラチップ等の第２半導体チップ１２を配線基板２の第２の面２ｂ上に搭載しているため、第２半導体チップ１２から配線基板２、具体的には外部電極４までの信号配線長を短縮することができる。従って、第２半導体チップ１２と外部機器との間で送受信される信号の電気特性が向上し、デジタル信号の送受信速度（信号転送速度）を向上させることが可能となる。さらに、小サイズの第２半導体チップ１２は、配線基板２の第２の面２ｂとチップ積層体９との間の隙間に配置されているため、装置サイズが大型化するようなこともない。すなわち、配線基板２から小サイズの第２半導体チップ１２までの配線長を短縮して信号転送速度等を向上させた上で、小型化することが可能な積層型半導体装置１を提供することができる。
（第２の実施形態）
次に、第２の実施形態による積層型半導体装置について、図５を参照して説明する。図５は第２の実施形態による積層型半導体装置を示す断面図である。なお、第１の実施形態と同一部分には同一符号を付し、その説明を一部省略する。図５に示す積層型半導体装置２１は、第１の実施形態の内部端子としてのスタッドバンプ７に代えて、金属ポスト２２を適用したものである。金属ポスト２２としては、例えばメッキ法やエッチング法等により形成されたＣｕポストが例示されるが、これに限定されるものではない。
第２の実施形態の積層型半導体装置２１において、チップ積層体９は内部端子としての金属ポスト２２と電気的に接続されており、かつ金属ポスト２２に支持されている。チップ積層体９における最下段の第１半導体チップ８Ａの貫通電極１０と金属ポスト２２とは、図示を省略した半田層等により電気的および機械的に接続されている。チップ積層体９は金属ポスト２２の高さ分だけ配線基板２の第２の面２ｂの上方に位置している。すなわち、配線基板２の第２の面２ｂとチップ積層体９との間に金属ポスト２２の高さに応じた隙間が生じるように、チップ積層体９を金属ポスト２２で支持している。
配線基板２の第２の面２ｂとチップ積層体９との間の隙間には、第１の実施形態と同様に、第１半導体チップ８より小サイズの第２半導体チップ１２が配置されている。第２半導体チップ１２の電極１４と配線基板２の第２内部電極６とは、ワイヤボンディングにより電気的に接続されている。第２半導体チップ１２と配線基板２との接続には、図２に示したようにＦＣ接続を適用してもよい。配線基板２の第２の面２ｂ上には、チップ積層体９や第２半導体チップ１２等を封止する封止樹脂層１８が形成されている。これらによって、第２の実施形態の積層型半導体装置２１が構成されている。
第２の実施形態の積層型半導体装置２１は、例えば以下のようにして作製される。積層型半導体装置２１の第１の製造工程について、図６を参照して説明する。図６（ａ）に示すように、配線基板２の第１内部電極５上に金属ポスト２２を形成する。金属ポスト２２の形成工程は、例えば以下のようにして行われる。まず、配線基板２の基板コア材上に第１および第２内部電極５、６を含む配線層をＣｕ箔により形成する。次いで、金属ポスト２２の高さ分だけＣｕ箔の厚さを厚くした後、金属ポスト２２の形成位置にＮｉ／Ａｕメッキ層を形成する。Ｎｉ／Ａｕメッキ層をマスクとしてＣｕ箔をエッチングすることによって、第１内部電極５上に金属ポスト２２を形成する。
次いで、第１の実施形態と同様に、配線基板２の第２の面２ｂ上に第２半導体チップ１２を搭載すると共に、第２半導体チップ１２の電極１４と第２内部電極６とをボンディングワイヤ１５を介して電気的に接続する。次に、図６（ｂ）に示すように、別工程で作製したチップ積層体９を配線基板２の第２の面２ｂの上方に配置する。チップ積層体９は、最下段の第１半導体チップ８Ａの貫通電極１０と金属ポスト２２とを図示を省略した半田層等を介して電気的および機械的に接続することによって、金属ポスト２２に支持された状態で配線基板２の第２の面２ｂの上方に配置される。この後、図３（ｃ）に示した樹脂封止工程や図３（ｄ）に示した外部端子４の形成工程を実施することによって、第２の実施形態による積層型半導体装置２１が作製される。
次に、積層型半導体装置２１の第２の製造工程について、図７を参照して説明する。図７（ａ）に示すように、配線基板２の第２の面２ｂ上に第２半導体チップ１２を搭載すると共に、第２半導体チップ１２の電極１４と第２内部電極６とをボンディングワイヤ１５を介して電気的に接続する。次いで、絶縁性樹脂フィルムや絶縁性液状樹脂等を用いて、第１内部電極５を第２半導体チップ１２やボンディングワイヤ１５と共に絶縁樹脂で覆った後、絶縁樹脂を硬化させて第１の封止樹脂層１８Ａを形成する。図７（ｂ）に示すように、第１の封止樹脂層１８Ａに第１内部電極５を露出させる開口２３を形成する。
図７（ｃ）に示すように、開口２３内にＣｕをメッキ法等で充填することで、露出された第１内部電極５と電気的に接続された金属ポスト２２を形成する。次に、図７（ｄ）に示すように、別工程で作製したチップ積層体９を第１の封止樹脂層１８Ａに配置すると共に、最下段の第１半導体チップ８Ａの貫通電極１０と金属ポスト２２とを図示を省略した半田層等を介して電気的に接続する。チップ積層体９は第１の封止樹脂層１８Ａで支持されるため、図４に示した製造工程と同様に、チップ積層体９の支持性や金属ポスト２２との電気的な接続信頼性を高めることができる。この後、図７（ｅ）に示すように、第１の封止樹脂層１８Ａ上にチップ積層体９を封止する第２の封止樹脂層１８Ｂを形成し、さらに回路基板２の外部電極３上に外部端子４を形成して積層型半導体装置２１を作製する。
第２の実施形態の積層型半導体装置２１においては、コントローラチップ等の第２半導体チップ１２を配線基板２の第２の面２ｂ上に搭載しているため、第２半導体チップ１２から配線基板２、具体的には外部電極４までの信号配線長を短縮することができる。従って、第２半導体チップ１２と外部機器との間で送受信される信号の電気特性が向上し、デジタル信号の送受信速度（信号転送速度）を向上させることが可能となる。さらに、小サイズの第２半導体チップ１２は、配線基板２の第２の面２ｂとチップ積層体９との間の隙間に配置されているため、装置サイズが大型化するようなこともない。すなわち、配線基板２から小サイズの第２半導体チップ１２までの配線長を短縮して信号特性等を向上させた上で、小型化することを可能にした積層型半導体装置２１を提供することができる。
（第３の実施形態）
次に、第３の実施形態による積層型半導体装置について、図８を参照して説明する。図８は第３の実施形態による積層型半導体装置を示す断面図である。なお、第１の実施形態と同一部分には同一符号を付し、その説明を一部省略する。図８に示す積層型半導体装置３１は、第１の実施形態のスタッドバンプ７や第２の実施形態の金属ポスト２２に代えて、内部端子として半田ボール３２を適用したものである。
半田ボール３２は、Ｓｎ−Ｃｕ合金やＳｎ−Ａｇ合金のようなＳｎ合金等の半田金属のみからなる半田ボールに限らず、図８に示すようなコア材３２Ａの表面に半田金属層３２Ｂを形成した半田ボールであってもよい。コア材３２Ａには、例えば樹脂コアやＣｕ等の金属コアが使用される。コア材３２Ａを有する半田ボール３２は、半田金属のみからなる半田ボールに比べて半田接続後の高さの維持性に優れることから、半田ボール３２によるチップ積層体９の支持性、さらに配線基板２の第２の面２ｂとチップ積層体９との間の隙間の維持性等を向上させることが可能となる。
第３の実施形態の積層型半導体装置３１において、チップ積層体９は内部端子としての半田ボール３２と電気的に接続されており、かつ半田ボール３２に支持されている。チップ積層体９は半田ボール３２の高さ分だけ配線基板２の第２の面２ｂの上方に位置している。配線基板２の第２の面２ｂとチップ積層体９との間の隙間には、第１の実施形態と同様に、第１半導体チップ８より小サイズの第２半導体チップ１２が配置されている。第２半導体チップ１２の電極１４と配線基板２の第２内部電極６とは、ワイヤボンディングにより電気的に接続されている。第２半導体チップ１２と配線基板２との接続には、図２に示したようにＦＣ接続を適用してもよい。配線基板２の第２の面２ｂ上には、チップ積層体９や第２半導体チップ１２等を封止する封止樹脂層１８が形成されている。
第３の実施形態の積層型半導体装置３１は、例えば以下のようにして作製される。積層型半導体装置３１の第１の製造工程について、図９を参照して説明する。図９（ａ）に示すように、配線基板２の第１内部電極５上に半田ボール３２を搭載して仮接着する。次いで、第１の実施形態と同様に、配線基板２の第２の面２ｂ上に第２半導体チップ１２を搭載すると共に、第２半導体チップ１２の電極１４と第２内部電極６とをボンディングワイヤ１５を介して電気的に接続する。
次に、図９（ｂ）に示すように、別工程で作製したチップ積層体９を配線基板２の第２の面２ｂの上方に配置する。チップ積層体９は、最下段の第１半導体チップ８Ａの貫通電極１０と半田ボール３２とをリフロー工程等で電気的および機械的に接続することによって、半田ボール３２に支持された状態で配線基板２の第２の面２ｂの上方に配置される。この後、図３（ｃ）に示した樹脂封止工程や図３（ｄ）に示した外部端子４の形成工程を実施することによって、第３の実施形態による積層型半導体装置３１が作製される。
次に、積層型半導体装置３１の第２の製造工程について、図１０を参照して説明する。図１０（ａ）に示すように、配線基板２の第１内部電極５上に半田ボール３２を搭載して仮接着する。次いで、配線基板２の第２の面２ｂ上に第２半導体チップ１２を搭載すると共に、第２半導体チップ１２の電極１４と第２内部電極６とをボンディングワイヤ１５を介して電気的に接続する。図１０（ｂ）に示すように、絶縁性樹脂フィルムや絶縁性液状樹脂等を用いて、スタッドバンプ７を第２半導体チップ１２やボンディングワイヤ１５と共に絶縁樹脂で覆った後、絶縁樹脂を硬化させて第１封止樹脂層１８Ａを形成する。
図１０（ｃ）に示すように、半田ボール３２の一部が露出するように、第１封止樹脂層１８Ａの表面をブレード等で研削加工したり、あるいはレーザ等で溶融加工する。これによって、半田ボール３２の一部が電気的な接続部として第１封止樹脂層１８Ａの表面に露出される。次に、図１０（ｄ）に示すように、別工程で作製したチップ積層体９を第１の封止樹脂層１８Ａに配置すると共に、最下段の第１半導体チップ８Ａの貫通電極１０と半田ボール３２の露出部とを電気的に接続する。チップ積層体９は第１の封止樹脂層１８Ａで支持されるため、チップ積層体９の支持性や半田ボール３２との電気的な接続信頼性を高めることができる。この後、図１０（ｅ）に示すように、第１の封止樹脂層１８Ａ上にチップ積層体９を封止する第２の封止樹脂層１８Ｂを形成し、さらに回路基板２の外部電極３上に外部端子４を形成して積層型半導体装置３１を作製する。
第３の実施形態の積層型半導体装置３１においては、コントローラチップ等の第２半導体チップ１２を配線基板２の第２の面２ｂ上に搭載しているため、第２半導体チップ１２から配線基板２、具体的には外部電極４までの信号配線長を短縮することができる。従って、第２半導体チップ１２と外部機器との間で送受信される信号の電気特性が向上し、デジタル信号の送受信速度（信号転送速度）を向上させることが可能となる。さらに、小サイズの第２半導体チップ１２は、配線基板２の第２の面２ｂとチップ積層体９との間の隙間に配置されているため、装置サイズが大型化するようなこともない。すなわち、配線基板２から小サイズの第２半導体チップ１２までの配線長を短縮して信号特性等を向上させた上で、小型化することを可能にした積層型半導体装置３１を提供することができる。
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同時に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，２１，３１…積層型半導体装置、２…配線基板、３…外部電極、４…外部端子、５…第１内部電極、６…第２内部電極、７…スタッドバンプ、８Ａ〜８Ｄ…第１半導体チップ、９…チップ積層体、１０…貫通電極、１１…バンプ電極、１２…第２半導体チップ、１５…ボンディングワイヤ、１８…封止樹脂層、２２…金属ポスト、３２…半田ボール。

Claims (6)

  1. 外部電極を備える第１の面と、第１内部電極および第２内部電極を備える第２の面とを有する配線基板と、
    前記配線基板の前記第２の面から突出するように、前記第１内部電極上に設けられた内部端子と、
    積層された複数の第１半導体チップを有し、前記複数の第１半導体チップ間が前記第１半導体チップ内に設けられた貫通電極を介して電気的に接続されているチップ積層体であって、最下段の前記第１半導体チップ内に設けられた前記貫通電極を前記内部端子と電気的に接続しつつ、前記内部端子に支持された状態で前記回路基板の前記第２の面の上方に配置されたチップ積層体と、
    前記回路基板の前記第２の面と前記チップ積層体との間の隙間に配置されるように、前記回路基板の前記第２の面上に搭載され、前記第１半導体チップより小さい外形を有する第２半導体チップと、
    前記第２内部電極と前記第２半導体チップとを電気的に接続する接続部材と、
    前記第２半導体チップを封止するように、前記回路基板の前記第２の面と前記チップ積層体との間の前記隙間を埋める第１封止樹脂層と、前記チップ積層体を封止するように、前記第１封止樹脂層上に形成された第２封止樹脂層とを有する封止樹脂層とを具備し、
    前記内部端子は、スタッドバンプ、金属ポスト、または半田ボールを備えることを特徴とする積層型半導体装置。
  2. 外部電極を備える第１の面と、第１内部電極および第２内部電極を備える第２の面とを有する回路基板と、
    前記回路基板の前記第２の面から突出するように、前記第１内部電極上に設けられた内部端子と、
    積層された複数の第１半導体チップを有し、前記複数の第１半導体チップ間が前記第１半導体チップ内に設けられた貫通電極を介して電気的に接続されているチップ積層体であって、最下段の前記第１半導体チップ内に設けられた前記貫通電極を前記内部端子と電気的に接続しつつ、前記内部端子に支持された状態で前記回路基板の前記第２の面の上方に配置されたチップ積層体と、
    前記回路基板の前記第２の面と前記チップ積層体との間の隙間に配置されるように、前記回路基板の前記第２の面上に搭載され、前記第１半導体チップより小さい外形を有する第２半導体チップと、
    前記第２内部電極と前記第２半導体チップとを電気的に接続する接続部材と、
    前記回路基板の前記第２の面と前記チップ積層体との間の前記隙間を埋めつつ、前記チップ積層体および前記第２半導体チップを封止するように、前記回路基板の前記第２の面上に設けられた封止樹脂層と
    を具備することを特徴とする積層型半導体装置。
  3. 請求項２記載の積層型半導体装置において、
    前記内部端子は、スタッドバンプ、金属ポスト、または半田ボールを備えることを特徴とする積層型半導体装置。
  4. 外部電極を備える第１の面と、第１内部電極および第２内部電極を備える第２の面とを有する回路基板を用意する工程と、
    積層された複数の第１半導体チップを有し、前記複数の第１半導体チップ間が前記第１半導体チップ内に設けられた貫通電極を介して電気的に接続されているチップ積層体を用意する工程と、
    前記第１内部電極上に前記回路基板の前記第２の面から突出するように内部端子を形成する工程と、
    前記回路基板の前記第２の面上に、前記第１半導体チップより小さい外形を有する第２半導体チップを搭載すると共に、前記第２内部電極と前記第１半導体チップとを電気的に接続する工程と、
    前記チップ積層体における最下段の前記第１半導体チップ内に設けられた前記貫通電極を前記内部端子と電気的に接続しつつ、前記チップ積層体を前記内部端子で支持しながら前記回路基板の前記第２の面の上方に配置する工程と、
    前記チップ積層体および前記第２半導体チップを封止する封止樹脂層を、前記回路基板の前記第２の面と前記チップ積層体との間の前記隙間を埋めつつ、前記回路基板の前記第２の面上に形成する工程と
    を具備することを特徴とする積層型半導体装置の製造方法。
  5. 外部電極を備える第１の面と、第１内部電極および第２内部電極を備える第２の面とを有する回路基板を用意する工程と、
    積層された複数の第１半導体チップを有し、前記複数の第１半導体チップ間が前記第１半導体チップ内に設けられた貫通電極を介して電気的に接続されているチップ積層体を用意する工程と、
    前記第１内部電極上に前記回路基板の前記第２の面から突出するように内部端子を形成する工程と、
    前記回路基板の前記第２の面上に、前記第１半導体チップより小さい外形を有する第２半導体チップを搭載すると共に、前記第２内部電極と前記第１半導体チップとを電気的に接続する工程と、
    前記第２半導体チップを封止する第１封止樹脂層を、前記回路基板の前記第２の面上に形成する工程と、
    前記内部端子の一部が露出するように、前記第１封止樹脂層の表面を加工する工程と、
    前記チップ積層体における最下段の前記第１半導体チップ内に設けられた前記貫通電極を前記内部端子の露出部と電気的に接続しつつ、前記チップ積層体を前記第１封止樹脂層上に配置する工程と、
    前記チップ積層体を封止する第２封止樹脂層を、前記第１封止樹脂層上に形成する工程と
    を具備することを特徴とする積層型半導体装置の製造方法。
  6. 外部電極を備える第１の面と、第１内部電極および第２内部電極を備える第２の面とを有する回路基板を用意する工程と、
    積層された複数の第１半導体チップを有し、前記複数の第１半導体チップ間が前記第１半導体チップ内に設けられた貫通電極を介して電気的に接続されているチップ積層体を用意する工程と、
    前記回路基板の前記第２の面上に、前記第１半導体チップより小さい外形を有する第２半導体チップを搭載すると共に、前記第２内部電極と前記第１半導体チップとを電気的に接続する工程と、
    前記第２半導体チップを封止する第１封止樹脂層を、前記回路基板の前記第２の面上に形成する工程と、
    前記第１封止樹脂層に前記第１内部電極を露出させる開口を形成する工程と、
    前記開口内に金属材料を充填して、第１内部電極と電気的に接続された内部端子を形成する工程と、
    前記チップ積層体における最下段の前記第１半導体チップ内に設けられた前記貫通電極を前記内部端子と電気的に接続しつつ、前記チップ積層体を前記第１封止樹脂層上に配置する工程と、
    前記チップ積層体を封止する第２封止樹脂層を、前記第１封止樹脂層上に形成する工程と
    を具備することを特徴とする積層型半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104916645A (zh) * 2014-03-13 2015-09-16 株式会社东芝 半导体装置及半导体装置的制造方法
JP2020505791A (ja) * 2017-01-25 2020-02-20 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ 電子構成素子を機械的に接続させる方法及び電子構成素子アセンブリ

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