JP2013157363A - 積層型半導体装置 - Google Patents

Abstract

【課題】チップ積層体の最下段に位置する半導体チップと配線基板等の回路基材との接着時に生じる応力を緩和することで、半導体チップ間の電気的な接続信頼性を高めた積層型半導体装置を提供する。
【解決手段】実施形態の積層型半導体装置１は、配線基板２上に配置されたチップ積層体７を具備する。複数の半導体チップ６は貫通電極９とバンプ電極１０とを介して電気的に接続されている。チップ積層体７の最下段の半導体チップ６Ａは、チップ搭載領域５内のチップ面積未満の領域に設けられた接着剤層８で配線基板２に接着されている。複数の半導体チップ６間の隙間、および配線基板２と最下段の半導体チップ６Ａとの間に生じた隙間には、アンダーフィル樹脂１３が充填されている。
【選択図】図１

Description

本発明の実施形態は、積層型半導体装置に関する。

半導体装置の小型化や高機能化等を実現するために、１つのパッケージ内に複数の半導体チップを積層して封止したＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）構造の半導体装置が実用化されている。ＳｉＰ構造の半導体装置では、半導体チップ間の電気信号を高速に送受信することが求められている。このような場合、積層された半導体チップ間の電気的な接続には、半導体チップ内に設けられた貫通電極とマイクロバンプとが用いられることが多い。マイクロバンプは、例えば５〜５０μｍ程度の直径を有し、１０〜１００μｍ程度のピッチで半導体チップの表面に形成される。

複数の半導体チップを積層したチップ積層体は、配線基板やシリコンインターポーザ等の回路基材の表面に最下段の半導体チップを接着剤層で接着することで、回路基材上に搭載される。このようなチップ積層体の搭載構造を有する積層型半導体装置においては、最下段の半導体チップと回路基材とを接着する際に生じる応力で、半導体チップ間を接続するバンプ電極やその周囲に亀裂等が発生することで接続不良が生じるおそれがある。このため、最下段の半導体チップと回路基材との接着時に生じる応力を緩和することで、半導体チップ間の電気的な接続信頼性を高めることが求められている。

特開２００５−３４０５８８号公報 特開２００６−３０１８６３号公報 特開２０１０−０５６１３９号公報

本発明が解決しようとする課題は、チップ積層体を回路基材上に搭載するにあたって、最下段の半導体チップと回路基材との接着時に生じる応力を緩和することによって、半導体チップ間の電気的な接続信頼性を高めることを可能にした積層型半導体装置を提供することにある。

実施形態の積層型半導体装置は、接続端子とチップ搭載領域とを備える回路基材と、回路基材のチップ搭載領域上に配置され、積層された複数の半導体チップを有するチップ積層体と、回路基材の接続端子とチップ積層体の最上段に位置する半導体チップとを電気的に接続する接続部材と、チップ積層体を接続部材と共に封止する封止樹脂層とを具備する。複数の半導体チップは、半導体チップ内に設けられた貫通電極と、貫通電極間を接続するバンプ電極とを介して電気的に接続されている。チップ積層体は、最下段の半導体チップを回路基材に接着剤層で接着することによって、回路基材のチップ搭載領域上に搭載されている。接着剤層は、チップ搭載領域内の半導体チップの面積未満の領域に設けられている。複数の半導体チップ間の隙間には、アンダーフィル樹脂が充填されている。アンダーフィル樹脂は、さらに接着剤層を半導体チップの面積未満の領域に設けることで回路基材のチップ搭載領域と最下段の半導体チップとの間に生じた隙間に充填されている。

実施形態による積層型半導体装置を示す断面図である。 図１に示す積層型半導体装置における接着剤層の配置パターンの第１の例を示す平面図である。 図１に示す積層型半導体装置における接着剤層の配置パターンの第２の例を示す平面図である。 図１に示す積層型半導体装置における接着剤層の配置パターンの第３の例を示す平面図である。 図１に示す積層型半導体装置における接着剤層の配置パターンの第４の例を示す平面図である。 第１の実施形態による積層型半導体装置の製造方法におけるチップ積層体の作製工程から配線基板上への接着剤層の形成工程までを示す断面図である。 第１の実施形態の積層型半導体装置の製造方法におけるチップ積層体の接着工程から封止樹脂層の形成工程までを示す断面図である。 第２の実施形態の積層型半導体装置の製造方法を示す断面図である。

以下、実施形態の積層型半導体装置について、図面を参照して説明する。図１は実施形態による積層型半導体装置の構成を示す断面図である。図２ないし図５は図１に示す積層型半導体装置における回路基材とチップ積層体とを接着する接着剤層の配置パターンをそれぞれ示す平面図である。

図１に示す積層型半導体装置１は、回路基材として配線基板２を具備している。配線基板２は、例えば絶縁樹脂基板やセラミックス基板等の表面や内部に配線網（図示せず）を設けたものであり、具体的にはガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等の絶縁樹脂を使用したプリント配線板（多層プリント基板等）が適用される。回路基材には、配線基板（インターポーザ基板）２に代えてシリコンインターポーザを適用してもよいし、また場合によってはリードフレーム等を適用することも可能である。配線基板２は、外部接続端子の形成面となる第１の面２ａと、内部接続端子の形成面およびチップ積層体の搭載面となる第２の面２ｂとを有している。

配線基板２の第１の面２ａには、外部接続端子３が形成されている。積層型半導体装置１をＢＧＡパッケージとして使用する場合、外部接続端子３は半田ボールや半田メッキ等からなる突起端子で構成される。積層型半導体装置１をＬＧＡパッケージとして使用する場合には、外部接続端子３としてＡｕメッキ等からなる金属ランドが設けられる。配線基板２の第２の面２ｂには、内部接続端子４が設けられている。内部接続端子４は、チップ積層体との接続時に接続部（接続パッド）として機能するものであり、配線基板２の配線網を介して外部接続端子３と電気的に接続されている。さらに、配線基板２の第２の面２ｂには、チップ搭載領域５が設けられている。

配線基板２の第２の面２ｂのチップ搭載領域５上には、複数の半導体チップ６（６Ａ〜６Ｄ）を有するチップ積層体７が配置されている。チップ積層体７は、最下段に位置する半導体チップ６Ａ上に複数の半導体チップ６Ｂ〜６Ｄを順に積層することにより構成されたものである。チップ積層体７は、複数の半導体チップ６Ａ〜６Ｄを配線基板２上で順に積層して形成してもよいし、あるいは複数の半導体チップ６Ａ〜６Ｄを予め積層した後に配線基板２上に配置してもよい。

複数の半導体チップ６Ａ〜６Ｄは、同一の矩形形状を有している。半導体チップ６の具体例としては、ＮＡＮＤ型フラッシュメモリのようなメモリチップが挙げられるが、これに限られるものではない。半導体チップ６としてメモリチップを用いる場合、チップ積層体７上に外部デバイスとの間でデータ通信を行うためのインターフェース（ＩＦ）チップやコントローラチップ等を搭載してもよい。なお、図１は４個の半導体チップ６Ａ〜６Ｄでチップ積層体７を構成しているが、半導体チップ６の積層数はこれに限定されるものではなく、積層型半導体装置１の用途や性能等に応じて適宜に設定されるものである。

チップ積層体７は、最下段に位置する半導体チップ６Ａの下面（非回路面）を接着剤層８を用いて配線基板２の第２の面２ｂに接着することによって、配線基板２の第２の面２ｂ上に搭載されている。チップ積層体７の最下段に位置する半導体チップ６Ａは、配線基板２の第２の面２ｂと絶縁性樹脂等からなる接着剤層８で接着されているだけであって、配線基板２の第２の面２ｂに設けられた配線と直接的には電気的に接続されていない。

最下段の半導体チップ６Ａと配線基板２とを接着する接着剤層８には、熱硬化型樹脂や感光性を有する熱硬化型樹脂等が用いられる。熱硬化型接着剤としては、例えばエポキシ樹脂にフェノール樹脂、シリカ等の無機質フィラー、アクリル酸エステル重合体等を配合した樹脂組成物が用いられる。感光性を有する熱硬化型接着剤としては、例えばアクリル系樹脂にエポキシ系化合物、カップリング剤、光・酸発生剤等を配合した樹脂組成物が用いられる。接着剤層８は、チップ搭載領域５内に部分的に設けられている。すなわち、接着剤層８はチップ搭載領域内５の半導体チップ６の面積未満の領域に部分的に設けられている。接着剤層８の形成面積や形成領域等については、後に詳述する。

チップ積層体７は、二段目から最上段までの半導体チップ６Ｂ〜６Ｄの内部にそれぞれ設けられた貫通電極（スルーシリコンビア（ＴＳＶ：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ））９と、これら貫通電極９間を接続するバンプ電極１０とを介して、それぞれ隣接する半導体チップ６間が電気的に接続されている。最下段に位置する半導体チップ６Ａは、配線基板２の第２の面２ｂとは接着剤層８で接着されているだけであり、二段目の半導体チップ６Ｂのみと電気的に接続される。従って、最下段の半導体チップ６Ａに貫通電極を形成する必要はなく、貫通電極を有していない。ただし、チップ積層体７の構造や配線基板２上の搭載構造等によっては、最下段の半導体チップ６Ａが貫通電極を有する場合もある。最下段の半導体チップ６Ａの貫通電極の有無に限定されるものではない。

複数の半導体チップ６Ａ〜６Ｄは、最下段の半導体チップ６Ａを除く半導体チップ６Ｂ〜６Ｄに設けられた貫通電極９とバンプ電極１０とを介して電気的および機械的に接続されている。具体的には、最下段の半導体チップ６Ａの回路面（上面）には、上部バンプ（電極）１０Ａが形成されている。二段目の半導体チップ６Ｂの非回路面（下面）には、貫通電極９と電気的に接続された下部バンプ（電極）１０Ｂが形成されている。二段目の半導体チップ６Ｂは、下部バンプ１０Ｂを上部バンプ１０Ａに接続しつつ、最下段の半導体チップ６Ａ上に積層されている。すなわち、最下段の半導体チップ６Ａと二段目の半導体チップ６Ｂとは、上部バンプ１０Ａと下部バンプ１０Ｂとの接続体（バンプ電極１０）を介して、電気的および機械的に接続されている。

三段目以降の半導体チップ６Ｃ、６Ｄについても、同様な接続構造で隣接する半導体チップ６間が電気的および機械的に接続されている。すなわち、二段目の半導体チップ６Ｂの回路面（上面）には、上部バンプ１０Ａが形成されている。三段目の半導体チップ６Ｃの非回路面（下面）には、貫通電極９と電気的に接続された下部バンプ１０Ｂが形成されている。二段目の半導体チップ６Ｂと三段目の半導体チップ６Ｃとは、上部バンプ１０Ａと下部バンプ１０Ｂとの接続体（バンプ電極１０）を介して、電気的および機械的に接続されている。三段目の半導体チップ６Ｃと四段目の半導体チップ６Ｄも同様である。さらに、五段目以降の半導体チップを積層する場合においても、同様な接続構造を繰り返すことで、必要数の半導体チップ６を積層したチップ積層体７が構成される。

上述したように、隣接する半導体チップ６の両方にバンプ１０Ａ、１０Ｂを形成する場合、半田／半田、Ａｕ／半田、半田／Ａｕ、Ａｕ／Ａｕ等の組合せを適用することができる。バンプ１０Ａ、１０Ｂを構成する半田としては、Ｓｎ−Ｃｕ合金、Ｓｎ−Ａｇ合金、Ｓｎ−Ａｇ−Ｃｕ合金等のＳｎ合金、またはＳｎからなるＰｂフリー半田を用いることが多い。また、Ａｕに代えて、Ｃｕ、Ｎｉ、Ｓｎ等の金属を用いてもよい。これらの金属は単層膜に限らず、複数の金属の積層膜であってもよい。バンプ１０Ａ、１０Ｂの形状としては、半球状や柱状等の突起形状が挙げられるが、パッドのような平坦形状であってもよい。バンプ１０Ａ、１０Ｂの組合せとしては、突起形状体同士の組合せ、突起形状体と平坦形状体との組合せ等が挙げられる。

チップ積層体７は配線基板２と電気的に接続されている。チップ積層体７の最上段に位置する半導体チップ６Ｄの回路面（上面）に設けられた電極１１は、ＡｕワイヤやＣｕワイヤ等の金属ワイヤ１２を介して、配線基板２の内部接続端子４と電気的に接続されている。チップ積層体７はそれぞれ隣接する半導体チップ６間が電気的に接続されているため、直接的に配線基板２と電気的に接続された最上段の半導体チップ６Ｄを含めて、半導体チップ６Ａ〜６Ｄはいずれも配線基板２の内部接続端子４と電気的に接続されている。

チップ積層体７上にＩＦチップやコントローラチップ等を実装する場合には、ＩＦチップやコントローラチップを介して、チップ積層体７を配線基板２の内部接続端子４と電気的に接続してもよい。チップ積層体７と配線基板２とを電気的に接続する接続部材には、金属ワイヤ１２に代えて印刷配線層等を適用してもよい。印刷配線層は、例えばインクジェット法やスクリーン印刷法等を使用して、導電性ペーストを所望の配線パターンに応じて塗布することにより形成される。

上述したバンプ電極１０を介して接続された半導体チップ６間の隙間、すなわち隣接する半導体チップ６間の隙間には、アンダーフィル樹脂１３が充填されている。さらに、接着剤層８はチップ搭載領域５内に部分的に設けられているため、配線基板２の第２の面２ｂと最下段の半導体チップ６Ａとの間には部分的に隙間が生じている。この配線基板２の第２の面２ｂと最下段の半導体チップ６Ａとの間の隙間にも、アンダーフィル樹脂１３を充填する。すなわち、アンダーフィル樹脂１３は隣接する半導体チップ６間の隙間のみならず、接着剤層８を部分的に設けることで配線基板２の第２の面２ｂと最下段の半導体チップ６Ａとの間に生じた隙間にも充填されている。

さらに、配線基板２の第２の面２ｂ上には、チップ積層体７をボンディングワイヤ１２等と共に封止するように、エポキシ樹脂等の絶縁樹脂からなる封止樹脂層１４が例えばモールド成形されている。このようにして、実施形態の積層型半導体装置（積層型半導体パッケージ）１が構成されている。半導体チップ６としてＮＡＮＤ型フラッシュメモリのようなメモリチップを使用した場合には、メモリチップ（６）の積層数に応じて高容量の半導体記憶装置を提供することができる。

チップ積層体７の搭載方法に関しては、前述したように、予め複数の半導体チップ６Ａ〜６Ｄを積層した後に配線基板２上に搭載する場合と、複数の半導体チップ６Ａ〜６Ｄを配線基板２上で順に積層する場合とがある。予め複数の半導体チップ６Ａ〜６Ｄを積層する場合には、配線基板２の第２の面２ｂ上に接着剤層８を介してチップ積層体７を配置し、接着剤層８を硬化させることによって、配線基板２とチップ積層体７の最下段に位置する半導体チップ６Ａとを接着する。

接着剤層８として熱硬化型樹脂や感光性を有する熱硬化型樹脂を用いた場合には、接着剤層８を硬化させるために熱処理工程（キュア工程）を実施する。この熱処理工程後の冷却時において、半導体チップ６Ａと接着剤層８や配線基板２との熱膨張係数の差に基づいて、半導体チップ６Ａに応力が負荷される。この冷却時に生じる応力で半導体チップ６Ａ〜６Ｄ間を接続するバンプ電極１０や、半導体チップ６Ａ〜６Ｄのバンプ電極１０の周囲の部分に亀裂等が生じやすい。バンプ電極１０やその周囲の部分に発生する亀裂は、半導体チップ６Ａ〜６Ｄ間に接続不良を生じさせる要因となる。

また、複数の半導体チップ６Ａ〜６Ｄを配線基板２上で順に積層する場合には、まず配線基板２の第２の面２ｂ上に接着剤層８を介して最下段の半導体チップ６Ａを配置する。この時点において、接着剤層８は完全には硬化させない。半導体チップ６Ａを配置した時点で接着剤層８を硬化させてしまうと、半導体チップ６Ａと配線基板２との熱膨張係数の差に基づいて、半導体チップ６Ａ側が凸状となる反りが発生する。このような反りが生じている半導体チップ６Ａ上においては、２段目以降の半導体チップ６Ｂ〜６Ｄを積層性および接続性が低下してしまう。

２段目以降の半導体チップ６Ｂ〜６Ｄは、配線基板２の第２の面２ｂに未硬化の接着剤層８を介して配置された半導体チップ６Ａ上に、隣接する半導体チップ６間をバンプ電極１０で電気的かつ機械的に接続しつつ積層される。この後、接着剤層８を完全に硬化させて配線基板２と半導体チップ６Ａとを接着する。このため、予め積層したチップ積層体７を配線基板２上に搭載する場合と同様に、半導体チップ６Ａと半導体チップ６Ｂとを接続するバンプ電極１０やその周囲の部分に亀裂が生じやすい。このようにして亀裂が生じることで、半導体チップ６Ａ、６Ｂ間の接続信頼性が低下する。

そこで、この実施形態では接着剤層８をチップ搭載領域内５の半導体チップ６の面積未満の領域に部分的に設けている。接着剤層８の面積を半導体チップ６の面積より小さくし、接着剤層８の半導体チップ６Ａとの接触面積を減らすことによって、熱硬化型接着剤のキュア工程後の冷却過程等に基づいてバンプ電極１０やその周囲に付加される応力が低減される。従って、バンプ電極１０やその周囲の部分に生じる亀裂が抑制され、半導体チップ６間の接続信頼性を高めることが可能となる。

さらに、接着剤層８をチップ搭載領域５内に部分的に設けることで配線基板２の第２の面２ｂと最下段の半導体チップ６Ａとの間に生じた隙間には、アンダーフィル樹脂１３を充填している。アンダーフィル樹脂１３は、隣接する半導体チップ６間の隙間と配線基板２と半導体チップ６Ａとの間の隙間に一括して充填される。このように、配線基板２と半導体チップ６Ａとの間の隙間にアンダーフィル樹脂１３を充填することによって、接着剤層８を部分的に設けたことによる配線基板２とチップ積層体７との接合強度や密着性の低下を補うことができる。すなわち、チップ積層体７の配線基板２に対する接合信頼性を高めることが可能となる。

接着剤層８の半導体チップ６Ａとの接触面積の減少による応力の抑制効果を得る上で、接着剤層８の面積は半導体チップ６の面積（チップ搭載領域５の面積）の８０％以下とすることが好ましい。接着剤層８の面積をチップ面積の面積比で８０％とすることで、半導体チップ６間の接続信頼性を向上させることができる。接着剤層８の面積はチップ面積の面積比で６０％以下とすることがより好ましい。

この実施形態の積層型半導体装置１は、バンプ電極１０の形成面積が小さい場合に効果的である。従って、積層型半導体装置１は半導体チップ６Ａの表面に対するバンプ電極１０の形成面積の比率が５％以下の場合に有効である。加えて、積層型半導体装置１は直径が６０μｍ以下のバンプ電極１０を用いる場合、さらには直径が４０μｍ以下のバンプ電極１０を用いる場合に有効である。バンプ電極１０の直径は、接続安定性等を考慮して５μｍ以上とすることが好ましい。

接着剤層８の形成パターンは、その面積がチップ面積より小さくなれば特に限定されるものではない。接着剤層８は、例えば図２に示すように、チップ搭載領域５の面積（半導体チップ６の面積）より小さくなるようなパターンで形成することができる。図２はチップ搭載領域５を内側に相似的に縮小した接着剤層８の形成パターンを示しているが、接着剤層８の形成パターンはチップ搭載領域５に対して非相似状であってもよいし、また複数のパターンで接着剤層８を形成してもよい。

接着剤層８は、図３に示すように、チップ搭載領域５内に複数のドット８１を部分的に配置したパターンで形成することも有効である。ドット８１の形状は円形に限らず、矩形状であってもよい。接着剤層８は、図４に示すように、チップ搭載領域５内に複数のライン８２を部分的に配置したパターンで形成してもよい。接着剤層８を複数のドット８１や複数のライン８２として形成することによって、熱硬化型接着剤のキュア工程後の冷却過程等で発生する応力の低減効果を高めることができる。従って、半導体チップ６間の接続信頼性をさらに向上させることが可能となる。

さらに、接着剤層８を複数のパターンとして、特に複数のドット８１や複数のライン８２として形成するにあたって、複数のパターン（ドット８１やライン８２）の形成位置は平面視したときにバンプ電極１０の配置領域と重ならないようにすることが好ましい。そのような接着剤層８の形成パターンの一例を図５に示す。図５において、Ｙは複数の半導体チップ６間を接続するバンプ電極１０の形成領域を示している。接着剤層８（図５では複数のドット８１）は、積層型半導体装置１を平面視したときに形成領域Ｙと重ならないように、バンプ電極１０の形成領域Ｙの周囲に配置されている。

このように、平面視したときに接着剤層８をバンプ電極１０の配置領域と重ならないように配置することで、熱硬化型接着剤のキュア工程後の冷却過程等で発生する応力がバンプ電極１０やその周囲に直接作用することが防止できる。従って、半導体チップ６間の接続信頼性をより一層向上させることが可能となる。このような接着剤層８の配置を適用するにあたって、接着剤層８の形成パターンは図４に示したようなライン８２であってもよい。さらに、チップ搭載領域５内のバンプ電極１０の配置領域と重なる部分のみを除いて、チップ搭載領域５内に接着剤層８を形成してもよい。

上述した積層型半導体装置１は、例えば以下のようにして作製される。第１の実施形態による積層型半導体装置１の製造工程について、図６および図７を参照して説明する。まず、図６（ａ）に示すように、上部バンプ１０Ａを有する一段目の半導体チップ６Ａと下部バンプ１０Ｂを有する二段目の半導体チップ６Ｂを用意する。ステージ２１上に載置された半導体チップ６Ａ上に、吸着ヘッド２２に保持された半導体チップ６Ｂを配置する。次いで、半導体チップ６Ａと半導体チップ６Ｂとを熱や超音波を加えながら圧着する。このような圧着工程によって、上部バンプ１０Ａと下部バンプ１０Ｂとを接続する。

二段目の半導体チップ６Ｂ上には、三段目の半導体チップ６Ｃが積層されるため、半導体チップ６Ｂの上面３ｂには上部バンプ１０Ａが設けられている。図６（ｂ）に示すように、半導体チップ６Ｂ上に下部バンプ１０Ｂを有する三段目の半導体チップ６Ｃを配置する。次いで、半導体チップ６Ｃに熱や超音波を加えながら半導体チップ６Ｃを半導体チップ６Ｂに圧着する。このような圧着工程によって、半導体チップ６Ｂの上部バンプ１０Ａと半導体チップ６Ｃの下部バンプ１０Ｂとを接続する。四段目以降の半導体チップ６Ｄを積層する場合には、同様な接続および積層工程を繰り返し実施する。このようにして、必要数の半導体チップ６を積層したチップ積層体７を作製する。

次に、配線基板２を用意する。配線基板２の具体的な構成は前述した通りである。図６（ｃ）に示すように、配線基板２のチップ搭載領域５に接着剤２３を塗布する。接着剤２３の塗布量は、チップ搭載領域内５における接着剤層８の面積がチップ面積未満となるように調整する。パターン形状の接着剤層８を適用する場合には、そのパターンに応じて接着剤２３を塗布する。液状の接着剤２３に代えて接着剤フィルム等を使用してもよい。予めパターン化された接着剤フィルムを使用することで、パターン形状の接着剤層８を容易に得ることができる。接着剤フィルムは配線基板２のチップ搭載領域５および半導体チップ６Ａの下面のいずれに添付してもよい。

次いで、図７（ａ）に示すように、配線基板２の第２の面２ｂ上に接着剤２３を介してチップ積層体７を配置する。接着剤２３をキュア処理に硬化させることによって、配線基板２とチップ積層体７の最下段に位置する半導体チップ６Ａとを、硬化後の接着剤層８で接着する。キュア処理は接着剤２３の硬化形態に応じて選択される。熱硬化性の接着剤２３を使用した場合、例えば加圧しながら加熱処理することで、接着剤２３を硬化させる。

接着剤層８は接着剤２３の塗布形状等に応じて、チップ搭載領域５内のチップ面積未満の領域に設けられる。接着剤層８の具体的な形成面積や形状は前述した通りである。接着剤層８は、例えば図２〜図５に示したようなパターンを有している。このような接着剤層８のチップ搭載領域５内における面積や形状（パターン）等に基づいて、チップ積層体７を接着剤層８で配線基板２に接着した後においても、半導体チップ６間の接続信頼性、すなわちバンプ電極１０による接続信頼性を良好に保つことができる。

次に、図７（ｂ）に示すように、チップ積層体７の隙間（隣接する半導体チップ６間の隙間）と、接着剤層８を部分的に設けることで配線基板２と半導体チップ６Ａとの間に生じた隙間に、アンダーフィル樹脂１３を一括して充填する。そして、アンダーフィル樹脂１３を硬化させることによって、半導体チップ６間の接続強度を高めると共に、配線基板２とチップ積層体７との接合信頼性を向上させる。この後、図７（ｃ）に示すように、金属ワイヤ１２の接続工程や封止樹脂層１４の形成工程を実施することによって、実施形態の積層型半導体装置１が作製される。

次に、第２の実施形態による積層型半導体装置１の製造工程について、図８を参照して説明する。まず、図８（ａ）に示すように、配線基板２のチップ搭載領域５に接着剤２３を塗布した後、配線基板２の第２の面２ｂ上に接着剤２３を介して一段目の半導体チップ６Ａを配置する。接着剤２３は第１の実施形態と同様に塗布量や塗布位置等が調整される。この段階では接着剤２３を硬化させていない。例えば、熱硬化型接着剤の場合には、乾燥処理等を施して半硬化状態（Ｂステージ）とする。これによって、半導体チップ６の接続工程を良好に実施することができる。

次いで、図８（ｂ）に示すように、一段目の半導体チップ６Ａ上に二段目の半導体チップ６Ｂを積層および接続する工程、さらに二段目の半導体チップ６Ｂ上に三段目の半導体チップ６Ｃを積層および接続する工程を実施する。具体的な接続工程は第１の実施形態と同様である。このようにして、配線基板２上に必要数の半導体チップ６を積層する。複数の半導体チップ６間はバンプ電極１０で電気的に接続されているため、この段階でチップ積層体７が作製される。ただし、接着剤２３は未硬化状態であるため、チップ積層体７は接着剤２３を介して配線基板２に仮接着されているだけである。

次に、図８（ｃ）に示すように、接着剤２３をキュア処理して硬化させることによって、配線基板２とチップ積層体７の最下段に位置する半導体チップ６Ａとを接着剤層８で接着する。キュア処理は第１の実施形態と同様に実施される。接着剤層８は接着剤２３の塗布形状等に応じて、チップ搭載領域５内のチップ面積未満の領域に設けられる。接着剤層８の具体的な形成面積や形状は前述した通りである。接着剤層８のチップ搭載領域５内における面積や形状（パターン）等に基づいて、チップ積層体７を接着剤層８で配線基板２に接着した後においても、半導体チップ６間の接続信頼性、すなわちバンプ電極１０による接続信頼性を良好に保つことができる。

この後、図８（ｄ）に示すように、チップ積層体７の隙間（隣接する半導体チップ６間の隙間）と、接着剤層８を部分的に設けることで配線基板２と半導体チップ６Ａとの間に生じた隙間に、アンダーフィル樹脂１３を一括して充填する。そして、アンダーフィル樹脂１３を硬化させることによって、半導体チップ６間の接続強度を高めると共に、配線基板２とチップ積層体７との接合信頼性を向上させる。そして、第１の実施形態と同様に、金属ワイヤ１２の接続工程や封止樹脂層１４の形成工程を実施することによって、実施形態の積層型半導体装置１が作製される。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同時に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…積層型半導体装置、２…配線基板、２ａ…第１の面、２ｂ…第２の面、３…外部接続端子、４…内部接続端子、５…チップ搭載領域、６…半導体チップ、６Ａ…最下段の半導体チップ、６Ｄ…最上段の半導体チップ、７…チップ積層体、８…接着剤層、９…貫通電極、１０…バンプ電極、１２…金属ワイヤ、１３…アンダーフィル樹脂、１４…封止樹脂層、２３…接着剤。

Claims (5)

1. 外部接続端子を備える第１の面と、内部接続端子とチップ搭載領域とを備える第２の面とを有する回路基材と、
   前記回路基材の前記第２の面上に配置され、積層された複数の半導体チップを有するチップ積層体であって、前記複数の半導体チップは、最下段に位置する半導体チップを除く前記半導体チップ内に設けられた貫通電極と、前記貫通電極間を接続するバンプ電極とを介して電気的に接続されている、チップ積層体と、
   前記回路基材の前記第２の面と前記最下段の半導体チップとを接着する接着剤層であって、前記チップ搭載領域内の前記半導体チップの面積未満の領域に設けられた接着剤層と、
   前記回路基材の前記内部接続端子と前記チップ積層体の最上段に位置する前記半導体チップとを電気的に接続する接続部材と、
   前記複数の半導体チップ間の隙間、および前記接着剤層を前記半導体チップの面積未満の領域に設けることで前記回路基材の前記第２の面と前記最下段の半導体チップとの間に生じた隙間に充填されたアンダーフィル樹脂と、
   前記チップ積層体を前記接続部材と共に封止するように、前記回路基材の前記第２の面上に形成された封止樹脂層とを具備し、
   前記接着剤層は、前記チップ搭載領域内に複数のドットまたはラインとして部分的に設けられており、かつ平面視したときに前記バンプ電極の配置領域と重ならないように配置されていることを特徴とする積層型半導体装置。
2. 接続端子とチップ搭載領域とを備える回路基材と、
   前記回路基材の前記チップ搭載領域上に配置され、積層された複数の半導体チップを有するチップ積層体であって、前記複数の半導体チップは、前記半導体チップ内に設けられた貫通電極と、前記貫通電極間を接続するバンプ電極とを介して電気的に接続されている、チップ積層体と、
   前記回路基材の前記チップ搭載領域と前記最下段の半導体チップとを接着する接着剤層であって、前記チップ搭載領域内の前記半導体チップの面積未満の領域に設けられた接着剤層と、
   前記回路基材の前記接続端子と前記チップ積層体の最上段に位置する前記半導体チップとを電気的に接続する接続部材と、
   前記複数の半導体チップ間の隙間、および前記接着剤層を前記半導体チップの面積未満の領域に設けることで前記回路基材の前記チップ搭載領域と前記最下段の半導体チップとの間に生じた隙間に充填されたアンダーフィル樹脂と、
   前記チップ積層体を前記接続部材と共に封止する封止樹脂層と
   を具備することを特徴とする積層型半導体装置。
3. 請求項２記載の積層型半導体装置において、
   前記接着剤層は、前記チップ搭載領域内に複数のドットまたはラインとして部分的に設けられていることを特徴とする積層型半導体装置。
4. 請求項２または請求項３記載の積層型半導体装置において、
   前記接着剤層は、平面視したときに前記バンプ電極の配置領域と重ならないように配置されていることを特徴とする積層型半導体装置。
5. 請求項２ないし請求項４のいずれか１項記載の積層型半導体装置において、
   前記最下段の半導体チップは、前記貫通電極を有していないことを特徴とする積層型半導体装置。

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