JP2008192815A - 積層型半導体装置 - Google Patents

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Abstract

【課題】積層する半導体素子間の接続にフリップチップ接続を適用するにあたって、素子間の隙間への樹脂の充填性を高めることによって、接続信頼性や製造歩留りを高める。
【解決手段】積層型半導体装置は、配線基板上に搭載された第１の半導体素子５と、第１の半導体素子５上に積層された第２の半導体素子９とを具備する。半導体素子５、９間はバンプ電極を熱圧着したバンプ接続体１０で接続されている。第１の半導体素子５と第２の半導体素子９との隙間Ｓには樹脂１１が充填され、かつそれらの対向面５ａ、９ａの少なくとも一方から他方に向けて突出させると共に、隙間Ｓの高さ方向の一部を占有する突起１６が、バンプ接続体１０を有する接続領域１４より外側の領域に配置されている。
【選択図】図３

Description

本発明は複数の半導体素子を積層した積層型半導体装置に関する。
半導体装置の小型化や高機能化等を実現するために、１つのパッケージ内に複数の半導体素子を積層して封止したパッケージ構造（ＣＯＣ（Ｃｈｉｐ ｏｎ Ｃｈｉｐ）構造）が実用化されている。ＣＯＣパッケージはメモリ素子とプロセッサ素子とを積層した構造にも応用されており、ＳＩＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）型の半導体装置として実用化が進められている。ＣＯＣパッケージでＳＩＰを構成する場合、上下の半導体素子間の接続にはフリップチップ接続の適用が検討されている（特許文献１参照）。
ＣＯＣパッケージの素子間接続にフリップチップ接続を適用する場合には、まず外部接続端子等を有する配線基板上に第１の半導体素子（下段側半導体素子）を搭載する。次いで、第２の半導体素子（上段側半導体素子）を第１の半導体素子に対してフリップチップ接続する。すなわち、第１の半導体素子の上面に設けられたバンプ電極と第２の半導体素子の下面に設けられたバンプ電極とを接続することによって、素子間を電気的および機械的に接続する。さらに、上下の半導体素子間の隙間には、接続信頼性等を高めるためにアンダーフィル樹脂が充填される。
フリップチップ接続を適用した場合のバンプ電極による接続体の高さ、すなわち上下の半導体素子間の隙間は一般的に４０μｍ以下程度であり、１５〜３０μｍ程度であることが多い。このような隙間に液状のアンダーフィル樹脂を充填する場合、バンプ電極の有無によりアンダーフィル樹脂の充填速度に差が生じることによって、ボイドが発生しやすいという問題がある。すなわち、バンプ電極は第２の半導体素子の形状に対応する隙間領域の内側に設定された設定された接続領域に形成される。従って、隙間領域内の接続領域より外側の領域には樹脂流動時の抵抗となるものが存在しない。
このような隙間に液状のアンダーフィル樹脂を充填すると、バンプ電極が存在する部分（接続領域内）とバンプ電極が存在しない部分（接続領域より外側の領域）との間で樹脂の充填速度に差が生じる。バンプ電極が存在しない部分では、樹脂流動時の抵抗となるものが存在しないために充填速度が速くなる。このため、バンプ電極が存在する接続領域の外側からの樹脂の回り込みが早くなり、遅延して樹脂が流れる接続領域を巻き込む形となる。その結果、接続領域に巻き込みボイドが発生しやすくなる。
アンダーフィル樹脂に生じたボイドは樹脂剥離の起点となったり、またボイド内のバンプ電極は溶融してショートしやすいことから、素子間接続にフリップチップ接続を適用したＣＯＣパッケージ（積層型半導体装置）の信頼性や製造歩留り等を低下させる要因となっている。さらに、アンダーフィル樹脂の充填速度差に基づいて、隙間の外側へのアンダーフィル樹脂のはみ出し量が多くなりやすい。第１の半導体素子と配線基板との接続にワイヤボンディングを適用した場合、はみ出し量が多いとアンダーフィル樹脂がボンディングパッド上まで広がり、ボンディング不良が発生するおそれもある。
なお、特許文献１には積層する半導体素子のバンプ電極の周囲に補強用バンプを設けることが記載されている。補強用バンプは上下の半導体素子の対向面にそれぞれ設けられており、これらはバンプ電極同士の当接と同時に当接される。ここでは半導体素子間に配置される樹脂を、予め上段側半導体素子の電極形成面に供給しており、余剰の樹脂を樹脂流動通路で外部に排出している。特許文献１ではバンプ接続後にアンダーフィル樹脂を充填しておらず、アンダーフィル樹脂の充填速度差については何等考慮されていない。
特開２００６−０２４７５２号公報
本発明の目的は、積層する半導体素子間の接続にフリップチップ接続を適用するにあたって、素子間の隙間への樹脂の充填性を高めることによって、接続信頼性や製造歩留り等の向上を図った積層型半導体装置を提供することにある。
本発明の態様に係る積層型半導体装置は、素子搭載部と接続部とを有する配線基板と、前記接続部と電気的に接続された電極部と、素子積層領域と、前記素子積層領域の内側に設定された第１の接続領域とを有し、前記配線基板の素子搭載部に搭載された第１の半導体素子と、前記第１の半導体素子の素子積層領域上に積層され、かつ前記第１の接続領域と対応するように前記第１の半導体素子と対向する面に設定された第２の接続領域を有する第２の半導体素子と、前記第１の接続領域および前記第２の接続領域の少なくとも一方に設けられたバンプ電極を有し、前記第１の半導体素子と前記第２の半導体素子とを接続するバンプ接続部と、前記第１の半導体素子と前記第２の半導体素子との対向面の少なくとも一方から他方に向けて突出させると共に、前記第１の半導体素子と前記第２の半導体素子との間の隙間の高さ方向の一部を少なくとも占有するように設けられ、前記第１および第２の接続領域より外側の領域に配置された突起を有する空隙調整部と、前記第１の半導体素子と前記第２の半導体素子との間の隙間に充填された樹脂とを具備することを特徴としている。
本発明の態様に係る積層型半導体装置によれば、第１の半導体素子と第２の半導体素子との隙間に樹脂を充填する際の充填速度差が空隙調整部により緩和される。このため、樹脂の充填性を高めてボイドの発生を抑制することができる。従って、信頼性や製造歩留り等の向上を図った積層型半導体装置を提供することが可能となる。
以下、本発明を実施するための形態について、図面を参照して説明する。図１、図２および図３は本発明の第１の実施形態によるＣＯＣパッケージ構造の積層型半導体装置の構成を示している。これらの図に示す積層型半導体装置１は、素子搭載用の配線基板２を有している。配線基板２は半導体素子の搭載部と回路部とを有するものであればよく、絶縁基板や半導体基板等の表面や内部に配線網を形成した配線基板２が用いられる。配線基板２を構成する基板には、樹脂基板、セラミックス基板、ガラス基板等の絶縁基板、あるいは半導体基板等、各種の材料からなる基板を適用することができる。
例えば、多層プリント配線板（多層銅張積層板）等からなる配線基板（インターポーザ）２の下面側には、半田バンプ等の外部接続端子３が設けられている。配線基板２の上面側には素子搭載部が設けられている。配線基板２の素子搭載部の周囲には、外部接続端子３と配線網（図示せず）を介して電気的に接続された接続パッド４が設けられている。接続パッド４は接続部として機能し、かつワイヤボンディング部となるものである。
配線基板２の素子搭載部には、第１の半導体素子５がダイアタッチ材等の接着剤層６を介して接着されている。第１の半導体素子５の上面の外周側には電極パッド７が設けられている。電極パッド７はボンディングワイヤ８を介して配線基板２の接続パッド４と電気的に接続されている。第１の半導体素子５上には第２の半導体素子９が積層され、これら半導体素子５、９間の接続にはフリップチップ接続が適用される。半導体素子５、６は特に限定されるものではないが、例えば第１および第２の半導体素子５、９の一方がメモリ素子で他方がプロセッサ素子（論理ＬＳＩ）等の組合せが例示される。
第１および第２の半導体素子５、９の対向面には、それぞれバンプ電極が設けられている。これらバンプ電極同士を接続してバンプ接続体１０を形成することによって、第１の半導体素子５と第２の半導体素子９とが接続されている。バンプ接続体１０を形成するバンプ電極は第１および第２の半導体素子５、９の少なくとも一方に形成されていればよいが、両方に形成することが一般的である。第１および第２の半導体素子５、９の両方の対向面にバンプ電極を形成する場合、半田／半田、Ａｕ／半田、半田／Ａｕ等の組合せが適用される。このようなバンプ電極はバンプ接続部を構成するものである。
第１の半導体素子５と第２の半導体素子９との間の隙間には、アンダーフィル剤として樹脂１１が充填されている。アンダーフィル樹脂１１には、例えばエポキシ樹脂、アクリル樹脂、シリコーン樹脂、ポリイミド樹脂等が用いられ、例えばシリカ粉末等のフィラーを含むエポキシ樹脂が一般的である。配線基板２上に積層、配置された第１および第２の半導体素子５、９は、例えばエポキシ樹脂のような封止樹脂１２でボンディングワイヤ８等と共に封止されており、これらによって積層型半導体装置１が構成されている。
上述した積層型半導体装置１の構成並びに製造工程の詳細について、図２および図３を参照して説明する。図２は積層型半導体装置１の第１の半導体素子５と第２の半導体素子９との積層部分を拡大して示す平面図、図３は図２のＡ−Ａ線に沿った断面図である。配線基板２上に搭載される第１の半導体素子５の上面（第２の半導体素子９と対向する面）５ａには、第２の半導体素子９の形状に対応する素子積層領域１３が設定されており、この素子積層領域１３上に第２の半導体素子９が積層されている。
第１の半導体素子５の素子積層領域１３の内側には、第１の接続領域１４Ａが設定されている。第１の接続領域１４Ａ内には、バンプ接続体１０を形成する一方のバンプ電極（第１のバンプ電極）が形成されている。一方、第１の半導体素子５上に積層される第２の半導体素子９の下面（第１の半導体素子５と対向する面）９ａには、第１の接続領域１４Ａに対応する部分に第２の接続領域１４Ｂが設定されている。第２の接続領域１４Ｂ内には、バンプ接続体１０を形成する他方のバンプ電極（第２のバンプ電極）が形成されている。これらバンプ電極は熱圧着やリフロー等により接続される。
第１の半導体素子５のバンプ電極と第２の半導体素子９のバンプ電極とを接続した後、これら半導体素子５、９間の隙間Ｓに液状のアンダーフィル樹脂１１を充填する。隙間Ｓの間隔（バンプ接続体１０の高さ）は例えば４０μｍ以下とされており、１５〜３０μｍの範囲であることが一般的である。アンダーフィル樹脂１１の充填は、まず第１の半導体素子５の上面５ａの第２の半導体素子９の一辺に沿った部分に液状樹脂を塗布する。図２において、符号１１ａは液状樹脂の当初の辺状（長尺状）の塗布部を示している。第１の半導体素子５に塗布された液状樹脂１１ａは毛管現象で隙間Ｓ内を流動して充填される。これを熱キュアして熱硬化させることによって、アンダーフィル樹脂１１が形成される。
この際、バンプ接続体１０を有する接続領域１４は、第１の半導体素子５の素子積層領域１３と第２の半導体素子９との隙間Ｓに対して部分的に設けられている。従って、このままの状態で液状樹脂１１ａを塗布すると、バンプ接続体１０を有する接続領域１４とその外側の領域（隙間Ｓ内の接続領域１４より外側の非接続領域１５）との間で液状樹脂１１ａの充填速度に差が生じ、その結果としてアンダーフィル樹脂１１にボイド（巻き込みボイド等）が発生しやすくなる。そこで、この実施形態では少なくとも隙間Ｓ内における接続領域１４より外側の非接続領域１５に空隙調整用の突起１６を複数設けている。
第１の半導体素子５の上面５ａには、第１の接続領域１４Ａより外側に複数の突起（第１の突起）１６Ａが設けられている。第１の突起１６Ａは、素子積層領域１３内の第１の接続領域１４Ａより外側の非接続領域１５から、素子積層領域１３よりさらに外側の外周領域１７にかけて形成されている。第２の半導体素子９の下面９ａにも、第２の接続領域１４Ｂより外側の非接続領域１５に複数の突起（第２の突起）１６Ｂが設けられている。突起１６は第１および第２の半導体素子５、９の対向面５ａ、９ａの一方から他方に向けて突出させると共に、隙間Ｓの高さ方向の一部を占有するように設けられている。これら複数の突起１６は空隙調整部を構成するものである。
このように、隙間Ｓ内の非接続領域１５に配置された突起１６は、液状樹脂１１ａの流動時に抵抗として作用する。従って、バンプ接続体１０を有する接続領域１４とその外側の非接続領域１５との間の流動抵抗の差が小さくなり、隙間Ｓの面内方向における液状樹脂１１ａの流動速度（充填速度）が均一化される方向になる。その結果として、液状樹脂１１ａの流動速度差に基づく巻き込みボイド等の発生を低減することができる。アンダーフィル樹脂１１内のボイド発生を抑制することによって、第１の半導体素子５と第２の半導体素子９との接続信頼性、ひいては積層型半導体装置１の信頼性を向上させることが可能となる。また、ボイド発生に起因する製造歩留りの低下も抑制することができる。
さらに、突起１６で液状樹脂１１ａの流動速度差が抑えられことに加えて、液状樹脂１１ａが突起１６と接触することで、アンダーフィル樹脂１１の隙間Ｓからのはみ出し量を低減することができる。アンダーフィル樹脂１１のはみ出し量に関しては、素子積層領域１３より外側の外周領域１７にも突起１６を配置することで、より一層はみ出し量を低減することができる。すなわち、外周領域１７に配置された突起１６は液状樹脂１１ａに対してダムとして機能するため、アンダーフィル樹脂１１のはみ出し量がより一層低減される。これによって、例えば電極パッド７や接続パッド４上まで液状樹脂１１ａが広がることに起因するボンディング不良の発生等を抑制することが可能となる。
液状樹脂１１ａの流動速度差の低減は、アンダーフィル樹脂１１の特性の均一化等に対しても有効に作用する。すなわち、流動速度が小さい部分では液状樹脂１１ａ自体に加えて、液状樹脂１１ａに添加したシリカ粉末等のフィラーも流れにくくなる。このため、アンダーフィル樹脂１１にフィラー含有量が設定量より少ない部分が発生する。シリカ粉末等のフィラーはアンダーフィル樹脂１１の熱膨張係数等を半導体素子５、９に近づけて、熱サイクル等による剥離を抑制するものである。従って、部分的にフィラー含有量が少ないとその部分から剥離等が生じやすくなる。
このような点に対して、突起１６で液状樹脂１１ａの流動速度差を低減することによって、液状樹脂１１ａ自体の流れに加えて、液状樹脂１１ａに添加されたシリカ粉末等のフィラーも流れも均一化される方向に働く。従って、アンダーフィル樹脂１１内のフィラー含有量が均一化され、アンダーフィル樹脂１１の本来の特性を良好に発揮させることができる。これによって、例えば熱サイクルの付加によるアンダーフィル樹脂１１の剥離、それに伴うバンプ接続部の接続不良等の発生を抑制することが可能となる。
空隙調整部を構成する突起１６は、例えばバンプ電極の形成と同時に電極材料（半田やＡｕ等の金属材料）で形成することができる。また、バンプ電極の形成工程とは別に、樹脂やリソグラフィ工程等で形成してもよい。突起１６の形状は図３等に示すようにバンプ電極と同形状であってもよいし、また図４および図５に示すような土手形状を有していてもよい。さらに、突起１６は第１および第２の半導体素子５、９の対向面５ａ、９ａの少なくとも一方に設けられていればよい。
図２および図３では第１および第２の半導体素子５、９の対向面５ａ、９ａの両方に突起１６を設けた構造を示したが、例えば図６ないし図９に示すように、第１の半導体素子５の第２の半導体素子９と対向する面（上面）９ａのみに突起１６を配置してもよい。図６および図７に示すように、第１の半導体素子５の上面５ａのみに突起１６を設けた場合、デザインや製造工程をあまり変更することなく、非接続領域１５と外周領域１７の両方に突起１６を配置することができる。従って、製造コストの増加等を抑制した上で、ボイドの抑制効果と樹脂はみ出し量の低減効果を有効に得ることが可能となる。
第１の半導体素子５の第２の半導体素子９と対向する面（上面）９ａに突起１６を配置する場合、図８および図９に示すように、非接続領域１５のみに突起１６を配置してもよい。この場合にも、上述したようにボイドの抑制効果と樹脂はみ出し量の低減効果を得ることができる。さらに、アンダーフィル樹脂１１の特性の均一化効果等についても同様である。このように、突起１６は少なくとも非接続領域１５に配置されていればよい。第２の半導体素子９の下面９ａのみに突起１６を配置してもよいが、この場合には当然ながら第２の半導体素子９の外側まで突起１６を配置することはできない。
突起１６は上述したように隙間Ｓの高さ方向の一部を占有するように設けられている。すなわち、突起１６は隙間Ｓの間隔より低い高さを有し、かつ第１の突起１６Ａと第２の突起１６Ｂとが当接することがないように配置されている。突起１６Ａ、１６Ｂ同士が当接して接続されてしまうと、液状樹脂１１ａを隙間Ｓ内に充填した際に、バンプ接続体１０を有する接続領域１４からのエアーの抜けが悪くなり、これがボイドの発生原因となるおそれがある。このため、この実施形態では隙間Ｓの間隔より高さが低く、かつ隙間Ｓ内で接続されることがない突起１６を適用している。
突起１６の具体的な高さは、突起１６の形成位置や形成密度等にもよるが、隙間Ｓの間隔の５０％以上７５％以下の範囲であることが好ましい。突起１６の高さが隙間Ｓの間隔の５０％未満であると、液状樹脂１１ａに対する流動抵抗として機能が不十分となり、粒度速度差を均一化する効果が低下する。一方、突起１６の高さが隙間Ｓの間隔の７５％を超えると、隙間Ｓに対する占有率が高くなりすぎて、上述したエアーの抜け性の低下によるボイドが発生しやすくなる。
次に、本発明の第２の実施形態による積層型半導体装置について、図１０ないし図１３を参照して説明する。図１０は第２の実施形態による積層型半導体装置の第１の半導体素子５と第２の半導体素子９との積層部分を拡大して示す平面図、図１１は図１０のＡ−Ａ線に沿った断面図である。なお、前述した第１の実施形態と同一部分には同一符号を付し、その説明を一部省略する。また、積層型半導体装置の全体構成は第１の実施形態と同様であり、図１の積層型半導体装置１に示した通りである。
図１０および図１１に示す積層型半導体装置において、第２の半導体素子９の下面９ａには液状樹脂１１ａの流動抵抗として作用する突起１６Ｂが形成されている。突起１６Ｂは液状樹脂１１ａの塗布辺となる第２の半導体素子９の一辺に沿った部分の形成体積が第２の半導体素子９の他の辺に沿った部分の形成体積より少なくなるように配置されている。ここで、同一体積の突起１６Ｂを適用する場合には、突起１６Ｂの形成密度に基づいて形成体積を調整する。また、突起１６Ｂの各体積で形成体積を調整してもよい。
このような突起１６Ｂの配置を適用することによって、第２の半導体素子９の中央付近に設けられているバンプ接続体１０の周囲に液状樹脂１１ａをより早く到達させることができる。さらに、液状樹脂１１ａの塗布辺となる第２の半導体素子９の一辺に沿った部分は、突起１６Ｂの未形成領域を有することが好ましい。これによって、液状樹脂１１ａの充填速度をより均一化方向にすることができる。この際、液状樹脂１１ａの塗布長さａに対する突起１６Ｂの未形成領域の長さｂの比（ｂ／ａ）を０．５以上とすることが好ましい。なお、ｂ／ａ比が１を超えると突起１６Ｂによる本来の流動抵抗の増加効果が低減するため、ｂ／ａ比は０．５〜１の範囲とすることが好ましい。
上述したように、突起１６Ｂの配置（形成密度）を調整することによって、バンプ接続体１０の周囲に発生するボイドをより有効に抑制することが可能となる。図１０および図１１では突起１６Ｂを第２の半導体素子９の下面９ａに設けているが、図８および図９に示すように第１の半導体素子５の上面５ａに設ける突起１６Ａでも同様な配置を適用することができる。図８および図９において、突起１６Ａは液状樹脂１１ａの塗布辺に沿った部分の形成体積が他の辺に沿った部分の形成体積より少なくなるように配置されており、さらに塗布辺に沿って未形成領域を有している。
さらに、図１２および図１３に示すように、第２の半導体素子９の面内に接続領域１４Ｂが複数設定されていると共に、これら接続領域１４Ｂ間にバンプ接続体１０を有しない領域１８が存在している場合には、各接続領域１４Ｂに対応させて突起１６Ｂの未形成領域を設けることが好ましい。さらに、液状樹脂１１ａも各接続領域１４Ｂに対応させて分割して塗布することが好ましい。この場合、液状樹脂１１ａの塗布長さａは各部の合計長さ、突起１６Ｂの未形成領域の長さｂも各領域の合計長さとなり、それらの比を０．５〜１の範囲とすることが好ましい。バンプ接続体１０を有しない領域１８には突起１６Ａを配置してもよい。突起１６は素子中央付近の非接続領域にも配置することができる。
次に、空隙調整部としての突起を適用した他の半導体装置について、図１４および図１５を参照して説明する。図１４および図１５に示す半導体装置２０は、外部接続端子２１を有する配線基板２２上にフリップチップ接続された半導体素子２３を具備している。配線基板２２と半導体素子２３とはバンプ接続体２４を介して接続されており、さらにそれらの隙間にはアンダーフィル樹脂２５が充填されている。この場合の接続高さ（隙間）は一般的に１００μｍ程度以下であり、４０〜７０μｍの範囲であることが多い。
近年、半導体装置の高密度化、高機能化、高速化等を図るために、機械的に脆弱な層（低誘電率絶縁膜（Ｌｏｗ−ｋ膜）等）を有する半導体素子２３が実用化されている。脆弱な層は半導体装置にかかる応力によって、同層のチップコーナ側が破壊の起点となることが知られている。そこで、破壊の進展を防ぐために、レーザダイシング等で幅１０〜５０μｍ、深さ５〜２５μｍ程度の溝２６を設けることがある。
上述したような半導体素子２３を適用した半導体装置２０においては、配線基板２２の溝２６に対向する位置に突起２７を配置し、樹脂２５の流動抵抗が低い溝部周辺の流動抵抗を上げることによって、樹脂２５の充填速度差を低減することが有効である。このように、空隙調整部を構成する突起２７は配線基板２２と半導体素子２３との隙間にアンダーフィル樹脂２５を充填する場合にも有効に機能する場合がある。この場合の突起２７も前述した各実施形態の突起１６と同様な構成を有することが好ましい。
なお、本発明は上記した各実施形態に限定されるものではなく、複数の半導体素子間をフリップチップ接続する各種の積層型半導体装置に適用することができる。また、半導体素子の積層数も２個に限られるものではなく、３個もくしはそれ以上であってもよい。そのような積層型半導体装置についても、本発明に含まれるものである。さらに、本発明の実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、この拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
本発明の第１の実施形態による積層型半導体装置の断面図である。 図１に示す積層型半導体装置の第１の半導体素子と第２の半導体素子との積層部分を拡大して示す平面図である。 図２のＡ−Ａ線に沿った断面図である。 図２に示す積層型半導体装置の変形例を示す平面図である。 図４のＡ−Ａ線に沿った断面図である。 図２に示す積層型半導体装置の他の変形例を示す平面図である。 図６のＡ−Ａ線に沿った断面図である。 図２に示す積層型半導体装置のさらに他の変形例を示す平面図である。 図８のＡ−Ａ線に沿った断面図である。 本発明の第２の実施形態による積層型半導体装置の第１の半導体素子と第２の半導体素子との積層部分を拡大して示す平面図である。 図１０のＡ−Ａ線に沿った断面図である。 図１０に示す積層型半導体装置の変形例を示す平面図である。 図１２のＡ−Ａ線に沿った断面図である。 空隙調整部を適用した他の半導体装置の構成を示す平面図である。 図１４のＡ−Ａ線に沿った断面図である。
符号の説明
１…積層型半導体装置、２…配線基板、５…第１の半導体素子、５ａ…上面（第１の半導体素子の第２の半導体素子と対向する面）、９…第２の半導体素子、９ａ…下面（第２の半導体素子の第１の半導体素子と対向する面）、１０…バンプ接続体、１１…アンダーフィル樹脂、１１ａ…液状樹脂の塗布部、１３…素子積層領域、１４Ａ…第１の接続領域、１４Ｂ…第２の接続領域、１５，１８…非接続領域、１６Ａ，１６Ｂ…突起、１７…外周領域。

Claims (5)

  1. 素子搭載部と接続部とを有する配線基板と、
    前記接続部と電気的に接続された電極部と、素子積層領域と、前記素子積層領域の内側に設定された第１の接続領域とを有し、前記配線基板の素子搭載部に搭載された第１の半導体素子と、
    前記第１の半導体素子の素子積層領域上に積層され、かつ前記第１の接続領域と対応するように前記第１の半導体素子と対向する面に設定された第２の接続領域を有する第２の半導体素子と、
    前記第１の接続領域および前記第２の接続領域の少なくとも一方に設けられたバンプ電極を有し、前記第１の半導体素子と前記第２の半導体素子とを接続するバンプ接続部と、
    前記第１の半導体素子と前記第２の半導体素子との対向面の少なくとも一方から他方に向けて突出させると共に、前記第１の半導体素子と前記第２の半導体素子との間の隙間の高さ方向の一部を少なくとも占有するように設けられ、前記第１および第２の接続領域より外側の領域に配置された突起を有する空隙調整部と、
    前記第１の半導体素子と前記第２の半導体素子との間の隙間に充填された樹脂と
    を具備することを特徴とする積層型半導体装置。
  2. 請求項１記載の積層型半導体装置において、
    前記突起は前記隙間の間隔の５０％以上７５％以下の範囲の高さを有することを特徴とする積層型半導体装置。
  3. 請求項１または請求項２記載の積層型半導体装置において、
    前記隙間の間隔は４０μｍ以下であることを特徴とする積層型半導体装置。
  4. 請求項１ないし請求項３のいずれか１項記載の積層型半導体装置において、
    前記突起は前記第１の半導体素子の前記第２の半導体素子と対向する面に設けられており、かつ前記素子搭載領域内の前記第１の接続領域を除く領域と前記素子搭載領域より外側の領域とに配置されていることを特徴とする積層型半導体装置。
  5. 請求項１ないし請求項４のいずれか１項記載の積層型半導体装置において、
    前記突起は前記樹脂の注入辺となる前記第２の半導体素子の一辺に沿った部分の形成体積が前記第２の半導体素子の他の辺に沿った部分の形成体積より少なくなるように配置されていることを特徴とする積層型半導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014063888A (ja) * 2012-09-21 2014-04-10 Sony Corp 半導体装置及び半導体装置の製造方法
US8710654B2 (en) 2011-05-26 2014-04-29 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US8773583B2 (en) 2010-05-14 2014-07-08 Sony Corporation Semiconductor device, method for manufacturing the same, and electronic device
JP2018056234A (ja) * 2016-09-27 2018-04-05 キヤノン株式会社 プリント回路板、電子機器及びプリント回路板の製造方法
DE102016110640B4 (de) 2015-06-09 2024-01-11 Infineon Technologies Ag Halbleiterbauelement mit einer Struktur zum Steuern eines Unterfüllmaterialflusses und Verfahren zu seiner Herstellung

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8773583B2 (en) 2010-05-14 2014-07-08 Sony Corporation Semiconductor device, method for manufacturing the same, and electronic device
US8710654B2 (en) 2011-05-26 2014-04-29 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US9224713B2 (en) 2011-05-26 2015-12-29 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
JP2014063888A (ja) * 2012-09-21 2014-04-10 Sony Corp 半導体装置及び半導体装置の製造方法
DE102016110640B4 (de) 2015-06-09 2024-01-11 Infineon Technologies Ag Halbleiterbauelement mit einer Struktur zum Steuern eines Unterfüllmaterialflusses und Verfahren zu seiner Herstellung
JP2018056234A (ja) * 2016-09-27 2018-04-05 キヤノン株式会社 プリント回路板、電子機器及びプリント回路板の製造方法

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