JP2008288489A - チップ内蔵基板の製造方法 - Google Patents

チップ内蔵基板の製造方法 Download PDF

Info

Publication number
JP2008288489A
JP2008288489A JP2007133947A JP2007133947A JP2008288489A JP 2008288489 A JP2008288489 A JP 2008288489A JP 2007133947 A JP2007133947 A JP 2007133947A JP 2007133947 A JP2007133947 A JP 2007133947A JP 2008288489 A JP2008288489 A JP 2008288489A
Authority
JP
Japan
Prior art keywords
substrate
chip
wire
electrode
chip component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007133947A
Other languages
English (en)
Other versions
JP2008288489A5 (ja
JP4864810B2 (ja
Inventor
Toshio Kobayashi
敏男 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2007133947A priority Critical patent/JP4864810B2/ja
Priority to US12/123,744 priority patent/US7807510B2/en
Publication of JP2008288489A publication Critical patent/JP2008288489A/ja
Publication of JP2008288489A5 publication Critical patent/JP2008288489A5/ja
Application granted granted Critical
Publication of JP4864810B2 publication Critical patent/JP4864810B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/144—Stacked arrangements of planar printed circuit boards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10234—Metallic balls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10977—Encapsulated connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1305—Moulding and encapsulation
    • H05K2203/1322—Encapsulation comprising more than one layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

【課題】本発明は一対の基板間にチップが内蔵されたチップ内蔵基板を製造するチップ内臓基板の製造方法に関し、チップ部品を第１の基板にワイヤ接続しても高い信頼性を維持することを課題とする。
【解決手段】第１の基板１０にチップ部品１３をワイヤ１４で接続する工程と、第２の基板２０に電極２１を設ける工程と、第１の基板１０のバンプ接続用パッド１２の配列に対応して形成された突出部３１及びチップ部品１３の搭載領域に対応して形成されたキャビティ３２とを有する金型３０を第１の基板１０に装着してチップ部品１３及びワイヤ１４を封止する第１の封止樹脂３４形成する工程と、電極２１とバンプ接続用パッド１２をはんだ接合して第１の基板１０と第２の基板２０とを接合する工程と、第１の基板１０と第２の基板２０との離間部分に第２の封止樹脂４０を充填する工程とを有する。
【選択図】図１

Description

本発明はチップ内蔵基板の製造方法に係り、特に一対の配線基板間にチップが内蔵されたチップ内蔵基板を製造するチップ内臓基板の製造方法に関する。
現在、半導体チップなどの半導体装置を用いた電子機器の高性能化が進められており、基板へ半導体チップを実装する場合の高密度化や、また半導体チップを搭載した基板の小型化、省スペース化などが求められている。
このため、半導体チップが埋め込まれた基板、いわゆるチップ内蔵型の配線基板（以下、チップ内蔵基板という）が提案されており、半導体チップを基板に内蔵するための様々な構造が提案されている。
このチップ内蔵基板の一例として、例えば特許文献１に開示されたものがある。この特許文献１に開示されたチップ内蔵基板は、第１の実装基板と第２の実装基板との間にスペーサとして機能するバンプが設けられており、このバンプにより離間された一対の基板の間にチップが実装された構成とされている。また、一対の実装基板の間に封止樹脂が配設されることにより、チップを保護する構成とされている。
また、特許文献１に開示されたチップ内蔵基板の製造方法としては、先ず第１実装基板上に半導体チップをフリップチップ実装し、続いてスペーサとして機能するバンプを第１実装基板にはんだ付けする。次に、第１実装基板上に、少なくともバンプの頂点近傍部分が露出し、かつチップを封止するように封止樹脂を形成する。
この封止樹脂が形成されると、その上部に第２の実装基板を前記バンプと電気的に接続するように積層させる。この上記の各処理を実施することにより、特許文献１に開示されたチップ内蔵基板は製造されていた。
特開２００３−３４７７２２号公報
上記の特許文献１に開示されたチップ内蔵基板は、チップを第１の実装基板にフリップチップ実装する方法を用いていた。しかしながら、比較的端子数が少ないチップの場合には、ワイヤボンディング法を用いた方がフリップチップ実装法に比べて安価で組み立て性が良好となる場合がある。
一方、特許文献１に開示されたチップ内蔵基板の製造方法では、チップ実装後にバンプを第１の実装基板に配設するが、そのときにはんだ付け処理を行う。この際、特許文献１には特に記載がないが、通常のはんだ付け処理では第１の実装基板のバンプのはんだ付け位置にはんだフラックスを塗布し、濡れ性の向上をはかることによりはんだ接合の信頼性の向上を図ることが行われる。
このはんだフラックスははんだ付け後に残渣として残った場合、腐食の原因となるため洗浄処理が行われる。この洗浄処理は、フラックス除去を確実に行うため、洗浄液は比較的速い流速ではんだ接合位置に噴射される。
しかしながら、前記のようにチップ内蔵基板は小型化及び省スペース化が図られており、バンプの配設位置の近傍にチップが搭載される場合がある。この際、チップが第１の実装基板にワイヤボンディング法を用いて接続されていると、洗浄液がワイヤにも噴射されるおそれがあり、この場合にはワイヤが破損したり、またワイヤが変形して隣接するワイヤ間で短絡が発生したりするという問題点があった。
本発明は上記の点に鑑みてなされたものであり、チップ部品を第１の基板にワイヤ接続しても高い信頼性を維持できるチップ内蔵基板の製造方法を提供することを目的とする。
上記の課題は、本発明の第１の観点からは、
接続用パッドが形成された第１の基板に、チップ部品をワイヤボンディング接続する工程と、
第２の基板に基板表面から突出する電極を設ける工程と、
前記接続用パッドの配列と対応して形成された突出部と、前記チップ部品の搭載領域に対応して形成されたキャビティとを有する金型を前記第１の基板に装着し、前記突出部を前記接続用パッド表面に当接させると共に該キャビティに第１の樹脂を充填して前記チップ部品及びワイヤを樹脂封止する工程と、
前記接続用パッドと前記電極を接合し、樹脂封止された前記チップ部品が内蔵されるよう前記第１の基板と前記第２の基板を接合する工程と、
前記第１の基板と前記第２の基板との離間部分に第２の樹脂を充填する工程と
を有することを特徴とするチップ内蔵基板の製造方法により解決することができる。
また、上記発明において、前記電極を銅よりなる金属コアにはんだ膜が被膜された構成としてもよい。
また、上記発明において、前記接続用パッドを、隣接する前記チップ部品が樹脂封止される封止領域の間の位置に設けてもよい。
本発明によれば、接続用パッドと電極とをはんだ接合する前に、第１の基板にワイヤ接続されたチップ部品及びワイヤは金型を用いて第１の樹脂に封止されるため、接続用パッドと電極とのはんだ接合後にフラックス洗浄を行っても、フラックス洗浄時にワイヤの破損や短絡が発生することはなく、よってチップ内蔵基板の信頼性を高めることができる。
次に、本発明を実施するための最良の形態について図面と共に説明する。
図１及び図２は、本発明の一実施例であるチップ内蔵基板の製造方法を製造手順に沿って説明するための図である。特に、図２（Ｂ）は本実施例の製造方法により製造されたチップ内蔵基板１を示しているが、説明の便宜上、チップ内蔵基板の製造方法の説明に先立ち、この図２（Ｂ）を用いてチップ内蔵基板１３の構成について説明する。
チップ内蔵基板１は、大略すると第１の基板１０，第２の基板２０，チップ状の電子部品１３（以下、チップ部品という），電極２１，第１の封止樹脂３４，及び第２の封止樹脂４０等により構成されている。第１の基板１０は配線パターンが形成された配線基板であり、その上面１０ａにチップ部品１３が複数個搭載されている。本実施例では、チップ部品１３は、第１の基板１０に形成されたワイヤ接続用パッド１１にＡｕワイヤ等のワイヤボンディングに使用されるワイヤ１４を用いて接続されている。
また、第２の基板２０も配線パターンが形成された配線基板であり、この配線パターンと接続した電極２１を有している。この電極２１は、第１の基板１０に形成されたバンプ接続用パッド１２とはんだ接合される。この電極２１は第１の基板１０と第２の基板２０を電気的に接続すると共に、第１の基板１０と第２の基板２０を所定の距離だけ離間させるスペーサとして機能する。また、電極２１の高さは、各ワイヤ１４のワイヤループの高さよりも若干大きく設定されている。
第１の封止樹脂３４は、第１の基板１０上にチップ部品１３及びワイヤ１４を封止するよう形成されている。この第１の封止樹脂３４により、チップ部品１３及びワイヤ１４は保護される。
また、第２の封止樹脂４０は、第１の基板１０と第２の基板２０との間に充填されている。この第２の封止樹脂４０は接着剤として機能し、よって第１の基板１０と第２の基板２０は第２の封止樹脂４０により強固に接合される。
上記構成のチップ内蔵基板１によれば、チップ部品１３が一対の基板１０，２０の間に配設された構成となり、また第１の基板１０と第２の基板２０の離間距離は電極２１により第２の基板２０がワイヤ１４に接触しない距離に精度よく設定できるため、チップ内蔵基板１の小型化を図ることができる。
また、上記のように第１の基板１０と第２の基板２０は、電極２１による接合力と、第２の封止樹脂４０による接合力（接着力）の二つの接合力により接合されるため、高い信頼性を持って接合される。
続いて、上記構成とされたチップ内蔵基板１の製造方法について説明する。
チップ内蔵基板１を製造するには、先ず第１の基板１０を用意する。この第１の基板１０は、例えば通常のプリント基板，プリプレグ材（ガラス繊維にエポキシ樹脂などを含浸させた材料）よりなるコア基板にスルーホール，有底のビアプラグ，配線パターン，及びソルダーレジスト等（図示は省略している）を配設した多層配線構成とされている。この第１の基板１０の上面１０ａには、配線パターンに接続されたワイヤ接続用パッド１１及びバンプ接続用パッド１２が形成されている。
チップ部品１３は、上記構成とされた第１の基板１０の上面１０ａにダイ付け様の接着剤を用いて搭載される。図１（Ａ）は、第１の基板１０にチップ部品１３が搭載された状態を示している。このチップ部品１３は例えば半導体チップであり、本実施例ではフェイスアップで搭載される。
尚、第１の基板１０に実装されるチップ部品１３は、半導体チップに限定されるものではなく、他の電子部品（例えば、キャパシタ、レジスタ、インダクタ等）であってもよい。
また、ワイヤ接続用パッド１１及びバンプ接続用パッド１２は、実際は第１の基板１０に配設されたソルダーレジストに形成された開口部に露出した構成であるが、図１及び図２では、理解を容易とするために上面１０ａから突出（露出）したように図示している。
上記のようにしてチップ部品１３が第１の基板１０に搭載されると、続いてチップ部品１３と第１の基板１０とを電気的に接続する工程が行われる。前記のように、本実施例では各チップ部品１３はフェイスアップで第１の基板１０に搭載されており、このチップ部品１３とワイヤ接続用パッド１１はワイヤボンディング法を用いて接続される。
即ち、第１の基板１０はワイヤボンディング装置に装着され、チップ部品１３に形成された電極とワイヤ接続用パッド１１との間にワイヤ１４が配設される。図１（Ｂ）は、チップ部品１３とワイヤ接続用パッド１１との間にワイヤ１４が配設された状態を示している。
チップ部品１３と第１の基板１０がワイヤ１４により接続されると、この第１の基板１０は金型３０に装着される。図１（Ｃ）は、第１の基板１０が金型３０に装着された状態を示している。
この金型３０は、上型３０Ａと下型３０Ｂとにより構成されている。また、金型３０は、上型３０Ａの各チップ部品１３及びワイヤ１４との対向位置（この領域をチップ部品の搭載領域とする）にキャビティ３２が形成されている。
また、隣接するチップ部品１３の間にバンプ接続用パッド１２が形成されている部位においては、金型３０は第１の基板１０に向け突出した突出部３１が形成されている。更に、第１の基板１０と上型３０Ａとの間には離型シート３３が配設されており、成型後の離型性の向上を図っている。
上記の構成とされた金型３０に第１の基板１０が装着されると、続いて樹脂注入装置（図示せず）からキャビティ３２内に樹脂が所定の圧力を持って充填される。これにより、第１の基板１０の上面１０ａにはチップ部品１３及びワイヤ１４を封止する第１の封止樹脂３４が形成される。
この樹脂が充填される際、バンプ接続用パッド１２の上部（表面）には離型シート３３を介して上型３０Ａの突出部３１が当接して圧接された状態となっている。このため、バンプ接続用パッド１２に第１の封止樹脂３４が付着するようなことはない。
また、第１の基板１０上で、隣接するチップ部品１３の間にバンプ接続用パッド１２が形成されている部位では、隣接する第１の封止樹脂３４の間に溝部３６が形成され、その底部にバンプ接続用パッド１２が存在した構成となる（図１（Ｅ）参照）。
図１（Ｄ）は、第２の基板２０を示している。この第２の基板２０は、前記した第１の基板１０と同様な構成とされている。即ち、例えば通常のプリント基板，プリプレグ材よりなるコア基板にスルーホール，有底のビアプラグ，配線パターン，及びソルダーレジスト等（図示は省略している）を配設した多層配線構成とされている。この第２の基板２０の下面２０ｂには、配線パターンと接続された電極接続用パッド（図示せず）がソルダーレジストに形成された開口から露出した状態となっている。
上記構成とされた第２の基板２０の電極接続用パッドには、電極２１が接合される。図１（Ｄ）は、電極２１が第２の基板２０に接合された状態を示している。
この電極２１は、金属コア２２にはんだ被膜２３が形成（被膜）された構成とされている。本実施例では、金属コア２２として銅製のボールが用いられている（以下、金属コア２２を銅コア２２という）。
この電極２１を第２の基板２０に接合するには、先ず第２の基板２０の電極接続用パッドにはんだフラックスを塗布しておき、この電極接続用パッドに電極２１をはんだ付けする。また、電極２１を第２の基板２０に接合した後、フラックスの洗浄工程を行う。このフラックス洗浄を行う際、第２の基板２０は第１の基板１０と接合される前の状態で行われるため、第１の基板１０に影響を及ぼすようなことはない。
また第２の基板２０の下面２０ｂからの電極２１の突出量（図１（Ｄ）に矢印Ｈ２で示す）は、前記したチップ部品１３をワイヤ接続用パッド１１に電気的に接続するワイヤ１４のワイヤループの高さ（図１（Ｂ）に矢印Ｈ１で示す）よりも高くなるよう設定されている（Ｈ２>Ｈ１）。
尚、図１（Ａ），（Ｂ），（Ｃ）を用いて説明した第１の基板１０にチップ部品１３を搭載し、ワイヤ１４を配設し、第１の封止樹脂３４を形成する工程と、図１（Ｄ）を用いて説明した第２の基板２０に電極２１を接合する工程は、いずれを先に実施ししても、また並行して実施することも可能なものである。
上記した第１の基板１０及び第２の基板２０に対する各製造工程が終了すると、続いて第１の基板１０と第２の基板２０を接合する工程を行う。
第１の基板１０と第２の基板２０を接合するには、先ず第１の基板１０に形成されたバンプ接続用パッド１２にはんだフラックス３５を配設する。この際、隣接する第１の封止樹脂３４の間に溝部３６が形成されている部位では、この溝部３６内にはんだフラックス３５が配設される。
はんだフラックス３５がバンプ接続用パッド１２に配設されると、続いて電極２１とバンプ接続用パッド１２とが対向するよう第１の基板１０と第２の基板２０との位置決めを行う。図１（Ｅ）は、第１の基板１０の上部に第２の基板２０が位置決めされた状態を示している。
次に、第１の基板１０と第２の基板２０とを圧接し、続いてこれを例えばリフロー炉に入れて加熱することにより、電極２１をバンプ接続用パッド１２にはんだ付けする。これにより、電極２１とバンプ接続用パッド１２は接合され、電極２１とバンプ接続用パッド１２は電気的に接続されると共に機械的に固定される。
特に本実施例では、溝部３６内にバンプ接続用パッド１２が形成されることにより、全てのバンプ接続用パッド１２を第１の基板１０の外周位置に配置する必要がなくなる。以下、これについて説明する。
即ち、バンプ接続用パッド１２が露出した溝部３６を形成することなく、第１の基板１０の内側全体に第１の封止樹脂３４を形成した構成を想定すると、この構成では必然的にバンプ接続用パッド１２を第１の封止樹脂３４の形成領域の外側（即ち、第１の基板１０の外周位置）に配置する必要が生じる。しかしながら、この構成では、第１の基板１０内におけるワイヤ接続用パッド１１からバンプ接続用パッド１２に至る配線が長くなりインピーダンスが増大してしまう。
これに対し、本実施例のように隣接する第１の封止樹脂３４の間にバンプ接続用パッド１２が露出した溝部３６を形成することにより、ワイヤ接続用パッド１１からバンプ接続用パッド１２に至る配線を短くすることが可能となり、配線インピーダンスの低減を図ることができる。
ここで、チップ内蔵基板１の製造方法の説明に戻り、説明を続ける。上記のように電極２１とバンプ接続用パッド１２がはんだ付けされると、このはんだ付け後に残存するはんだフラックス３５の洗浄工程を行う。本実施例では、電極２１とバンプ接続用パッド１２がはんだ付けされる前に、チップ部品１３及びワイヤ１４は第１の封止樹脂３４により封止される。このため、バンプ接続用パッド１２と電極２１とのはんだ接合後にフラックス洗浄を行っても、フラックス洗浄時にワイヤ１４の破損や短絡が発生することはなく、よってチップ内蔵基板１の信頼性を高めることができる。
尚、前記したように電極２１の下面２０ｂからの高さＨ２は、ワイヤ１４の上面１０ａからのワイヤループ高さＨ１に比べて大きく設定されている（Ｈ２>Ｈ１）ため、第１の基板１０と第２の基板２０とを接合した際にワイヤ１４が第２の基板２０と接触して短絡してしまうようなことはない。
上記のように第１の基板１０と第２の基板２０が接合されると、続いて図２（Ａ）に示すように、第１の基板１０と第２の基板２０との離間部分（以下、空間部２５という）に第２の封止樹脂４０を充填する工程を行う。この際、第１の封止樹脂３４と第２の封止樹脂４０は、熱応力の発生を抑制する面から、同一の熱膨張率を有した材料を選定することが望ましい。
第２の封止樹脂４０の充填工程では、空間部２５の一方（本実施例では図２（Ａ）における右端部）から吸引処理を行いつつ、他方から第２の封止樹脂４０を充填することにより行われる。このように、吸引処理を行いながら第２の封止樹脂４０の充填を行うことにより、狭い空間部２５であっても確実に空間部２５内に第２の封止樹脂４０を充填することができる。また、この充填工程の際、前記のようにワイヤ１４は第１の封止樹脂３４に封止されているため、封止樹脂４０の充填によりワイヤ１４が変形するようなことはない。
第１の基板１０と第２の基板２０との間の空間部２５に第２の封止樹脂４０が充填されると、続いて第２の封止樹脂４０の硬化処理（例えば、加熱処理）が行われ、以上説明した各工程を実施することにより図１（Ｂ）に示すチップ内蔵基板１が製造される。
上記のようにして製造されたチップ内蔵基板１は、内部にチップ部品１３等を実装しているため、第１の基板１０の下面１０ｂに外部接続端子として機能するはんだボール５１を配設した構成とすれば、図２（Ｃ）に示すような電子装置５０Ａとして用いることができる。更に、図２（Ｃ）に示す構成において、第２の基板２０の上面２０ａに電子部品５２を搭載することにより、更に高密度な電子装置５０Ｂを実現することができる。
以上、本発明の好ましい実施例について詳述したが、本発明は上記した特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能なものである。
図１は、本発明の第１実施例であるチップ内蔵基板の製造方法を製造手順に沿って説明するための図である（その１）。 図２は、本発明の第１実施例であるチップ内蔵基板の製造方法を製造手順に沿って説明するための図である（その２）。
符号の説明
１ チップ内蔵基板
１０ 第１の基板
１１，１２ ワイヤ接続用パッド
１３ チップ部品
１４ ワイヤ
２０ 第２の基板
２１ 電極
２２ 銅コア
２３ はんだ被膜
２５ 空間部
３０ 金型
３１ 突出部
３２ キャビティ
３４ 第１の封止樹脂
３５ はんだフラックス
４０ 第２の封止樹脂
５０Ａ，５０Ｂ 電子装置
５１ はんだボール
６２ 電子部品

Claims (3)

  1. 接続用パッドが形成された第１の基板に、チップ部品をワイヤボンディング接続する工程と、
    第２の基板に基板表面から突出する電極を設ける工程と、
    前記接続用パッドの配列と対応して形成された突出部と、前記チップ部品の搭載領域に対応して形成されたキャビティとを有する金型を前記第１の基板に装着し、前記突出部を前記接続用パッド表面に当接させると共に該キャビティに第１の樹脂を充填して前記チップ部品及びワイヤを樹脂封止する工程と、
    前記接続用パッドと前記電極をはんだ接合し、樹脂封止された前記チップ部品が内蔵されるよう前記第１の基板と前記第２の基板を接合する工程と、
    前記第１の基板と前記第２の基板との離間部分に第２の樹脂を充填する工程と
    を有することを特徴とするチップ内蔵基板の製造方法。
  2. 前記電極は、銅よりなる金属コアにはんだ膜が被膜された構成であることを特徴とする請求項１記載のチップ内蔵基板の製造方法。
  3. 前記接続用パッドは、隣接する前記チップ部品が樹脂封止される封止領域の間の位置に設けられていることを特徴とする請求項１又は２記載のチップ内蔵基板の製造方法。
JP2007133947A 2007-05-21 2007-05-21 チップ内蔵基板の製造方法 Active JP4864810B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007133947A JP4864810B2 (ja) 2007-05-21 2007-05-21 チップ内蔵基板の製造方法
US12/123,744 US7807510B2 (en) 2007-05-21 2008-05-20 Method of manufacturing chip integrated substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007133947A JP4864810B2 (ja) 2007-05-21 2007-05-21 チップ内蔵基板の製造方法

Publications (3)

Publication Number Publication Date
JP2008288489A true JP2008288489A (ja) 2008-11-27
JP2008288489A5 JP2008288489A5 (ja) 2010-03-25
JP4864810B2 JP4864810B2 (ja) 2012-02-01

Family

ID=40072795

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007133947A Active JP4864810B2 (ja) 2007-05-21 2007-05-21 チップ内蔵基板の製造方法

Country Status (2)

Country Link
US (1) US7807510B2 (ja)
JP (1) JP4864810B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010192812A (ja) * 2009-02-20 2010-09-02 Sharp Corp 電子機器モジュール
KR20100129577A (ko) * 2009-06-01 2010-12-09 삼성전자주식회사 반도체 소자 패키지의 형성방법
JP2011192854A (ja) * 2010-03-16 2011-09-29 Casio Computer Co Ltd 半導体装置及び半導体装置の製造方法
JP2013183137A (ja) * 2012-03-05 2013-09-12 Denso Corp 回路基板及び回路部品を基板に搭載する方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5563918B2 (ja) * 2010-07-22 2014-07-30 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 回路装置の製造方法
US8569882B2 (en) * 2011-03-24 2013-10-29 Stats Chippac Ltd. Integrated circuit packaging system with collapsed multi-integration package and method of manufacture thereof
DE102013103301B4 (de) 2012-04-13 2023-01-26 Samsung Electronics Co., Ltd. Elektronische Gehäuse-auf-Gehäuse-Vorrichtungen mit Abdichtungsschichten und Verfahren zum Herstellen derselben
US9859200B2 (en) 2014-12-29 2018-01-02 STATS ChipPAC Pte. Ltd. Integrated circuit packaging system with interposer support structure mechanism and method of manufacture thereof
CN105845642A (zh) * 2016-05-26 2016-08-10 武汉华星光电技术有限公司 层叠封装及移动终端
US10475775B2 (en) * 2016-08-31 2019-11-12 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1155066A (ja) * 1997-08-05 1999-02-26 Nec Corp 表面弾性波装置およびその製造方法
JP2004363566A (ja) * 2003-05-14 2004-12-24 Matsushita Electric Ind Co Ltd 電子部品実装体及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5973393A (en) * 1996-12-20 1999-10-26 Lsi Logic Corporation Apparatus and method for stackable molded lead frame ball grid array packaging of integrated circuits
JP3398721B2 (ja) * 1999-05-20 2003-04-21 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
JP2003347722A (ja) 2002-05-23 2003-12-05 Ibiden Co Ltd 多層電子部品搭載用基板及びその製造方法
JP3680839B2 (ja) * 2003-03-18 2005-08-10 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
JP2006108284A (ja) * 2004-10-04 2006-04-20 Sharp Corp 半導体パッケージ
JP4520355B2 (ja) * 2005-04-19 2010-08-04 パナソニック株式会社 半導体モジュール
KR100836663B1 (ko) * 2006-02-16 2008-06-10 삼성전기주식회사 캐비티가 형성된 패키지 온 패키지 및 그 제조 방법
KR100817091B1 (ko) * 2007-03-02 2008-03-26 삼성전자주식회사 적층형 반도체 패키지 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1155066A (ja) * 1997-08-05 1999-02-26 Nec Corp 表面弾性波装置およびその製造方法
JP2004363566A (ja) * 2003-05-14 2004-12-24 Matsushita Electric Ind Co Ltd 電子部品実装体及びその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010192812A (ja) * 2009-02-20 2010-09-02 Sharp Corp 電子機器モジュール
KR20100129577A (ko) * 2009-06-01 2010-12-09 삼성전자주식회사 반도체 소자 패키지의 형성방법
KR101583354B1 (ko) 2009-06-01 2016-01-07 삼성전자주식회사 반도체 소자 패키지의 형성방법
JP2011192854A (ja) * 2010-03-16 2011-09-29 Casio Computer Co Ltd 半導体装置及び半導体装置の製造方法
JP2013183137A (ja) * 2012-03-05 2013-09-12 Denso Corp 回路基板及び回路部品を基板に搭載する方法

Also Published As

Publication number Publication date
US7807510B2 (en) 2010-10-05
US20080293189A1 (en) 2008-11-27
JP4864810B2 (ja) 2012-02-01

Similar Documents

Publication Publication Date Title
JP4864810B2 (ja) チップ内蔵基板の製造方法
JP4858541B2 (ja) 中継基板および電子回路実装構造体
JP4830120B2 (ja) 電子パッケージ及びその製造方法
TWI419300B (zh) 內建電子零件之基板及其製造方法
TWI466265B (zh) 積層型封裝體及其製造方法
KR20020003305A (ko) 반도체 장치 및 그 제조 방법
US20080180926A1 (en) Circuit module and circuit device including circuit module
JP2007207802A (ja) 電子回路モジュールとその製造方法
JP4725817B2 (ja) 複合基板の製造方法
JP2008159682A (ja) 多層プリント配線板およびその製造方法
US8179686B2 (en) Mounted structural body and method of manufacturing the same
JP5036397B2 (ja) チップ内蔵基板の製造方法
JP4594777B2 (ja) 積層型電子部品の製造方法
JP4051570B2 (ja) 半導体装置の製造方法
JP2007103614A (ja) 半導体装置および半導体装置の製造方法
KR100617071B1 (ko) 적층형 반도체 패키지 및 그 제조방법
KR100771675B1 (ko) 패키지용 인쇄회로기판 및 그 제조방법
JP4561969B2 (ja) 半導体装置
JP2005167072A (ja) 半導体装置およびその製造方法
KR100565766B1 (ko) 반도체 칩 패키지 및 그 제조방법
JP4591715B2 (ja) 半導体装置の製造方法
JP2007266640A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
KR20070119790A (ko) 폴리머 범프를 갖는 적층 패키지, 그의 제조 방법 및 모기판 실장 구조
JP2007035870A (ja) 半導体装置
KR20120047098A (ko) 패키지 기판용 리드핀과 상기 리드핀을 포함하는 반도체 패키지 인쇄회로기판 및 그 제조방법.

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100208

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100208

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111101

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111109

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141118

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4864810

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150