JP2009231554A - 半導体素子の実装構造および半導体素子の実装方法 - Google Patents
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Abstract
【解決手段】機能回路と該機能回路の電極4とを形成した半導体素子基板1を収納するキャビティ7を表面に設け、かつ、表面の外周部に配線層を利用して、半導体素子基板1を囲うシーリング構造5と電極15とを形成した実装基板6と、シーリング構造5と鏡像対称な形状のシーリング構造19が外周部に形成されたキャップ基板13とを有し、半導体素子基板1の電極4と実装基板6の電極15、および、実装基板6のシーリング構造5とキャップ基板13のシーリング構造19とを、共晶温度が300℃以下の共晶合金による接合または表面活性化接合により接合する。キャビティ7を穿設しないで、半導体素子基板1の裏面を実装基板6の表面に直接接着しても良く、電極4と電極15とは、ワイヤボンディングで接続しても良い。
【選択図】図1
Description
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本発明の実施形態の説明に先立って、本発明の特徴についてまずその概要を説明する。本発明は、化合物半導体の気密封止ウエハレベルパッケージ技術として好適に適用可能な半導体素子の実装構造およびその実装方法に関するものである。表面に配線層を利用したシーリング構造が形成されるとともに、化合物半導体素子を形成した半導体素子基板を搭載する領域が設けられた実装基板と、該実装基板上のシーリング構造と鏡像対称な形状のシーリング構造を備えたキャップ基板とを、対向させて、共晶合金または表面活性化接合を用いて接合することを特徴としている。
図1は、本発明に係る半導体素子の実装構造として第1の実施形態を例示する半導体実装素子の断面構造を示す模式図である。また、図2は、図1に示す半導体実装素子の上面を示す模式図であり、図2(a)は、半導体素子基板表面の構造、図2(b)は、キャップ基板表面の構造、図2(c)は、実装基板表面の構造、をそれぞれ示している。
次に、本発明に係る半導体素子の実装構造の第2の実施形態について、図3を用いて説明する。図3は、本発明に係る半導体素子の実装構造として第2の実施形態を例示する半導体実装素子の断面構造を示す模式図である。
次に、本発明に係る半導体素子の実装構造の第3の実施形態について、図4を用いて説明する。図4は、本発明に係る半導体素子の実装構造として第3の実施形態を例示する半導体実装素子の断面構造を示す模式図である。
次に、本発明に係る半導体素子の実装構造の第4の実施形態について、図5を用いて説明する。図5は、本発明に係る半導体素子の実装構造として第4の実施形態を例示する半導体実装素子の断面構造を示す模式図である。
次に、本発明に係る半導体素子の実装構造の第5の実施形態について、図6を用いて説明する。図6は、本発明に係る半導体素子の実装構造として第5の実施形態を例示する半導体実装素子の断面構造を示す模式図である。
次に、本発明に係る半導体素子の実装方法について、図1に示す半導体素子の実装構造を製造する製造方法の一例を説明する。図7は、本発明に係る半導体素子の実装方法に関する製造工程の一例を説明するための模式図であり、第1の実施形態における図1の半導体素子の実装構造を製造する場合を例にとって示している。
次に、本発明に係る半導体素子の実装方法について、図3に示す半導体素子の実装構造を製造する製造方法の一例を説明する。図8は、本発明に係る半導体素子の実装方法に関する製造工程の図7とは異なる例を説明するための模式図であり、第2の実施形態における図3の半導体素子の実装構造を製造する場合を例にとって示している。
次に、本発明に係る半導体素子の実装方法について、図5に示す半導体素子の実装構造を製造する製造方法の一例を説明する。図9は、本発明に係る半導体素子の実装方法に関する製造工程の図7とはさらに異なる例を説明するための模式図であり、第4の実施形態における図5の半導体素子の実装構造を製造する場合を例にとって示している。
次に、本発明に係る半導体素子の実装方法について、図6に示す半導体素子の実装構造を製造する製造方法の一例を説明する。図10は、本発明に係る半導体素子の実装方法に関する製造工程の図7とはさらに異なる例を説明するための模式図であり、第5の実施形態における図6の半導体素子の実装構造を製造する場合を例にとって示している。
以上に詳細に説明したように、本発明の半導体素子の実装構造およびその実装方法によれば、次のような作用効果が得られる。
Claims (14)
- 機能回路と該機能回路の電極とが形成された半導体素子基板を有し、かつ、前記半導体素子基板を搭載する領域を表面に設けるとともに、表面の外周部に、配線層を利用して、前記半導体素子基板を囲うシーリング構造と電極とが形成された実装基板を有し、かつ、前記実装基板のシーリング構造と鏡像対称な形状のシーリング構造が外周部に形成されたキャップ基板を有する半導体素子の実装構造において、前記半導体素子基板の電極と前記実装基板の電極とが接続され、かつ、前記実装基板のシーリング構造と前記キャップ基板のシーリング構造とが接合されていることを特徴とする半導体素子の実装構造。
- 請求項1に記載の半導体素子の実装構造において、前記実装基板の表面に、前記半導体素子基板を搭載する代わりに、前記半導体素子基板を収納または搭載するキャビティが穿設されていることを特徴とする半導体素子の実装構造。
- 請求項1または2に記載の半導体素子の実装構造において、前記半導体素子基板の配線層として配線層間絶縁膜が介在した複数の配線層を有し、前記半導体素子基板の電極が、最下層の配線層上または最上位の配線層上に形成されていることを特徴とする半導体素子の実装構造。
- 請求項3に記載の半導体素子の実装構造において、前記半導体素子基板の配線層間絶縁膜が、SiN,SiO2、ポリイミド、BCB(benzcyclobutene)、ポリシロキサン、パレリン(Parylene)、エポキシ樹脂のいずれかからなることを特徴とする半導体素子の実装構造。
- 請求項1ないし4のいずれかに記載の半導体素子の実装構造において、前記実装基板の配線層として1ないし複数の配線層を有し、前記実装基板の電極が、前記実装基板の表面に形成された表面配線層上または前記実装基板の中間に形成された中間配線層上に形成されていることを特徴とする半導体素子の実装構造。
- 請求項1ないし5のいずれかに記載の半導体素子の実装構造において、前記半導体素子基板は、前記キャップ基板のキャビティ内に収納されているか、または、前記キャップ基板のキャビティ面上に裏面側を接着して搭載されていることを特徴とする半導体素子の実装構造。
- 請求項1ないし6のいずれかに記載の半導体素子の実装構造において、前記半導体素子基板は、GaAs,InP,InAs,InSb,Si,Geのいずれか、または、GaAs,InP,InAs,InSb,Si,Geのいずれかを含む混晶からなることを特徴とする半導体素子の実装構造。
- 請求項1ないし7のいずれかに記載の半導体素子の実装構造において、前記実装基板は、半導体、セラミック、ガラス、ガラスセラミックス、テフロン(登録商標)のいずれかからなることを特徴とする半導体素子の実装構造。
- 請求項1ないし8のいずれかに記載の半導体素子の実装構造において、前記キャップ基板は、半導体、セラミック、ガラス、ガラスセラミックス、テフロン(登録商標)のいずれかからなることを特徴とする半導体素子の実装構造。
- 請求項1ないし9のいずれかに記載の半導体素子の実装構造において、前記半導体素子基板の電極と前記実装基板の電極とが、InSn、SnBi、SnZn、SnAu、SnCuのいずれかのうち、または、InSn、SnBi、SnZn、SnAu、SnCuのいずれかを含む共晶合金のうち、共晶温度が300℃以下の共晶合金により接合されているか、あるいは、前記半導体素子基板の電極と前記実装基板の電極とのそれぞれを構成する金属同士を直接接続する表面活性化接合により接合されていることを特徴とする半導体素子の実装構造。
- 請求項1ないし9のいずれかに記載の半導体素子の実装構造において、前記半導体素子基板の電極と前記実装基板の電極とが、ワイヤボンディングにより接続されていることを特徴とする半導体素子の実装構造。
- 請求項1ないし11のいずれかに記載の半導体素子の実装構造において、前記実装基板のシーリング構造と前記キャップ基板のシーリング構造とが、InSn、SnBi、SnZn、SnAu、SnCuのいずれかのうち、または、InSn、SnBi、SnZn、SnAu、SnCuのいずれかを含む共晶合金のうち、共晶温度が300℃以下の共晶合金により接合されているか、あるいは、前記実装基板のシーリング構造と前記キャップ基板のシーリング構造とのそれぞれを構成する金属同士を直接接続する表面活性化接合により接合されていることを特徴とする半導体素子の実装構造。
- 半導体素子基板の表面に機能回路と該機能回路の電極とを形成する工程と、実装基板の表面の外周部に、配線層を利用して、前記半導体素子基板を囲うシーリング構造と電極とを作製する工程と、前記実装基板のシーリング構造と鏡像対称な形状のシーリング構造を外周部に形成されたキャップ基板を作製する工程と、前記半導体素子基板の電極と前記実装基板の電極とを共晶合金接合または表面活性化接合を用いて接合する工程と、前記実装基板のシーリング構造と前記キャップ基板のシーリング構造とを共晶合金接合または表面活性化接合を用いて接合する工程と、を少なくとも含むことを特徴とする半導体素子の実装方法。
- 半導体素子基板の表面に機能回路と該機能回路の電極とを形成する工程と、実装基板の表面の外周部に、配線層を利用して、前記半導体素子基板を囲うシーリング構造と電極とを作製する工程と、前記実装基板のシーリング構造と鏡像対称な形状のシーリング構造を外周部に形成されたキャップ基板を作製する工程と、前記半導体素子基板の電極と前記実装基板の電極とをワイヤボンディングにより接続する工程と、前記実装基板のシーリング構造と前記キャップ基板のシーリング構造とを共晶合金接合または表面活性化接合を用いて接合する工程と、を少なくとも含むことを特徴とする半導体素子の実装方法。
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