JP3914059B2 - 高周波回路モジュール - Google Patents
高周波回路モジュール Download PDFInfo
- Publication number
- JP3914059B2 JP3914059B2 JP2002030037A JP2002030037A JP3914059B2 JP 3914059 B2 JP3914059 B2 JP 3914059B2 JP 2002030037 A JP2002030037 A JP 2002030037A JP 2002030037 A JP2002030037 A JP 2002030037A JP 3914059 B2 JP3914059 B2 JP 3914059B2
- Authority
- JP
- Japan
- Prior art keywords
- package
- frequency
- circuit module
- terminal
- high frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/141—Analog devices
- H01L2924/1423—Monolithic Microwave Integrated Circuit [MMIC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
【発明の属する技術分野】
本発明は、各々が内部に高周波半導体素子を収納した複数のパッケージを備えた高周波回路モジュールの実装構造に関する。
【0002】
【従来の技術】
近年、インターネットに代表されるIT(Information Technology)分野における高速・大容量の通信手段として、特にマイクロ波、ミリ波を用いた無線通信機器の普及が著しい。製品の事例としては、例えばAPAA(Active Phased Array Antenna)と呼ばれる多素子平面アンテナがある。APAAはGHzを超える高周波領域で動作させるアンテナの一種で、使用される半導体素子の材料としては一般に広く使用されているシリコンに代わって、高周波特性に優れている化合物半導体、とりわけガリウム砒素(GaAs)半導体による高性能の高周波トランジスタやMMIC(Monolithic MicrowaveIntegrated Circuit)が組み込まれている。このような高周波半導体素子は、高信頼性の観点から気密封止された構造のセラミックや金属製のパッケージに収納されて使用される。
【0003】
高周波回路においては、扱われる周波数が向上すると電気信号の波長が短くなるため、実装構造も微細で複雑なものとなる。このため、限られた空間内に効率よく回路システムを収納する必要があり、部材等のいっそうの小型化が求められている。そこで、従来の大型ケースに回路全体を収納する実装方式から回路を機能ごとに分離して小型のパッケージに収納し、それらを組み合わせてモジュール化することによって機能分担と回路の分離をすすめ、主基板上でそれらを接続して全体的な回路を構成するという方法が着目されている。
【0004】
例えば特開平9−82826号公報では、図9に示すようなパッケージの実装構造が開示されている。図において、40は上部フレーム41と下部フレーム42より構成されるパッケージ、43は半導体素子(図示せず)を収納するキャビティ、44はキャビティ43内に配置され半導体素子の電極端子と接続される内部端子、45は下部フレーム42の外部テラス上面に形成された高周波入出力外部端子、46は直流供給端子、47はキャビティ43を気密封止するシールキャップ、48は開口部49が形成された主基板である。
【0005】
【発明が解決しようとする課題】
図9に示すような従来の実装構造では、接続ロスを低く押さえるため、パッケージ40と主基板48とを平面的に実装する手法が用いられている。これは、信号伝送路上に段差や不連続部分が生じると特性インピーダンスの不整合が起こり、これに起因する信号の反射現象が発生し、マイクロ波、ミリ波等の高周波領域にあっては信号伝達特性が低下するため、その対策として主基板48の一部に開口部49を設け、その中にパッケージ40を収容することにより伝送線路の高さを同一平面上に揃えることが行われている。
【0006】
しかし、主基板48の一部に開口部49を設けてその中にモジュールを実装する方法は、回路損失の面からは優れているが、開口部49を加工することにより主基板48の製造コストが高くなる上、開口部49により配線の自由度が制約され、多層配線構造が活用できない、また開口部49裏面には部品を搭載できないため広い実装面積が必要になり、高密度実装が困難であるという欠点を有する。一般に高周波回路に使用される材料はコストが高いものが多いため、実装面積は小さくする事が望ましい。またAPAA等においては使用する周波数帯域によって決定されるアンテナ素子の間隔から要求されるモジュールのピッチ等、機能面から来る実装面積上の制約が生じる場合もあるが、これに対して図9に示す実装構造では実装面積の縮小を実現することは極めて困難である。
【0007】
さらに、高周波回路モジュールは高価な半導体素子や高価な材料を用いたパッケージが多くコスト高であるため、モジュールに機能不良等が生じた場合は、可能な限り取り外して修理できることが望ましい。このため取り外し容易な構造であることが求められる。同様に多数個のモジュールを同一基板上に実装して構成されるような製品の場合には、個々のモジュールを簡単に取り外し、取り替えまたは修理作業が行える構造を有していないと、1つのモジュールに不良があるために実装基板全体を取り替えなくてはならないといった問題が発生する。しかしながら、図9に示すような特殊な実装構造では、局所的な修理作業は極めて困難である。
【0008】
本発明は、上記のような問題点を解消するためになされたもので、複数のパッケージ間の高周波電気信号伝送を高精度に実現でき、高密度実装が可能であり、且つモジュールの交換作業が容易に行える高周波回路モジュールを提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明に係わる高周波回路モジュールは、基板および各々が内部に高周波半導体素子を収納した少なくとも2つの第1、第2のパッケージを有しこれらのパッケージを前記基板の主面と垂直方向に積層し、その下層である第1のパッケージを前記基板の主面に実装するよう構成された高周波回路モジュールであって、第1のパッケージは、第1の高周波半導体素子を収納するキャビティ内に配置され第1の高周波半導体素子の電極端子と接続される第1の内部端子と、第1のパッケージ下面に配置され前記基板の主面上に形成された電極パッドと接続される外部端子と、第1のパッケージ上面に配置され第2のパッケージと接続される第1の接続端子と、第1のパッケージ側壁内部に垂直方向に設けられ第1の内部端子と外部端子及び第1の内部端子と第1の接続端子を接続する第1の伝送線路を備えており、第2のパッケージは、第2の高周波半導体素子を収納するキャビティ内に配置され第2の高周波半導体素子の電極端子と接続される第2の内部端子と、第2のパッケージ下面に配置され第1のパッケージ上面に配置された第1の接続端子と接続される第2の接続端子と、第2のパッケージ側壁内部に垂直方向に設けられ第2の内部端子と第2の接続端子を接続する第2の伝送線路を備え、第1の伝送線路及び第2の伝送線路の一部は、 キャスタレーション電極からなるものである。
【0010】
さらに、第1の伝送線路及び第2の伝送線路は、高周波信号入出力用のビアホールを中心とし、その周りをキャスタレーション電極が取り囲む同軸または略同軸線路構造である。
【0011】
【発明の実施の形態】
実施の形態1.
以下に、本発明の実施の形態を図面に基づいて説明する。図1は、本発明の実施の形態1である高周波回路モジュールを示す断面図、図2は図1に示す高周波回路モジュールを下面から眺めた斜視図、図3は図1に示す高周波回路モジュールの第1、第2のパッケージの接続部を示す斜視図である。本実施の形態における高周波回路モジュール1は、各々が内部に高周波半導体素子7a、7bを収納した第1のパッケージ2及び第2のパッケージ3を有し、これら複数のパッケージを主基板4の主面と垂直方向に積層してその下層である第1のパッケージ2を主基板4に実装したものである。
【0012】
まず、本実施の形態における高周波回路モジュール1の構造について簡単に説明し、その後、具体的な製造方法について述べる。下層である第1のパッケージ2には、高周波半導体素子7aを収納するためのキャビティ8が形成されている。このキャビティ8内に配置された内部端子9aと高周波半導体素子7aの電極端子は金ワイヤ10にて接続される。また、第1のパッケージ2の下面には、外部端子である複数の電極パッド5aが形成されており、主基板4の主面上に形成された電極パッド5bとはんだボール5にて接続される。なお、これらの電極パッド5a、5bは、電源用、GND用及び信号入出力用の端子を含み、その中の少なくとも1組は高周波信号入出力用の端子である。本実施の形態では、図2に示すように2組の高周波信号入出力用の電極パッド51a、52aが配置され、それらの電極パッド51a、52a上に第1、第2の高周波入出力用はんだボール51、52が形成される。
【0013】
また、第1のパッケージ2上面には、図3にも示すように接続端子である複数の電極パッド6aが形成され、第2のパッケージ3下面に形成された接続端子である電極パッド6bと金バンプ6にて接続される。なお、これらの電極パッド6a、6bは、電源用、GND用及び信号入出力用の端子を含み、その中の少なくとも1組は高周波信号入出力用の端子である。本実施の形態では、図3に示すように2組の高周波信号入出力用の電極パッド61a、62a(第2のパッケージ3側には図示しない電極パッド61b、62b)が配置され、第1のパッケージ2側の電極パッド61a、62a上に第1、第2の高周波入出力用金バンプ61、62が形成される。
【0014】
また、第1のパッケージ2の側壁内部には、伝送線路である高周波信号配線11及び高周波GND配線12が垂直方向に設けられ、内部端子9aと高周波入出力用の外部端子(第1、第2の高周波入出力用はんだボール51、52)、及び内部端子9aと高周波入出力用の接続端子(第1、第2の高周波入出力用金バンプ61、62)とをそれぞれ接続している。本実施の形態では、高周波信号配線11及び高周波GND配線12は、ビアホール(Via hole)を組み合わせてなるもので、高周波信号配線11を中心とし、その周りを高周波GND配線12が取り囲む同軸線路構造をとっている。なお、ビアホールとは、配線基板の層間を接続する目的であけられた穴に金属が充填された柱のようなもので、通常、層間の信号配線の接続または電源、GNDとの接続に用いられるが、本実施の形態のようにビアホールを多段に重ねることで垂直方向の配線そのものとして用いられる。さらに、高周波信号配線11及び高周波GND配線12は、第1、第2の高周波入出力用はんだボール51、52を介して主基板4に形成された基板配線13と接続される。なお、基板配線13の深さ方向の位置によっては基板スルーホール14を介して接続される。
【0015】
一方、上層である第2のパッケージ3も同様に、高周波半導体素子7bを収納するためのキャビティ8を有し、このキャビティ8内に配置された内部端子9bと高周波半導体素子7bの電極端子は金ワイヤ10にて接続される。また、第2のパッケージ3の側壁内部にもビアホールを組み合わせてなる伝送線路である高周波信号配線11及び高周波GND配線12が垂直方向に設けられ、内部端子9bと第1、第2の高周波入出力用電極パッド61b、62bとをそれぞれ接続している。
さらに、第1及び第2のパッケージ2、3の各々のキャビティ8は、シールキャップ15により封止され、第1及び第2のパッケージ2、3の接続部の空隙は、封止材16により埋められる。なお、本実施の形態では、第1及び第2のパッケージ2、3の2つのパッケージを積層した例を示したが、3つ以上のパッケージを積層することも可能であり、その場合も最下層のパッケージを基板に接続する。
【0016】
次に、本実施の形態における高周波回路モジュール1の製造方法について、図4及び図5を用いて具体的に説明する。まず、高周波半導体素子7aを搭載する第1のパッケージ2を準備する(図4(a))。この第1のパッケージ2は多層構造の導体配線23を有するLTCC(低温焼成ガラスセラミックス)基板より形成されており、基板を構成する材料はアルミナとガラスである。導体配線23用の材料には銅、銀、または銀・パラジウム、銀・白金など導電率の低い金属を用いることができる。これにより、通常のアルミナ基板で用いられている高抵抗の金属材料を用いた導体配線に比べ、導体損を低減した低損失の高周波回路モジュールが実現できる。なお、多層構造の導体配線23の構成は、例えば最下層からAg/Ni/Auの順で積層されており、それぞれの厚さは0.1mm/5μm/1μmである。第1のパッケージ2の外形寸法は8×8mmの正方形で、側壁の厚さは1mm、キャビティ8の深さはおよそ1mmである。なお、本実施の形態ではLTCC製のパッケージを用いた例を述べたが、パッケージの構成材料はこれに限定されるものではなく、有機樹脂を用いたパッケージでも良い。
【0017】
また、第1のパッケージ2の側壁内部には、高周波信号の伝送線路である高周波信号配線11及び高周波GND配線12が形成されている。これらはビアホールまたはキャスタレーション電極を組み合わせて成る同軸または略同軸線路構造をとっており、図6(a)〜(g)のいずれかの配置を用いることが可能であるが、本実施の形態では、図6(d)〜(g)に示すように、伝送線路の一部がキャスタレーション電極17からなることを特徴としている(図6(d)、(e)はストリップ線路構造)。なお、図中、18はパッケージ壁を示している。いずれの構造にしても伝送線路構造をとっていることが必要であり、伝送線路構造をとらない単なる配線では高周波信号が劣化するため実用に耐えない。同軸線路構造の中心に配置される高周波信号配線11は高周波信号入出力用のビアホールを組み合わせてなり、この高周波信号配線11を取り囲む複数個の高周波GND電極としては、ビアホールを組み合わせてなる高周波GND配線12を用いる場合と、キャスタレーション電極17を用いる場合が考えられる。ビアホールの形成方法としては、セラミック基板を焼成する前のグリーンシート(生のセラミックシート)の所望の位置にパンチングやレーザーで開口した後、開口部に金属ペーストを充填し、位置合わせして積層したグリーンシートを加圧プレスした後に焼成する方法が一般的である。また、キャスタレーション電極17とは、セラミック基板の側壁(パッケージ壁18)に設けられた縦溝状の電極であり、その形成方法は、グリーンシートに円形〜小判型の開口部を形成し、この開口部に金属ペーストを充填した後に真空引きなどによって不要のペーストを排除し、壁面のみをメタライズした後にダイシングソーなどで分離して作成する。または分離後にめっき等でメタライズしても良い。ビアホールを用いた場合は中に金属が詰まっているため、側面でのはんだ接合はできないが、キャスタレーション電極17を用いた場合は、パッケージ側面と主基板との間ではんだ接合が可能である。
【0018】
第1のパッケージ2のキャビティ8内には、高周波半導体素子7aと接続される電極パッドである内部端子9a(図2参照)が形成されている。また、第1のパッケージ2のキャビティ8形成面(主基板4に実装した際には下面となる)には、主基板4との接続部として使用されるはんだボール用の電極パッド5a、51a、52aが形成されている。電極パッド51a、52aは、第1、第2の高周波入出力用はんだボール51、52を取り付けるためのもので、高周波回路モジュール1内の高周波信号配線11または高周波GND配線12と接続される。その他の複数の電極パッド5aは、電源やGND、場合によっては制御用の端子として用いられるもので、はんだボール5が取り付けられる。さらに、第1のパッケージ2の裏面(主基板4に実装した際には上面となる)には、第2のパッケージ3との接続部として使用される金バンプ用の電極パッド6a、61a、62aが形成されている。電極パッド61a、62aは、第1、第2の高周波入出力用金バンプ61、62を取り付けるためのもので、高周波回路モジュール1内の高周波信号配線11または高周波GND配線12と接続される。その他の複数の電極パッド6aは、電源やGND、場合によっては制御用の端子として用いられるもので、金バンプ6が取り付けられる。
【0019】
次に、図4(b)に示すように、第1のパッケージ2に高周波半導体素子7aを搭載する。高周波半導体素子7aは、およそ20GHzまで使用可能な周波数帯域を有するGaAs製のMMIC等であり、例えばLNA(Low Noise Amplifier)である。その外形寸法は2.5×3.6mmの長方形で、厚さは0.1mmである。回路面には外部回路との接続を取るための電極端子である約1μmの厚さの金製パッド電極が複数個設けられている(図示せず)。高周波半導体素子7aを第1のパッケージ2に実装する手順としては、まず、キャビティ8内に高周波半導体素子7aを導電性樹脂でダイボンドし、その後、通称ボールボンダと呼ばれる超音波ワイヤーボンデイング装置を用い、金ワイヤ10により高周波半導体素子7aの電極端子と内部端子9の接続を行う。続いて、高周波半導体素子7aを搭載した第1のパッケージ2をシールキャップ15にて気密封止する。使用したシールキャップ15はコバール(Kovar:Ni29、Co17、Fe54重量%)である。シールキャップ15の外形寸法は6×6mmの正方形で、厚さは0.2mmである。なお、ここでは図示していないが、第2のパッケージ3に高周波半導体素子7bを搭載する際も同様の手順で行う。また、本実施の形態では、キャビティ8内への高周波半導体素子7a、7bの実装方法として、金ワイヤ10によるワイヤボンディング接続を例として示したが、高周波実装の手段としてよく用いられるフリップチップ実装を採用しても良い。
【0020】
次に、図4(c)に示すように、第1のパッケージ2を裏返して高周波半導体素子7a搭載面を下側にする。この状態で、第1のパッケージ2の上面に配置された電極パッド6a、61a、62a上にそれぞれ金バンプ6、第1の高周波入出力用金バンプ61及び第2の高周波入出力用金バンプ62を形成する。これらの金バンプ6、61、62は、第1のパッケージ2を設定温度150℃にてステージ上に保持し、前述の超音波ワイヤーボンデイング装置を用いて形成する。これにより直径70μm、平均高さ65μmの金製の突起状バンプが形成される。なお、この突起状バンプは、超音波ワイヤーボンデイング装置でボール状の接合が完了した金ワイヤを垂直方向に引きちぎることで形成される。
【0021】
続いて、図5(a)に示すように、金−金固相拡散接合工法により第1のパッケージ2と第2のパッケージ3を接続する。固相拡散接合(固相接合ともいう)とは、同種または異種の固体の金属材料に熱、圧力または超音波エネルギー等を与え、溶融することなく固相のまま接合するもので、接合部付近では原子の移動(拡散)が生じ、接合材料の原子が混ざり合って接合されるものである。第1のパッケージ2と第2のパッケージ3との接合に際し、第2のパッケージ3の表面(第1のパッケージ2と接続した際には下面となる)には、第1のパッケージ2との接続部として使用される金バンプ用の電極パッド6b、61b、62bが予め形成されている。本実施の形態では、第2のパッケージ3の電極パッド6b、61b、62bと第1のパッケージ2の金バンプ6、61、62の位置合わせを正確に行うために、画像処理による位置あわせ機能を備えた超音波ボンダ21を用いる。まず、第1のパッケージ2を加熱固定治具20に固定する。超音波ボンダ21に付属する超音波ヘッド19は図示しない真空吸着孔を有し、第2のパッケージ3はこの超音波ヘッド19により吸着され加圧超音波接合される。なお、バンプ1個あたりの最大印加荷重は110gとした。加圧時の温度は第2のパッケージ3を室温、第1のパッケージ2の加熱設定温度を150℃とし、加圧時間は1〜2秒とした。このように超音波を印加することで、短時間で確実な接合が得られる。
【0022】
なお、本実施の形態では、第1のパッケージ2と第2のパッケージ3は金−金固相拡散接合により強固に接合されるので、強度的には樹脂等による補強は必要としない。しかし防湿や防塵等の観点から、必要に応じて図2に示すように封止材16を用いた樹脂封止を行うことが望ましい。封止材16としては通常のエポキシ系絶縁性接着剤またはシリコーン系絶縁性接着剤を用いる。第1のパッケージ2及び第2のパッケージ3間に配置された金バンプ6、61、62の相互間に樹脂が満たされることにより、良好な特性を確保することができる。なお、本実施の形態では、第1のパッケージ2と第2のパッケージ3の接続に金バンプを用いたが、金バンプの他にはんだ等の柔らかい金属材料のバンプを適用することができる。
【0023】
次に、図5(b)に示すように、第1のパッケージ2の主基板4への実装面に形成されている電極パッド5a、51a及び52aに、はんだボール5、第1及び第2の高周波入出力用はんだボール51、52を取り付ける。これには市販のボールセット法によるはんだボール実装装置を用いた。なお、はんだボール5、51、52のレイアウトの詳細は図2に示している。
【0024】
最後に、図5(c)に示すように、高周波回路モジュール1を主基板4上に実装する。主基板4には、はんだボール5、51、52のレイアウトに対応した電源やGND用の電極パッド5b及び高周波入出力用の電極パッド51b、52bが形成されている。主基板4はBT樹脂製で、導体配線は最小ラインアンドスペース60μm/60μmの精度で形成されている。なお、コスト面で問題がなければ主基板4にセラミック基板を適用することもできる。導体配線はCuで多層構造をしており、その構成は最下層からCu/Ni/Auの順で積層されている。導体の厚さはそれぞれ18μm/3μm/0.05μmである。また、主基板4の上面には、高周波回路モジュール1を精度良くはんだ実装するためのはんだレジストが形成されている。高周波回路モジュール1は、はんだボールを溶融させて主基板4上に実装される。まず、画像処理による位置合わせ機能を備えた搭載機を用いて高周波回路モジュール1を主基板4上の所定の位置に位置合わせする。主基板4上には予めスクリーン印刷法により、鉛−スズ系の共晶はんだペーストが供給されている。はんだ接合にはリフロー炉を用い、はんだの溶融温度である183℃を超えるようにリフロー炉の設定温度を240℃とし、加熱時間は30秒とする。はんだ接合終了後の冷却は自然冷却により行い、はんだ接合時のフラックスは、接合終了後、必要に応じて洗浄する。なお、高周波回路モジュール1と主基板4を接続するはんだボール5、51、52に対しても、前述の金バンプと同様に樹脂で封止することが考えられる。以上の工程により、本実施の形態における高周波回路モジュール1が完成する。
【0025】
次に、本実施の形態における高周波回路モジュール1をAPAA(Active Phased Array Antenna)の素子モジュールに適用した事例を図7に示す。APAAとは、図7に示すような素子モジュールを複数用意しこれらをアレイ状に配置したもので、航空管制、大気観測または軍事用等の各種レーダや送受信用のアンテナとして用いられる。アンテナ体30はセラミックフレーム31の内部に形成された励振電極32とこれに対向して設けられた非励振電極33より構成され、各々のアンテナ体30には半導体増幅器や移相器等のアクティブ素子を有する高周波回路モジュール1が取り付けられる。これにより、各々のアンテナ体30から放射または各々のアンテナ体30で受信される電波の振幅及び位相を制御して、アンテナ全体としての合成ビームを任意の方向に向け、アンテナから放射またはアンテナで受信することができる。送信アンテナの場合は、上層の第2のパッケージ3には高周波半導体素子7bとしてHPA(High Power Amplifier:高出力増幅器)、下層の第1のパッケージ2には高周波半導体素子7aとしてPS(Phase Shifter:移相器)が搭載される。また、受信アンテナの場合は、上層の第2のパッケージ3には高周波半導体素子7bとしてLNA(Low Noize Amplifier:低雑音増幅器)、下層の第1のパッケージ2には高周波半導体素子7aとしてPS(Phase Shifter:移相器)が搭載される。これらの高周波半導体素子7a、7bはいずれもGaAs製のMMICで構成される。なお、アンテナ体30と高周波回路モジュール1の接続も金バンプ6により行う。
【0026】
本実施の形態における高周波回路モジュール1を主基板4に実装後、高周波電気特性の評価を行った結果、期待した特性を示すことが確認でき、高周波回路モジュール1として十分使用可能であることが判った。また、モジュールの長期信頼性試験として熱サイクル試験を実施した。これは、主基板4に実装後の高周波回路モジュール1を繰り返し熱サイクル環境下に放置し、試験後に接合部の損傷の有無を電気的導通と断面研磨観察によって確認した。高周波回路モジュール1を11個作製し、−40℃〜+125℃の熱サイクル試験を1000サイクル実施後、まず電気的導通に異常が無いことを確認した。次に各試料の4辺の封着部(樹脂ダム22(図7参照))を断面研磨観察したところ、封着部には何ら異常は検出されず、高い接合性が保たれていることが判った。以上のことから、本実施の形態における高周波回路モジュール1は、高周波特性と信頼性に優れたものであることが判った。
【0027】
さらに、本実施の形態によれば、各々が内部に高周波半導体素子7a、7bを収納した複数のパッケージを垂直方向に積層し、その最下層である第1のパッケージ2を接合材として広く用いられている鉛−スズ系の共晶はんだを用いて主基板4上に表面実装しているため、実装後の修復作業が容易である。例えば、高周波回路モジュール1内の高周波半導体素子7a、7bの電気性能が期待値を満たさない等の理由から、高周波回路モジュール1を取り替える必要性が生じた場合、主基板4と高周波回路モジュール1のはんだ接続部を、はんだこてやヒートツールまたはホットエアー等により、局部加熱を行うことによって容易に取り外すことができる。すなわち、既に実装が完了している他の高周波回路モジュールとは独立して不良モジュールのみを取り外し、良品の高周波回路モジュール1を新たに搭載することで修理を行うことができる。このように、本実施の形態によれば、高周波回路モジュール1の修復作業が簡単に行えることから、製造歩留が向上し、製品の低コスト化が可能となる。
【0028】
参考例1.
本発明の参考例1について説明する。本参考例は、第1のパッケージ2と第2のパッケージ3の接続部分の金バンプ6(61、62)の構成において前記実施の形態1と異なるものであり、その他の基本構成及び各構成部材の材質は前記実施の形態1と同様であるため説明を省略する。図8(a)は前記実施の形態1における第1のパッケージ2と第2のパッケージ3の接続部分、図8(b)は本参考例における第1のパッケージ2と第2のパッケージ3の接続部分を示す断面図である。本参考例では、第1のパッケージ2と第2のパッケージ3の接続部分に多段の金バンプ63を採用している。
【0029】
高周波回路モジュール1を構成する第1及び第2のパッケージ2、3においては、材料がセラミックであるために、製造条件や製造ロットによっては反り、ねじれ、うねり等の変形が存在することがある。これを考慮せずに第1のパッケージ2と第2のパッケージ3を接続すると、条件によっては第1のパッケージ2の金バンプ用電極パッド6aと第2のパッケージ3の金バンプ用電極パッド6b間に空隙が生じてしまい、パッド間で電気的導通が得られない状態(オープン状態)が生じる場合がある。オープン状態が生じると、第1のパッケージ2と第2のパッケージ3の間の電気的導通が得られないため、高周波回路モジュール1として期待される高周波電気特性が得られない。
【0030】
このような事態を避けるため、本参考例では、第1のパッケージ2上面の電極パッド6a(61a、62a)上に多段の金バンプ63を形成し、第1のパッケージ2と第2のパッケージ3の間に生じる空隙を吸収することで、反り、うねり等の変形がある場合でも良好な接続が得られるようにした。図8(b)では、第2のパッケージ3が反り、ねじれ、うねり等によって第1のパッケージ2と平行ではない形で接続された状態を説明している。この図では、第1のパッケージ2上面の電極パッド6a上に2段の金バンプ63を形成し、この金バンプ63を介して第2のパッケージ3と接合することにより、第1のパッケージ2と第2のパッケージ3の距離が短い部位の金バンプ63はつぶれが大きく、距離が長い部位の金バンプ63はつぶれが小さい状態で全ての領域に渡って良好な電気的導通が維持される。なお、本参考例では金バンプを用いたが、柔らかい金属材料よりなるバンプ、例えばはんだ等を多段に形成することも可能である。
【0031】
本参考例における高周波回路モジュール1を封着後、電気的導通試験と断面研磨を実施した。なお、金バンプ63の接合前の一段あたりのバンプの直径は80μm、高さは40μmとした。また、第2のパッケージ3のうねりは、一辺10mmに対して最大50μmであった。このような構成材料を用いて前記実施の形態1と同じ条件で試料を作製した。ただし金バンプ63を変形させるため加圧力は大きく設定し、3kgとした。その結果、本参考例においても正常な接合が行われていることが判った。また、本参考例においても前記実施の形態1と同様な信頼性試験を実施した結果、何ら異常は検出されず、高い接合性が保たれていることが判った。
【0032】
なお、実施の形態1および参考例1は何れも2つのパッケージ2、3を垂直方向に積層したものであるが、3つ以上の複数のパッケージを垂直方向に積層するようにすることも可能である。
【0033】
【発明の効果】
以上のように、本発明によれば、各々が内部に高周波半導体素子を収納した少なくとも2つの第1、第2のパッケージを有しこれらのパッケージを基板の主面と垂直方向に積層し、その下層である第1のパッケージを基板に実装するように構成した高周波モジュールにおいて、第1の伝送線路及び第2の伝送線路の一部がキャスタレーション電極からなるので、パッケージ側面の伝送線路を基板面に直接はんだ接合することができる。これにより、高密度実装が可能であり、且つモジュールの交換作業が容易に行える高周波回路モジュールが得られ、その結果、製造歩留の向上及び製品の低コスト化が図られる。
【0034】
また、第1の伝送線路及び第2の伝送線路を、高周波信号入出力用のビアホールを中心とし、その周りをキャスタレーション電極が取り囲む同軸または略同軸線路構造とすることにより、複数のパッケージ間の高周波電気信号伝送を高精度に実現することが可能である。
【図面の簡単な説明】
【図1】 本発明の実施の形態1である高周波回路モジュールを示す断面図である。
【図2】 本発明の実施の形態1である高周波回路モジュールを下面から眺めた斜視図である。
【図3】 本発明の実施の形態1である高周波回路モジュールの第1、第2のパッケージの接続部を示す斜視図である。
【図4】 本発明の実施の形態1である高周波回路モジュールの製造方法を示す断面図である。
【図5】 本発明の実施の形態1である高周波回路モジュールの製造方法を示す断面図である。
【図6】 本発明の実施の形態1である高周波回路モジュールのパッケージ側壁内部に設けられた伝送線路の配置例を示す断面図である。
【図7】 本発明の実施の形態1である高周波回路モジュールをAPAAの素子モジュールに適用した事例を示す断面図である。
【図8】 本発明の実施の形態1及び参考例1である高周波回路モジュールの第1、第2のパッケージの接続部を示す断面図である。
【図9】 従来の高周波回路モジュールの実装構造を説明する図である。
【符号の説明】
1 高周波回路モジュール、2 第1のパッケージ、3 第2のパッケージ、4 主基板、5 はんだボール、5a、5b 電極パッド、6 金バンプ、
6a、6b、電極パッド、7a、7b 高周波半導体素子、8 キャビティ、
9a、9b 内部端子、10 金ワイヤ、11 高周波信号配線、12 高周波GND配線、13 基板配線、14 基板スルーホール、15 シールキャップ、
16 封止材、17 キャスタレーション電極、18 パッケージ壁、19 超音波ヘッド、20 加熱固定治具、21 超音波ボンダ、22 樹脂ダム、
23 導体配線、30 アンテナ体、31 セラミックフレーム、32 励振電極、33 非励振電極、40 パッケージ、41 上部フレーム、42 下部フレーム、43 キャビティ、44 内部端子、45 高周波入出力外部端子、
46 直流供給端子、47 シールキャップ、48 主基板、49 開口部、
51 第1の高周波入出力用はんだボール、51a、51b 電極パッド、
52 第2の高周波入出力用はんだボール、52a、52b 電極パッド、
61 第1の高周波入出力用金バンプ、61a、61b 電極パッド、
62 第1の高周波入出力用金バンプ、62a、62b 電極パッド、63 多段の金バンプ。
Claims (2)
- 基板および各々が内部に高周波半導体素子を収納した少なくとも2つの第1、第2のパッケージを有しこれらのパッケージを前記基板の主面と垂直方向に積層し、その下層である前記第1のパッケージを前記基板の主面に実装するよう構成された高周波回路モジュールであって、前記第1のパッケージは、第1の高周波半導体素子を収納するキャビティ内に配置され前記第1の高周波半導体素子の電極端子と接続される第1の内部端子と、前記第1のパッケージ下面に配置され前記基板の主面上に形成された電極パッドと接続される外部端子と、前記第1のパッケージ上面に配置され前記第2のパッケージと接続される第1の接続端子と、前記第1のパッケージ側壁内部に垂直方向に設けられ前記第1の内部端子と前記外部端子及び前記第1の内部端子と前記第1の接続端子を接続する第1の伝送線路を備えており、前記第2のパッケージは、第2の高周波半導体素子を収納するキャビティ内に配置され前記第2の高周波半導体素子の電極端子と接続される第2の内部端子と、前記第2のパッケージ下面に配置され前記第1のパッケージ上面に配置された前記第1の接続端子と接続される第2の接続端子と、前記第2のパッケージ側壁内部に垂直方向に設けられ前記第2の内部端子と前記第2の接続端子を接続する第2の伝送線路を備え、前記第1の伝送線路及び前記第2の伝送線路の一部は、キャスタレーション電極からなることを特徴とする高周波回路モジュール。
- 前記第1の伝送線路及び前記第2の伝送線路は、高周波信号入出力用のビアホールを中心とし、その周りを前記キャスタレーション電極が取り囲む同軸または略同軸線路構造であることを特徴とする請求項1記載の高周波回路モジュール。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002030037A JP3914059B2 (ja) | 2002-02-06 | 2002-02-06 | 高周波回路モジュール |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002030037A JP3914059B2 (ja) | 2002-02-06 | 2002-02-06 | 高周波回路モジュール |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003234452A JP2003234452A (ja) | 2003-08-22 |
JP3914059B2 true JP3914059B2 (ja) | 2007-05-16 |
Family
ID=27773961
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002030037A Expired - Fee Related JP3914059B2 (ja) | 2002-02-06 | 2002-02-06 | 高周波回路モジュール |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3914059B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5067038B2 (ja) * | 2007-06-22 | 2012-11-07 | ソニー株式会社 | 半導体装置 |
JP5262533B2 (ja) * | 2008-09-30 | 2013-08-14 | 豊田合成株式会社 | 半導体装置の製造方法 |
JP5884088B2 (ja) * | 2013-01-31 | 2016-03-15 | パナソニックIpマネジメント株式会社 | 電子部品実装方法 |
DE112018007440T5 (de) | 2018-04-06 | 2020-12-17 | Mitsubishi Electric Corporation | Halbleitervorrichtung |
EP4156261B1 (en) * | 2020-07-31 | 2024-10-09 | Mitsubishi Electric Corporation | Active phased array antenna |
CN115831880A (zh) * | 2023-02-13 | 2023-03-21 | 成都华兴大地科技有限公司 | 新型芯片集成封装结构 |
JP7462089B1 (ja) * | 2023-03-13 | 2024-04-04 | 株式会社フジクラ | 半導体パッケージ及びフェーズドアレイアンテナモジュール |
-
2002
- 2002-02-06 JP JP2002030037A patent/JP3914059B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003234452A (ja) | 2003-08-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7176506B2 (en) | High frequency chip packages with connecting elements | |
JP3013831B2 (ja) | Mmicパッケージ | |
KR100839067B1 (ko) | 전자 회로 모듈과 그 제조 방법 | |
TWI508362B (zh) | 積體波導封裝之系統及方法 | |
US20070096160A1 (en) | High frequency chip packages with connecting elements | |
US6545367B2 (en) | Semiconductor package substrate, semiconductor package | |
US20050230797A1 (en) | Chip packaging structure | |
JP4504204B2 (ja) | 接続要素を有する高周波チップパッケージ | |
CN113838845B (zh) | 一种基于三维堆叠气密封装的tr组件及组装方法 | |
KR20150068495A (ko) | 플립 칩 실장을 이용하는 웨이퍼 레벨 패키징 | |
US8981881B2 (en) | Stacked module | |
JP4823155B2 (ja) | 電子部品収納用パッケージならびに電子装置および光半導体装置 | |
US20050116322A1 (en) | Circuit module | |
KR101363392B1 (ko) | 고출력 증폭기용 GaN 반도체 패키지 및 그 제조방법 | |
JP3914059B2 (ja) | 高周波回路モジュール | |
CN109904128B (zh) | 基于硅基载板的三维集成t/r组件封装结构及封装方法 | |
JP2022092959A (ja) | 高周波モジュール | |
JP2002158509A (ja) | 高周波回路モジュールおよびその製造方法 | |
US6933603B2 (en) | Multi-substrate layer semiconductor packages and method for making same | |
WO2021033418A1 (ja) | 高周波モジュール | |
JP2022092960A (ja) | 高周波モジュール | |
JP2003068907A (ja) | 高周波機能モジュール及びその多層実装構造 | |
JP4820798B2 (ja) | 半導体装置 | |
KR100631509B1 (ko) | 반도체 소자의 모듈 패키지 및 그 제조방법 | |
JPH0677361A (ja) | マルチチップモジュール |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041116 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061024 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061031 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061214 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070116 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070201 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100209 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110209 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120209 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130209 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |