JPH07135468A - Ｄ／ａコンバータ装置 - Google Patents
Ｄ／ａコンバータ装置Info
- Publication number
- JPH07135468A JPH07135468A JP30469193A JP30469193A JPH07135468A JP H07135468 A JPH07135468 A JP H07135468A JP 30469193 A JP30469193 A JP 30469193A JP 30469193 A JP30469193 A JP 30469193A JP H07135468 A JPH07135468 A JP H07135468A
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Abstract
(57)【要約】
【目的】 スタンバイモード機能付きのＤ／Ａコンバー
タにおいて、スタンバイモード制御を、チャンネル数が
増大しても単一の制御入力端子からのみ可能とする。 【構成】 ディジタルデータと、このディジタルデータ
のチャンネルを示すチャンネルデータと、更には、スタ
ンバイモードを示すスタンバイデータとを、シリアルデ
ータとしてシフトレジスタ１へ入力して取込む。チャン
ネルデータをデコーダ２にてデコードして該当チャンネ
ルに対応するデータラッチ５−１〜５−８の１つを介し
てディジタルデータを対応チャンネルのＤ／Ａコンバー
タ４−１〜４−８の１つへ入力すると共に、スタンバイ
データもそのＤ／Ａコンバータへ入力する。
タにおいて、スタンバイモード制御を、チャンネル数が
増大しても単一の制御入力端子からのみ可能とする。 【構成】 ディジタルデータと、このディジタルデータ
のチャンネルを示すチャンネルデータと、更には、スタ
ンバイモードを示すスタンバイデータとを、シリアルデ
ータとしてシフトレジスタ１へ入力して取込む。チャン
ネルデータをデコーダ２にてデコードして該当チャンネ
ルに対応するデータラッチ５−１〜５−８の１つを介し
てディジタルデータを対応チャンネルのＤ／Ａコンバー
タ４−１〜４−８の１つへ入力すると共に、スタンバイ
データもそのＤ／Ａコンバータへ入力する。
Description
【０００１】
【産業上の利用分野】本発明はＤ／Ａコンバータ装置に
関し、特にスタンバイ（待機状態）モードを有するＤ／
Ａコンバータ装置に関するものである。
関し、特にスタンバイ（待機状態）モードを有するＤ／
Ａコンバータ装置に関するものである。
【０００２】
【従来の技術】Ｄ／Ａコンバータ装置の変換方式とし
て、抵抗回路網としていわゆるＲ−２Ｒ方式や抵抗ラダ
ー方式の回路を用いたものがあり、これ等はＤ／Ａ変換
すべきディジタルデータの各ビットの１，０に応じて、
夫々重み付けられた抵抗素子に対する電流のオンオフを
行って、抵抗回路網に生ずる電圧や電流によりアナログ
信号を得るものである。
て、抵抗回路網としていわゆるＲ−２Ｒ方式や抵抗ラダ
ー方式の回路を用いたものがあり、これ等はＤ／Ａ変換
すべきディジタルデータの各ビットの１，０に応じて、
夫々重み付けられた抵抗素子に対する電流のオンオフを
行って、抵抗回路網に生ずる電圧や電流によりアナログ
信号を得るものである。
【０００３】この抵抗回路網を用いたＤ／Ａコンバータ
装置では、ディジタルデータが入力されないいわゆるス
タンバイモード（待機状態）を有するものが多いが、こ
のスタンバイモード時には抵抗回路網にスタンバイ電流
が流れて消費電力が生ずることを防止する必要がある。
装置では、ディジタルデータが入力されないいわゆるス
タンバイモード（待機状態）を有するものが多いが、こ
のスタンバイモード時には抵抗回路網にスタンバイ電流
が流れて消費電力が生ずることを防止する必要がある。
【０００４】このスタンバイ電流をなくす技術として、
特開昭６０−２５６２２９号公報や特開平２−１７１０
２７号公報等に見られる様に多くの提案がなされてい
る。
特開昭６０−２５６２２９号公報や特開平２−１７１０
２７号公報等に見られる様に多くの提案がなされてい
る。
【０００５】図３はＲ−２Ｒ方式のＤ／Ａコンバータで
あって、スタンバイ電流を防止した従来例の回路図であ
る。図３において、Ｒ−２Ｒ抵抗ラダー回路３０は、デ
ィジタル入力ＩＮのビット数Ｎに対応するＣ−ＭＯＳイ
ンバータ３１〜３Ｎの各出力により駆動されるようにな
っている。これ等各Ｃ−ＭＯＳインバータ３１〜３Ｎは
ディジタル入力ＩＮの各ビットを反転するインバータゲ
ート２１〜２Ｎにより夫々に駆動されている。
あって、スタンバイ電流を防止した従来例の回路図であ
る。図３において、Ｒ−２Ｒ抵抗ラダー回路３０は、デ
ィジタル入力ＩＮのビット数Ｎに対応するＣ−ＭＯＳイ
ンバータ３１〜３Ｎの各出力により駆動されるようにな
っている。これ等各Ｃ−ＭＯＳインバータ３１〜３Ｎは
ディジタル入力ＩＮの各ビットを反転するインバータゲ
ート２１〜２Ｎにより夫々に駆動されている。
【０００６】各ＣＭＯＳインバータ３１〜３Ｎには高電
源電位Ｈと低電源電位Ｌとが動作電源として供給されて
いる。高電源電圧Ｈは制御信号ＣＯＮＴによりオンオフ
されるスイッチ４０を介して各Ｃ−ＭＯＳインバータへ
バイアスとして供給されているものとする。
源電位Ｈと低電源電位Ｌとが動作電源として供給されて
いる。高電源電圧Ｈは制御信号ＣＯＮＴによりオンオフ
されるスイッチ４０を介して各Ｃ−ＭＯＳインバータへ
バイアスとして供給されているものとする。
【０００７】かかる構成において、通常時にはスイッチ
４０はオンとなっており、Ｃ−ＭＯＳインバータ３１〜
３Ｎの全ては電源が供給されて活性状態にある。従っ
て、ディジタル入力ＩＮの各ビットのうち“１”を示す
ビットに対応するインバータゲートの出力は“０”とな
り、よってそれに対応するＣ−ＭＯＳイレンバータのＰ
チャンネルＭＯＳトランジスタはオン、ＮチャンネルＭ
ＯＳトランジスタはオフとなり、それに対応する抵抗網
３０内の２Ｒ抵抗は高電源電位Ｈに接続される。
４０はオンとなっており、Ｃ−ＭＯＳインバータ３１〜
３Ｎの全ては電源が供給されて活性状態にある。従っ
て、ディジタル入力ＩＮの各ビットのうち“１”を示す
ビットに対応するインバータゲートの出力は“０”とな
り、よってそれに対応するＣ−ＭＯＳイレンバータのＰ
チャンネルＭＯＳトランジスタはオン、ＮチャンネルＭ
ＯＳトランジスタはオフとなり、それに対応する抵抗網
３０内の２Ｒ抵抗は高電源電位Ｈに接続される。
【０００８】逆に、ディジタル入力ＩＮのうち“０”を
示すビットに対応する２Ｒ抵抗は低電源電位Ｌに接続さ
れることになる。
示すビットに対応する２Ｒ抵抗は低電源電位Ｌに接続さ
れることになる。
【０００９】その結果、ディジタル入力データＩＮのビ
ットの組合せに応じて抵抗網３０内の各抵抗が高電源電
位Ｈに接続されることになり、出力ＯＵＴにはそれに対
応したアナログ電圧が得られるようになっている。
ットの組合せに応じて抵抗網３０内の各抵抗が高電源電
位Ｈに接続されることになり、出力ＯＵＴにはそれに対
応したアナログ電圧が得られるようになっている。
【００１０】次に、スタンバイモードでは、制御信号Ｃ
ＯＮＴによりスイッチ４０がオフとされ、従ってＣ−Ｍ
ＯＳインバータ３１〜３Ｎの全ては非活性状態となり、
ディジタル入力ＩＮに無関係にＲ−２Ｒ抵抗ラダー回路
３０には電源は供給されない。よって、出力ＯＵＴはゼ
ロスケールとなり、スタンバイモードとなり、消費電力
が生じないようになっている。
ＯＮＴによりスイッチ４０がオフとされ、従ってＣ−Ｍ
ＯＳインバータ３１〜３Ｎの全ては非活性状態となり、
ディジタル入力ＩＮに無関係にＲ−２Ｒ抵抗ラダー回路
３０には電源は供給されない。よって、出力ＯＵＴはゼ
ロスケールとなり、スタンバイモードとなり、消費電力
が生じないようになっている。
【００１１】図４は従来技術を示す他の回路例であっ
て、図３と同等部分は同一符号にて示している。本例で
は、スタンバイモード時にオフとなるスイッチ４０（図
３参照）の代わりに、スタンバイモード時にディジタル
入力ＩＮをカットすると共にＣ−ＭＯＳインバータ３１
〜３Ｎへの駆動信号を全て“１”とするオアゲート４１
〜４Ｎを設けたものである。
て、図３と同等部分は同一符号にて示している。本例で
は、スタンバイモード時にオフとなるスイッチ４０（図
３参照）の代わりに、スタンバイモード時にディジタル
入力ＩＮをカットすると共にＣ−ＭＯＳインバータ３１
〜３Ｎへの駆動信号を全て“１”とするオアゲート４１
〜４Ｎを設けたものである。
【００１２】すなわち、ディジタル入力ＩＮの各ビット
対応に２入力オアゲート４１〜４Ｎを設け、各オアゲー
ト４１〜４Ｎの１入力には対応ビットをインバータゲー
ト２１〜２Ｎを介して供給し、他入力には制御信号ＣＯ
ＮＴを共通に供給している。そして、これ等各オアゲー
ト４１〜４Ｎの出力により各Ｃ−ＭＯＳインバータ３１
〜３Ｎを駆動するようになっている。
対応に２入力オアゲート４１〜４Ｎを設け、各オアゲー
ト４１〜４Ｎの１入力には対応ビットをインバータゲー
ト２１〜２Ｎを介して供給し、他入力には制御信号ＣＯ
ＮＴを共通に供給している。そして、これ等各オアゲー
ト４１〜４Ｎの出力により各Ｃ−ＭＯＳインバータ３１
〜３Ｎを駆動するようになっている。
【００１３】通常モード時には、制御信号ＣＯＮＴは
“０”であるから、各オアゲート４１〜４Ｎの出力は各
ビットのインバータ２１〜２Ｎを経た信号そのままとな
り、よって図３の場合と同様にＤ／Ａコンバータ動作を
なす。
“０”であるから、各オアゲート４１〜４Ｎの出力は各
ビットのインバータ２１〜２Ｎを経た信号そのままとな
り、よって図３の場合と同様にＤ／Ａコンバータ動作を
なす。
【００１４】スタンバイモード時には、制御信号ＣＯＮ
Ｔは“１”であり、よって各オアゲート４１〜４Ｎの出
力は“１”になり、全Ｃ−ＭＯＳインバータ３１〜３Ｎ
の出力には低電源電位Ｌが導出されて、抵抗回路網３０
には何等電流は流れない。よって、出力ＯＵＴはゼロス
ケールとなりスタンバイモードとなるのである。
Ｔは“１”であり、よって各オアゲート４１〜４Ｎの出
力は“１”になり、全Ｃ−ＭＯＳインバータ３１〜３Ｎ
の出力には低電源電位Ｌが導出されて、抵抗回路網３０
には何等電流は流れない。よって、出力ＯＵＴはゼロス
ケールとなりスタンバイモードとなるのである。
【００１５】尚、Ｒ−２Ｒ方式の抵抗回路網に限らず他
の抵抗ラダー方式の場合にも同様な構成が採用されるも
のである。
の抵抗ラダー方式の場合にも同様な構成が採用されるも
のである。
【００１６】
【発明が解決しようとする課題】従来のこの種のスタン
バイモード付きのＤ／Ａコンバータ装置では、スタンバ
イモード設定用の制御信号ＣＯＮＴを、Ｄ／Ａ変換デー
タ（ディジタルデータ）とは別の制御データとして取扱
うようになっている。
バイモード付きのＤ／Ａコンバータ装置では、スタンバ
イモード設定用の制御信号ＣＯＮＴを、Ｄ／Ａ変換デー
タ（ディジタルデータ）とは別の制御データとして取扱
うようになっている。
【００１７】そのために、制御信号入力端子が別に必要
であり、特に複数チャンネルのＤ／Ａコンバータを１つ
の半導体チップ内に集積化して、各Ｄ／Ａコンバータを
別々にスタンバイモードに設定制御する必要がある場合
には、チャンネル数分の制御信号入力端子が必要となる
という欠点がある。
であり、特に複数チャンネルのＤ／Ａコンバータを１つ
の半導体チップ内に集積化して、各Ｄ／Ａコンバータを
別々にスタンバイモードに設定制御する必要がある場合
には、チャンネル数分の制御信号入力端子が必要となる
という欠点がある。
【００１８】スタンバイモードの制御をソフトウェア的
に制御することも考えられるが、この場合もディジタル
データとスタンバイ制御信号とは個別に取扱う必要があ
り、よってスタンバイモード設定用ソフトウェアの作成
が必要になるという欠点がある。
に制御することも考えられるが、この場合もディジタル
データとスタンバイ制御信号とは個別に取扱う必要があ
り、よってスタンバイモード設定用ソフトウェアの作成
が必要になるという欠点がある。
【００１９】本発明の目的は、ディジタルデータとスタ
ンバイモード制御信号とをシリアルデータとして取扱
い、複数チャンネルのＤ／Ａコンバータに用いても単１
の入力端子のみを設けるだけで良いＤ／Ａコンバータ装
置を提供することである。
ンバイモード制御信号とをシリアルデータとして取扱
い、複数チャンネルのＤ／Ａコンバータに用いても単１
の入力端子のみを設けるだけで良いＤ／Ａコンバータ装
置を提供することである。
【００２０】
【課題を解決するための手段】本発明によるＤ／Ａコン
バータ装置は、複数チャンネルのディジタルデータを夫
々アナログ化すべく各チャンネルに夫々対応して設けら
れたＲ−２Ｒ方式や抵抗ラダー方式の複数の抵抗回路網
と、前記抵抗回路網各々に対応して設けられ対応抵抗回
路網へのスタンバイ時の電流供給を遮断制御するスイッ
チング手段と、１つのチャンネルのディジタルデータ、
このディジタルデータのチャンネルを示すチャンネルデ
ータ及びスタンバイ時かどうかを示すスタンバイデータ
をシリアルに取込んで格納するレジスタ手段と、前記チ
ャンネルデータが示すチャンネルに対応した抵抗回路網
へ前記レジスタ手段の格納ディジタルデータ及び前記ス
タンバイデータを供給するデータ供給手段とを含み、前
記スタンバイデータに応じて対応チャンネルの前記スイ
ッチング手段を制御するようにしたことを特徴とする。
バータ装置は、複数チャンネルのディジタルデータを夫
々アナログ化すべく各チャンネルに夫々対応して設けら
れたＲ−２Ｒ方式や抵抗ラダー方式の複数の抵抗回路網
と、前記抵抗回路網各々に対応して設けられ対応抵抗回
路網へのスタンバイ時の電流供給を遮断制御するスイッ
チング手段と、１つのチャンネルのディジタルデータ、
このディジタルデータのチャンネルを示すチャンネルデ
ータ及びスタンバイ時かどうかを示すスタンバイデータ
をシリアルに取込んで格納するレジスタ手段と、前記チ
ャンネルデータが示すチャンネルに対応した抵抗回路網
へ前記レジスタ手段の格納ディジタルデータ及び前記ス
タンバイデータを供給するデータ供給手段とを含み、前
記スタンバイデータに応じて対応チャンネルの前記スイ
ッチング手段を制御するようにしたことを特徴とする。
【００２１】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。
る。
【００２２】図１は本発明の実施例のブロック図であ
り、本例ではチャンネル数が８とした場合を示してお
り、各チャンネルのＤ／Ａコンバータの構成は図４に示
した回路構成を適用しており、各チャンネルに対応した
８つのＤ／Ａコンバータ４−１〜４−８が設けられてい
る。
り、本例ではチャンネル数が８とした場合を示してお
り、各チャンネルのＤ／Ａコンバータの構成は図４に示
した回路構成を適用しており、各チャンネルに対応した
８つのＤ／Ａコンバータ４−１〜４−８が設けられてい
る。
【００２３】入力データＩＮはシリアルデータであるも
のとし、Ｄ／Ａ変換されるべき各チャンネルのディジタ
ルデータは８ビット（Ｄ0 〜Ｄ7 ）であり、スタンバイ
時かどうかを示すスタンバイデータは１ビット（Ｄ8 ）
であり、当該８ビットデータがどのチャンネルのものか
を示すチャンネルデータは３ビット（Ｄ9 〜Ｄ11）であ
る。これ等合計１２ビットがシリアル入力ＩＮとなり、
１２ビットのシフトレジスタ１に順次取込まれるように
なっている。
のとし、Ｄ／Ａ変換されるべき各チャンネルのディジタ
ルデータは８ビット（Ｄ0 〜Ｄ7 ）であり、スタンバイ
時かどうかを示すスタンバイデータは１ビット（Ｄ8 ）
であり、当該８ビットデータがどのチャンネルのものか
を示すチャンネルデータは３ビット（Ｄ9 〜Ｄ11）であ
る。これ等合計１２ビットがシリアル入力ＩＮとなり、
１２ビットのシフトレジスタ１に順次取込まれるように
なっている。
【００２４】シフトレジスタ１に取込まれた８ビットデ
ータ（Ｄ0 〜Ｄ7 ）は、各チャンネル対応に設けられて
いる８ビットレジスタ（ラッチ）５−１〜５−８に夫々
並列的に入力可能となっている。この８ビットデータを
どのチャンネルの８ビットレジスタへ取込むかは、チャ
ンネルデコーダ２により決定されるものであり、シフト
レジスタ１の３ビットチャンネルデータ（Ｄ9 〜Ｄ11）
に応じて決定されることになる。
ータ（Ｄ0 〜Ｄ7 ）は、各チャンネル対応に設けられて
いる８ビットレジスタ（ラッチ）５−１〜５−８に夫々
並列的に入力可能となっている。この８ビットデータを
どのチャンネルの８ビットレジスタへ取込むかは、チャ
ンネルデコーダ２により決定されるものであり、シフト
レジスタ１の３ビットチャンネルデータ（Ｄ9 〜Ｄ11）
に応じて決定されることになる。
【００２５】また、１ビットのスタンバイデータ（Ｄ8
）は１ビットラッチ３へ取込まれて、全てのチャンネ
ルのＤ／Ａコンバータ４−１〜４−８の共通スタンバイ
制御信号入力となっている。
）は１ビットラッチ３へ取込まれて、全てのチャンネ
ルのＤ／Ａコンバータ４−１〜４−８の共通スタンバイ
制御信号入力となっている。
【００２６】先ず、８ビットのシリアルディジタルデー
タと、スタンバイモードを示す１ビットのスタンバイデ
ータと、更には３ビットのチャンネルデータとが、シリ
アルデータとしてシフトレジスタ１へビットバイビット
に取込まれる。
タと、スタンバイモードを示す１ビットのスタンバイデ
ータと、更には３ビットのチャンネルデータとが、シリ
アルデータとしてシフトレジスタ１へビットバイビット
に取込まれる。
【００２７】全てのビットが取込まれると、８ビットデ
ータは各チャンネル対応のレジスタ５−１〜５−８へ転
送されるが、このとき、デコーダ２へもチャンネルデー
タが転送されてデコードされ、このチャンネルデータに
より示されたチャンネルに対応するレジスタ５−１〜５
−８の１つにのみ８ビットデータはラッチされることに
なる。
ータは各チャンネル対応のレジスタ５−１〜５−８へ転
送されるが、このとき、デコーダ２へもチャンネルデー
タが転送されてデコードされ、このチャンネルデータに
より示されたチャンネルに対応するレジスタ５−１〜５
−８の１つにのみ８ビットデータはラッチされることに
なる。
【００２８】この８ビットデータは対応Ｄ／Ａコンバー
タへ供給されてＤ／Ａ変換されるが、このとき、１ビッ
トのスタンバイデータがスタンバイモード（“１”）を
示すものであれば、各Ｄ／Ａコンバータ４−１〜４−８
内のオアゲート４１〜４８の出力が全て強制的に“１”
となり、スタンバイモードとなるのである。
タへ供給されてＤ／Ａ変換されるが、このとき、１ビッ
トのスタンバイデータがスタンバイモード（“１”）を
示すものであれば、各Ｄ／Ａコンバータ４−１〜４−８
内のオアゲート４１〜４８の出力が全て強制的に“１”
となり、スタンバイモードとなるのである。
【００２９】図２は本発明の他の実施例のブロック図で
あり、図１と同等部分は同一符号にて示している。本例
では、１ビットのスタンバイデータを８ビットのディジ
タルデータと共に、チャンネル対応の各レジスタ５−１
〜５−８に別々に供給する様にしたものであり、よっ
て、各レジスタ５−１〜５−８は９ビットのラッチ回路
とされている。
あり、図１と同等部分は同一符号にて示している。本例
では、１ビットのスタンバイデータを８ビットのディジ
タルデータと共に、チャンネル対応の各レジスタ５−１
〜５−８に別々に供給する様にしたものであり、よっ
て、各レジスタ５−１〜５−８は９ビットのラッチ回路
とされている。
【００３０】こうすることにより、スタンバイモードを
各チャンネル毎に独立に設定制御できることになる。
各チャンネル毎に独立に設定制御できることになる。
【００３１】尚、本例では、Ｒ−２Ｒ方式について示し
たが、一般のラダー抵抗網について適用可能であり、ま
た図３の回路にも適用できることは明らかである。
たが、一般のラダー抵抗網について適用可能であり、ま
た図３の回路にも適用できることは明らかである。
【００３２】
【発明の効果】本発明によれば、ディジタルデータとス
タンバイモードデータとをシリアルデータとしてシフト
レジスタに取込んで、各チャンネルへ夫々必要に応じて
これ等取込みデータを供給するようにしたので、チャン
ネル数が増えても、外部からのデータ入力端子は１つで
良く、集積化に好適となるという効果がある。
タンバイモードデータとをシリアルデータとしてシフト
レジスタに取込んで、各チャンネルへ夫々必要に応じて
これ等取込みデータを供給するようにしたので、チャン
ネル数が増えても、外部からのデータ入力端子は１つで
良く、集積化に好適となるという効果がある。
【００３３】また、複数チャンネルのＤ／Ａコンバータ
のスタンバイモードの設定制御を、全チャンネル同時や
チャンネル個別とすることができるという効果もある。
のスタンバイモードの設定制御を、全チャンネル同時や
チャンネル個別とすることができるという効果もある。
【図１】本発明の一実施例のブロック図である。
【図２】本発明の他の実施例のブロック図である。
【図３】従来のＤ／Ａコンバータの一例を示すブロック
図である。
図である。
【図４】従来のＤ／Ａコンバータの他の例を示すブロッ
ク図である。
ク図である。
１ シフトレジスタ ２ チャンネルデコーダ ３ スタンバイデータラッチ ４−１〜４−８ Ｄ／Ａコンバータ ５−１〜５−８ データラッチ ２１〜２Ｎ インバータゲート ３０ 抵抗回路網 ３１〜３Ｎ Ｃ−ＭＯＳインバータ ４０ スイッチ ４１〜４Ｎ オアゲート
Claims (3)
- 【請求項１】 複数チャンネルのディジタルデータを夫
々アナログ化すべく各チャンネルに夫々対応して設けら
れたＲ−２Ｒ方式や抵抗ラダー方式の複数の抵抗回路網
と、 前記抵抗回路網各々に対応して設けられ対応抵抗回路網
へのスタンバイ時の電流供給を遮断制御するスイッチン
グ手段と、 １つのチャンネルのディジタルデータ、このディジタル
データのチャンネルを示すチャンネルデータ及びスタン
バイ時かどうかを示すスタンバイデータをシリアルに取
込んで格納するレジスタ手段と、 前記チャンネルデータが示すチャンネルに対応した抵抗
回路網へ前記レジスタ手段の格納ディジタルデータ及び
前記スタンバイデータを供給するデータ供給手段とを含
み、 前記スタンバイデータに応じて対応チャンネルの前記ス
イッチング手段を制御するようにしたことを特徴とする
Ｄ／Ａコンバータ装置。 - 【請求項２】 前記スタンバイデータは各チャンネル個
別に供給されるように構成したことを特徴とする請求項
１記載のＤ／Ａコンバータ装置。 - 【請求項３】 前記スタンバイデータは全チャンネルに
共通に供給されるように構成したことを特徴とする請求
項１記載のＤ／Ａコンバータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30469193A JPH07135468A (ja) | 1993-11-10 | 1993-11-10 | Ｄ／ａコンバータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30469193A JPH07135468A (ja) | 1993-11-10 | 1993-11-10 | Ｄ／ａコンバータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07135468A true JPH07135468A (ja) | 1995-05-23 |
Family
ID=17936066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30469193A Pending JPH07135468A (ja) | 1993-11-10 | 1993-11-10 | Ｄ／ａコンバータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07135468A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014241422A (ja) * | 2001-03-02 | 2014-12-25 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 混合アナログおよびデジタル集積回路 |
| US10289579B2 (en) | 2015-12-10 | 2019-05-14 | Qualcomm Incorporated | Digital aggregation of interrupts from peripheral devices |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02114721A (ja) * | 1988-10-25 | 1990-04-26 | Mitsubishi Electric Corp | デジタル−アナログ変換器 |
| JPH02171027A (ja) * | 1988-12-23 | 1990-07-02 | Matsushita Electric Ind Co Ltd | Ｒ―２ｒ型ｄ／ａ変換器 |
| JPH04170112A (ja) * | 1990-11-01 | 1992-06-17 | Fujitsu Ltd | Ｒ―２ｒ型ｄ／ａコンバータ |
| JPH057159A (ja) * | 1990-08-18 | 1993-01-14 | Fujitsu Ltd | デイジタル−アナログ変換器 |
-
1993
- 1993-11-10 JP JP30469193A patent/JPH07135468A/ja active Pending
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