JP3092551B2 - D/aコンバータ - Google Patents
D/aコンバータInfo
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- JP3092551B2 JP3092551B2 JP09228566A JP22856697A JP3092551B2 JP 3092551 B2 JP3092551 B2 JP 3092551B2 JP 09228566 A JP09228566 A JP 09228566A JP 22856697 A JP22856697 A JP 22856697A JP 3092551 B2 JP3092551 B2 JP 3092551B2
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Description
【0001】
【発明の属する技術分野】本発明は、R−2Rラダー回
路と、正基準電圧端子と、負基準電圧端子と、バイナリ
データ入力端子と、D/A出力端子と、正基準電圧端子
とR−2Rラダー回路の間に設けられたスタンバイ機能
付バッファアンプとを有するD/Aコンバータに関す
る。
路と、正基準電圧端子と、負基準電圧端子と、バイナリ
データ入力端子と、D/A出力端子と、正基準電圧端子
とR−2Rラダー回路の間に設けられたスタンバイ機能
付バッファアンプとを有するD/Aコンバータに関す
る。
【0002】
【従来の技術】図5は従来の代表的なD/Aコンバータ
の回路図である。図5に示すD/Aコンバータは、R−
2Rラダー回路を構成する、抵抗値がRのn−1個の抵
抗R11,・・・,R1i,・・・,R1n-1,および抵抗値
が2Rの(n+1)個の抵抗R 21,・・・,R2i,・・
・,R2n-1,R2n,R2n+1,と、2種類の電圧のいずれ
かを選択するn個のスイッチSW1・・・,SWi ,・
・・,SWn-1 ,SWnと、n個のバイナリデータBD
を入力するバイナリデータ入力端子BDINで構成され
る。
の回路図である。図5に示すD/Aコンバータは、R−
2Rラダー回路を構成する、抵抗値がRのn−1個の抵
抗R11,・・・,R1i,・・・,R1n-1,および抵抗値
が2Rの(n+1)個の抵抗R 21,・・・,R2i,・・
・,R2n-1,R2n,R2n+1,と、2種類の電圧のいずれ
かを選択するn個のスイッチSW1・・・,SWi ,・
・・,SWn-1 ,SWnと、n個のバイナリデータBD
を入力するバイナリデータ入力端子BDINで構成され
る。
【0003】スイッチSW1 〜SWn の切替えはバイナ
リデータ入力端子BDINからnビットのバイナリデー
タBDがクロック入力(CLK)に同期して入力され、
入力確定信号Loadが入力されることで決定される。
スイッチSW1〜SWnの切替えによりR−2Rラダー回
路の合成抵抗値が変化する。D/A出力端子Voutに
はR−2Rラダー回路の合成抵抗値により決定される正
基準電圧VrefUと負基準電圧VrefLの間の電圧
が出力される。出力電圧の分解能はスイッチSW1〜S
Wnの個数n(=バイナリデータの数)で決まり、2の
n乗となる。
リデータ入力端子BDINからnビットのバイナリデー
タBDがクロック入力(CLK)に同期して入力され、
入力確定信号Loadが入力されることで決定される。
スイッチSW1〜SWnの切替えによりR−2Rラダー回
路の合成抵抗値が変化する。D/A出力端子Voutに
はR−2Rラダー回路の合成抵抗値により決定される正
基準電圧VrefUと負基準電圧VrefLの間の電圧
が出力される。出力電圧の分解能はスイッチSW1〜S
Wnの個数n(=バイナリデータの数)で決まり、2の
n乗となる。
【0004】上述の従来のR−2R方式のD/Aコンバ
ータではD/A出力端子Voutを使用していない場合
においてもスイッチSW1〜SWnの状態によってR−2
Rラダー回路の抵抗に電流が流れるために、電流を消費
する。図6はバイナリデータBDとR−2Rラダー回路
の抵抗(合成抵抗値に換算)に流れる電流の関係を示
す。例えば、スイッチSW1のみ負基準電圧VrefL
側に接続し、残りの全てのスイッチを正基準電圧Vre
fU側に接続した場合、R−2Rラダー回路の抵抗に流
れる電流Iは(VrefU−VrefL)/4Rとな
り、VrefU=5V,VrefL=0V,R=10k
Ωとすると、I=125μAとなり、R−2Rラダー回
路には常時125μAの電流が流れることになる。した
がって、D/A出力端子Voutを使用していない場合
にR−2Rラダー回路に流れる電流を抑えるためには一
旦出力電圧を正基準電圧VerfUに設定する(n個の
バイナリデータBDによりスイッチSW1〜SWn全てを
正基準電圧VerfU側に設定する)必要がある。ま
た、再度D/A出力端子Voutを使用する場合にはバ
イナリデータBDを再設定する必要がある。
ータではD/A出力端子Voutを使用していない場合
においてもスイッチSW1〜SWnの状態によってR−2
Rラダー回路の抵抗に電流が流れるために、電流を消費
する。図6はバイナリデータBDとR−2Rラダー回路
の抵抗(合成抵抗値に換算)に流れる電流の関係を示
す。例えば、スイッチSW1のみ負基準電圧VrefL
側に接続し、残りの全てのスイッチを正基準電圧Vre
fU側に接続した場合、R−2Rラダー回路の抵抗に流
れる電流Iは(VrefU−VrefL)/4Rとな
り、VrefU=5V,VrefL=0V,R=10k
Ωとすると、I=125μAとなり、R−2Rラダー回
路には常時125μAの電流が流れることになる。した
がって、D/A出力端子Voutを使用していない場合
にR−2Rラダー回路に流れる電流を抑えるためには一
旦出力電圧を正基準電圧VerfUに設定する(n個の
バイナリデータBDによりスイッチSW1〜SWn全てを
正基準電圧VerfU側に設定する)必要がある。ま
た、再度D/A出力端子Voutを使用する場合にはバ
イナリデータBDを再設定する必要がある。
【0005】図7は上述の従来のR/2R方式のD/A
コンバータにスタンバイ機能付バッファアンプを追加し
た回路例である。D/A出力端子未使用時に消費電流を
抑えることができ、かつ基準電圧を安定化することがで
きる。
コンバータにスタンバイ機能付バッファアンプを追加し
た回路例である。D/A出力端子未使用時に消費電流を
抑えることができ、かつ基準電圧を安定化することがで
きる。
【0006】図7において、図6の従来のD/Aコンバ
ータの第(n+1)番目の抵抗R2n +1と正基準電圧端子
VerfUの間にバッファアンプ1を挿入し、抵抗R
2n+1とバッファアンプ1の出力端子を接続し、正基準電
圧端子VerfUとバッファアンプ1の入力端子を接続
する。バッファアンプ1はその出力をハイインピーダン
ス状態にすることが可能なスタンバイ端子を有し、D/
A出力端子Voutの未使用時にはスタンバイ入力信号
STBYを“1”状態にすることによりバッファアンプ
1の出力をハイインピーダンスにすることでR−2Rラ
ダー回路への電流供給を止め、消費電流を抑えることが
できる。
ータの第(n+1)番目の抵抗R2n +1と正基準電圧端子
VerfUの間にバッファアンプ1を挿入し、抵抗R
2n+1とバッファアンプ1の出力端子を接続し、正基準電
圧端子VerfUとバッファアンプ1の入力端子を接続
する。バッファアンプ1はその出力をハイインピーダン
ス状態にすることが可能なスタンバイ端子を有し、D/
A出力端子Voutの未使用時にはスタンバイ入力信号
STBYを“1”状態にすることによりバッファアンプ
1の出力をハイインピーダンスにすることでR−2Rラ
ダー回路への電流供給を止め、消費電流を抑えることが
できる。
【0007】再度D/A出力端子Voutを使用する際
にはスタンバイ入力信号STBYを“0”状態とするこ
とでバッファアンプ1が動作し、R−2Rラダー回路に
電流が供給される。
にはスタンバイ入力信号STBYを“0”状態とするこ
とでバッファアンプ1が動作し、R−2Rラダー回路に
電流が供給される。
【0008】また、バッファアンプ1を内蔵することに
より、バッファンプ1の出力インピーダンスが無視でき
るほど小さくインピーダンス変化の役割を果たすため、
通常動作時において正基準電圧端子VerfUのインピ
ーダンスがR−2Rラダー回路の抵抗値に比較して大き
い場合においても、一定の電流をR−2Rラダー回路に
供給することができる。例えば、バッファアンプを内蔵
していない従来のD/Aコンバータにおいて図8のよう
に外部電源から分割抵抗を用いて基準電圧を得ている場
合、外部電源5V,外部電源の分割抵抗をR=10k
Ω,R−2Rラダー回路の抵抗値をR=10kΩとした
ときの基準電圧端子の基準電圧とR−2Rラダー回路に
流れる電流の関係は図9のようになる。このことからわ
かるように、R−2Rラダー回路に流れる電流によって
基準電圧端子の基準電圧は最大、(2.5−2.22)
=0.28Vの誤差電圧が生じることになる。
より、バッファンプ1の出力インピーダンスが無視でき
るほど小さくインピーダンス変化の役割を果たすため、
通常動作時において正基準電圧端子VerfUのインピ
ーダンスがR−2Rラダー回路の抵抗値に比較して大き
い場合においても、一定の電流をR−2Rラダー回路に
供給することができる。例えば、バッファアンプを内蔵
していない従来のD/Aコンバータにおいて図8のよう
に外部電源から分割抵抗を用いて基準電圧を得ている場
合、外部電源5V,外部電源の分割抵抗をR=10k
Ω,R−2Rラダー回路の抵抗値をR=10kΩとした
ときの基準電圧端子の基準電圧とR−2Rラダー回路に
流れる電流の関係は図9のようになる。このことからわ
かるように、R−2Rラダー回路に流れる電流によって
基準電圧端子の基準電圧は最大、(2.5−2.22)
=0.28Vの誤差電圧が生じることになる。
【0009】一方、基準電圧端子とR−2Rラダー回路
の間にバッファンプを挿入した場合、R−2Rラダー回
路の電流値に関わらず安定した基準電圧とすることが可
能となる。
の間にバッファンプを挿入した場合、R−2Rラダー回
路の電流値に関わらず安定した基準電圧とすることが可
能となる。
【0010】
【発明が解決しようとする課題】ところが、上述の図7
のD/Aコンバータはスタンバイ機能付バッファンプの
制御用にスタンバイ端子を有するため、この端子のため
に制御用IC(例としてマイコン)の出力ポートを少な
くとも1端子消費することになる。
のD/Aコンバータはスタンバイ機能付バッファンプの
制御用にスタンバイ端子を有するため、この端子のため
に制御用IC(例としてマイコン)の出力ポートを少な
くとも1端子消費することになる。
【0011】上述した従来のスタンバイ機能付バッファ
アンプを追加したD/Aコンバータでは、マイコンとの
通信にポートを消費してしまうため、制御用ICにポー
ト数の制限がある場合にはスタンバイ端子を利用できな
くなるという問題がある。
アンプを追加したD/Aコンバータでは、マイコンとの
通信にポートを消費してしまうため、制御用ICにポー
ト数の制限がある場合にはスタンバイ端子を利用できな
くなるという問題がある。
【0012】本発明の目的は、制御用ICの使用ポート
数を抑えることができるD/Aコンバータを提供するこ
とにある。
数を抑えることができるD/Aコンバータを提供するこ
とにある。
【0013】
【課題を解決するための手段】本発明のD/Aコンバー
タは、通常動作時、クロック信号にしたがって入力され
たnビットのバイナリデータをD/Aデータとして出力
し、通常動作からスタンバイモードに移るとき前記クロ
ック信号にしたがってバイナリデータが1ビットだけ入
力されるnビットのシフトレジスタと、前記クロック信
号が入力されるn進カウンタと、前記n進カウンタのN
個(2 N-1 <n≦2 N )のカウントデータが入力され、前
記シフトレジスタに前記1ビットだけのバイナリデータ
が入力されたときスタンバイモードを示し、それ以外の
とき通常のD/Aデータ出力モードを示す判定信号を出
力するゲート回路とを有するデコード回路と、 前記判定
信号をラッチし、前記スタンバイ機能付バッファを前記
判定信号に応じてスタンバイ状態にするかまたは動作さ
せる信号を出力するラッチ回路を有する。
タは、通常動作時、クロック信号にしたがって入力され
たnビットのバイナリデータをD/Aデータとして出力
し、通常動作からスタンバイモードに移るとき前記クロ
ック信号にしたがってバイナリデータが1ビットだけ入
力されるnビットのシフトレジスタと、前記クロック信
号が入力されるn進カウンタと、前記n進カウンタのN
個(2 N-1 <n≦2 N )のカウントデータが入力され、前
記シフトレジスタに前記1ビットだけのバイナリデータ
が入力されたときスタンバイモードを示し、それ以外の
とき通常のD/Aデータ出力モードを示す判定信号を出
力するゲート回路とを有するデコード回路と、 前記判定
信号をラッチし、前記スタンバイ機能付バッファを前記
判定信号に応じてスタンバイ状態にするかまたは動作さ
せる信号を出力するラッチ回路を有する。
【0014】
【0015】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【0016】図1を参照すると、本発明の一実施形態の
D/Aコンバータは、図7のスタンバイ機能付バッファ
アンプを有するD/Aインバータに対して、バイナリデ
ータBDを入力し、スタンバイモードのとき“1”、通
常のD/Aデータ出力モードのとき“0”の判定信号を
出力するデコード回路2と、デコード回路2の判定信号
をラッチし、スタンバイ機能付バッファンプ1をハイイ
ンピーダンス状態または動作状態とするラッチ回路3を
備えている。
D/Aコンバータは、図7のスタンバイ機能付バッファ
アンプを有するD/Aインバータに対して、バイナリデ
ータBDを入力し、スタンバイモードのとき“1”、通
常のD/Aデータ出力モードのとき“0”の判定信号を
出力するデコード回路2と、デコード回路2の判定信号
をラッチし、スタンバイ機能付バッファンプ1をハイイ
ンピーダンス状態または動作状態とするラッチ回路3を
備えている。
【0017】デコード回路2は、図2に示すように、バ
イナリデータを入力するnビットのシフトレジスタ4
と、クロック信号をカウントするn進カウンタ5と、n
進カウンタ5のN個(2N-1<n≦2N)のカウントデー
タを入力し、スタンバイモードのとき“1”の判定信号
を出力し、通常のD/Aデータ出力モードのとき“0”
の判定信号を出力するNORゲート6で構成されてい
る。
イナリデータを入力するnビットのシフトレジスタ4
と、クロック信号をカウントするn進カウンタ5と、n
進カウンタ5のN個(2N-1<n≦2N)のカウントデー
タを入力し、スタンバイモードのとき“1”の判定信号
を出力し、通常のD/Aデータ出力モードのとき“0”
の判定信号を出力するNORゲート6で構成されてい
る。
【0018】D/Aデータを出力する場合にはnビット
のバイナリデータBDi (i=1〜n)からなるバイナ
リデータBDをシフトレジスタ4に入力し、入力確定信
号LoadによりD/Aデータを確定する(図3)。一
方、スタンバイ機能を使用する場合にはバイナリデータ
BDを1ビットのみ入力し、入力確定信号Loadによ
り確定する。これによりNORゲート6の出力が“1”
となり、これがラッチ回路3にラッチされてラッチ回路
3からのスタンバイ信号STBYINがイネーブルにな
ってスタンバイモードになる(図4)。このように、D
/A出力の未使用時にはスタンバイ信号STBYINを
“1”状態にすることによりバッファアンプ1の出力を
ハイインピーダンスにすることでR−2Rラダー回路へ
の電流供給を止め、消費電流を抑えることができる。こ
のときD/A出力端子Voutの状態はハイインピーダ
ンス状態となる。再度D/A出力を使用する際にはスタ
ンバイ信号STBYINを“0”状態とすることでバッ
ファンプ1が動作し、R−2Rラダー回路に電流が供給
される。
のバイナリデータBDi (i=1〜n)からなるバイナ
リデータBDをシフトレジスタ4に入力し、入力確定信
号LoadによりD/Aデータを確定する(図3)。一
方、スタンバイ機能を使用する場合にはバイナリデータ
BDを1ビットのみ入力し、入力確定信号Loadによ
り確定する。これによりNORゲート6の出力が“1”
となり、これがラッチ回路3にラッチされてラッチ回路
3からのスタンバイ信号STBYINがイネーブルにな
ってスタンバイモードになる(図4)。このように、D
/A出力の未使用時にはスタンバイ信号STBYINを
“1”状態にすることによりバッファアンプ1の出力を
ハイインピーダンスにすることでR−2Rラダー回路へ
の電流供給を止め、消費電流を抑えることができる。こ
のときD/A出力端子Voutの状態はハイインピーダ
ンス状態となる。再度D/A出力を使用する際にはスタ
ンバイ信号STBYINを“0”状態とすることでバッ
ファンプ1が動作し、R−2Rラダー回路に電流が供給
される。
【0019】
【発明の効果】以上説明したように、本発明は、スタン
バイ機能付バッファアンプを有するD/Aコンバータに
シリアル制御方式を追加することで、内部回路への電流
供給を止めるスイッチの役割と内部に一定の電流を供給
するバッファを兼ねることができ、D/A出力電圧端子
未使用時の低消費電力化を図ることができかつ通常動作
時に安定な基準電圧を供給することができると同時に、
制御用ICのポート数を抑えることができるという効果
がある。
バイ機能付バッファアンプを有するD/Aコンバータに
シリアル制御方式を追加することで、内部回路への電流
供給を止めるスイッチの役割と内部に一定の電流を供給
するバッファを兼ねることができ、D/A出力電圧端子
未使用時の低消費電力化を図ることができかつ通常動作
時に安定な基準電圧を供給することができると同時に、
制御用ICのポート数を抑えることができるという効果
がある。
【図1】本発明の一実施形態のD/Aコンバータの回路
図である。
図である。
【図2】図1中のデコード回路2の回路図である。
【図3】図1のD/AコンバータのD/A出力時のタイ
ミングチャートである。
ミングチャートである。
【図4】図1のD/Aコンバータのスタンバイモード時
のタイミングチャートである。
のタイミングチャートである。
【図5】従来の代表的なD/Aコンバータの回路図であ
る。
る。
【図6】図5のD/Aコンバータにおけるバイナリデー
タとR−2Rラダー回路の抵抗に流れる電流の関係を示
す図である。
タとR−2Rラダー回路の抵抗に流れる電流の関係を示
す図である。
【図7】スタンバイ機能付バッファアンプを有するD/
Aコンバタの回路図である。
Aコンバタの回路図である。
【図8】外部電源から分割抵抗により基準電圧を得る場
合のブロック図である。
合のブロック図である。
【図9】図8における基準電圧端子の基準電圧とR−2
Rラダー回路に流れる電流の関係を示す図である。
Rラダー回路に流れる電流の関係を示す図である。
R11〜R1n-1,R21〜R2n+1 抵抗 SW1 〜SWn スイッチ BD バイナリデータ CLK クロック入力信号 VrefU 正基準電圧 VrefL 負基準電圧 Load 入力確定信号 Vout D/A出力電圧 1 バッファアンプ STBY 外部スタンバイ信号 STBYIN 内部スタンバイ信号 2 デコード回路 3 ラッチ回路 4 シフトレジスタ 5 n進カウンタ 6 NORゲート
Claims (1)
- 【請求項1】 R−2Rラダー回路と、正基準電圧端子
と、負基準電圧端子と、バイナリデータ入力端子と、D
/A出力端子と、前記正基準電圧端子と前記R−2Rラ
ダー回路の間に設けられたスタンバイ機能付バッファア
ンプとを有するD/Aコンバータにおいて、通常動作時、クロック信号にしたがって入力されたnビ
ットのバイナリデータをD/Aデータとして出力し、通
常動作からスタンバイモードに移るとき前記クロック信
号にしたがってバイナリデータが1ビットだけ入力され
るnビットのシフトレジスタと、前記クロック信号が入
力されるn進カウンタと、前記n進カウンタのN個(2
N-1 <n≦2 N )のカウントデータが入力され、前記シフ
トレジスタに前記1ビットだけのバイナリデータが入力
されたときスタンバイモードを示し、それ以外のとき通
常のD/Aデータ出力モードを示す判定信号を出力する
ゲート回路とを有する デコード回路と、前記判定信号をラッチし、前記スタンバイ機能付バッフ
ァを前記判定信号に応じてスタンバイ状態にするかまた
は動作させる信号を出力するラッチ 回路を有することを
特徴とするD/Aコンバータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09228566A JP3092551B2 (ja) | 1997-08-25 | 1997-08-25 | D/aコンバータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09228566A JP3092551B2 (ja) | 1997-08-25 | 1997-08-25 | D/aコンバータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1168568A JPH1168568A (ja) | 1999-03-09 |
JP3092551B2 true JP3092551B2 (ja) | 2000-09-25 |
Family
ID=16878379
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09228566A Expired - Fee Related JP3092551B2 (ja) | 1997-08-25 | 1997-08-25 | D/aコンバータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3092551B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101955726B1 (ko) * | 2012-06-15 | 2019-03-07 | 쓰리엠 이노베이티브 프로퍼티즈 캄파니 | 테이프 클리너 |
-
1997
- 1997-08-25 JP JP09228566A patent/JP3092551B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101955726B1 (ko) * | 2012-06-15 | 2019-03-07 | 쓰리엠 이노베이티브 프로퍼티즈 캄파니 | 테이프 클리너 |
Also Published As
Publication number | Publication date |
---|---|
JPH1168568A (ja) | 1999-03-09 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |