JPH1168568A - Ｄ／ａコンバータ - Google Patents
Ｄ／ａコンバータInfo
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- JPH1168568A JPH1168568A JP22856697A JP22856697A JPH1168568A JP H1168568 A JPH1168568 A JP H1168568A JP 22856697 A JP22856697 A JP 22856697A JP 22856697 A JP22856697 A JP 22856697A JP H1168568 A JPH1168568 A JP H1168568A
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Abstract
(57)【要約】
【課題】 Ｄ／Ａコンバータにおいて、Ｄ／Ａ出力未使
用時の消費電流を抑え、および基準電圧を安定化するこ
とをシリアル信号によって可能にする。 【解決手段】 デコード回路２はバイナリデータＢＤを
入力し、スタンバイモードのとき“１”、通常のＤ／Ａ
データモードのとき“０”の判定信号を出力する。この
判定信号はラッチ回路３にラッチされる。判定信号が
“１”のときスタンバイ信号ＳＴＢＹＩＮが“１”とな
り、バッファアンプ１の出力はハイインピーダンス状態
となり、Ｒ−２Ｒダラー回路への電流供給が停止され
る。
用時の消費電流を抑え、および基準電圧を安定化するこ
とをシリアル信号によって可能にする。 【解決手段】 デコード回路２はバイナリデータＢＤを
入力し、スタンバイモードのとき“１”、通常のＤ／Ａ
データモードのとき“０”の判定信号を出力する。この
判定信号はラッチ回路３にラッチされる。判定信号が
“１”のときスタンバイ信号ＳＴＢＹＩＮが“１”とな
り、バッファアンプ１の出力はハイインピーダンス状態
となり、Ｒ−２Ｒダラー回路への電流供給が停止され
る。
Description
【０００１】
【発明の属する技術分野】本発明はＤ／Ａコンバータに
関する。
関する。
【０００２】
【従来の技術】図５は従来の代表的なＤ／Ａコンバータ
の回路図である。図５に示すＤ／Ａコンバータは、Ｒ−
２Ｒラダー回路を構成する、抵抗値がＲのｎ−１個の抵
抗Ｒ11，・・・，Ｒ1i，・・・，Ｒ1n-1，および抵抗値
が２Ｒの（ｎ＋１）個の抵抗Ｒ 21，・・・，Ｒ2i，・・
・，Ｒ2n-1，Ｒ2n，Ｒ2n+1，と、２種類の電圧のいずれ
かを選択するｎ個のスイッチＳＷ1・・・，ＳＷi ，・
・・，ＳＷn-1 ，ＳＷnと、ｎ個のバイナリデータＢＤ
を入力するバイナリデータ入力端子ＢＤＩＮで構成され
る。
の回路図である。図５に示すＤ／Ａコンバータは、Ｒ−
２Ｒラダー回路を構成する、抵抗値がＲのｎ−１個の抵
抗Ｒ11，・・・，Ｒ1i，・・・，Ｒ1n-1，および抵抗値
が２Ｒの（ｎ＋１）個の抵抗Ｒ 21，・・・，Ｒ2i，・・
・，Ｒ2n-1，Ｒ2n，Ｒ2n+1，と、２種類の電圧のいずれ
かを選択するｎ個のスイッチＳＷ1・・・，ＳＷi ，・
・・，ＳＷn-1 ，ＳＷnと、ｎ個のバイナリデータＢＤ
を入力するバイナリデータ入力端子ＢＤＩＮで構成され
る。
【０００３】スイッチＳＷ1 〜ＳＷn の切替えはバイナ
リデータ入力端子ＢＤＩＮからｎビットのバイナリデー
タＢＤがクロック入力（ＣＬＫ）に同期して入力され、
入力確定信号Ｌｏａｄが入力されることで決定される。
スイッチＳＷ1〜ＳＷnの切替えによりＲ−２Ｒラダー回
路の合成抵抗値が変化する。Ｄ／Ａ出力端子Ｖｏｕｔに
はＲ−２Ｒラダー回路の合成抵抗値により決定される正
基準電圧ＶｒｅｆＵと負基準電圧ＶｒｅｆＬの間の電圧
が出力される。出力電圧の分解能はスイッチＳＷ1〜Ｓ
Ｗnの個数ｎ（＝バイナリデータの数）で決まり、２の
ｎ乗となる。
リデータ入力端子ＢＤＩＮからｎビットのバイナリデー
タＢＤがクロック入力（ＣＬＫ）に同期して入力され、
入力確定信号Ｌｏａｄが入力されることで決定される。
スイッチＳＷ1〜ＳＷnの切替えによりＲ−２Ｒラダー回
路の合成抵抗値が変化する。Ｄ／Ａ出力端子Ｖｏｕｔに
はＲ−２Ｒラダー回路の合成抵抗値により決定される正
基準電圧ＶｒｅｆＵと負基準電圧ＶｒｅｆＬの間の電圧
が出力される。出力電圧の分解能はスイッチＳＷ1〜Ｓ
Ｗnの個数ｎ（＝バイナリデータの数）で決まり、２の
ｎ乗となる。
【０００４】上述の従来のＲ−２Ｒ方式のＤ／Ａコンバ
ータではＤ／Ａ出力端子Ｖｏｕｔを使用していない場合
においてもスイッチＳＷ1〜ＳＷnの状態によってＲ−２
Ｒラダー回路の抵抗に電流が流れるために、電流を消費
する。図６はバイナリデータＢＤとＲ−２Ｒラダー回路
の抵抗（合成抵抗値に換算）に流れる電流の関係を示
す。例えば、スイッチＳＷ1のみ負基準電圧ＶｒｅｆＬ
側に接続し、残りの全てのスイッチを正基準電圧Ｖｒｅ
ｆＵ側に接続した場合、Ｒ−２Ｒラダー回路の抵抗に流
れる電流Ｉは（ＶｒｅｆＵ−ＶｒｅｆＬ）／４Ｒとな
り、ＶｒｅｆＵ＝５Ｖ，ＶｒｅｆＬ＝０Ｖ，Ｒ＝１０ｋ
Ωとすると、Ｉ＝１２５μＡとなり、Ｒ−２Ｒラダー回
路には常時１２５μＡの電流が流れることになる。した
がって、Ｄ／Ａ出力端子Ｖｏｕｔを使用していない場合
にＲ−２Ｒラダー回路に流れる電流を抑えるためには一
旦出力電圧を正基準電圧ＶｅｒｆＵに設定する（ｎ個の
バイナリデータＢＤによりスイッチＳＷ1〜ＳＷn全てを
正基準電圧ＶｅｒｆＵ側に設定する）必要がある。ま
た、再度Ｄ／Ａ出力端子Ｖｏｕｔを使用する場合にはバ
イナリデータＢＤを再設定する必要がある。
ータではＤ／Ａ出力端子Ｖｏｕｔを使用していない場合
においてもスイッチＳＷ1〜ＳＷnの状態によってＲ−２
Ｒラダー回路の抵抗に電流が流れるために、電流を消費
する。図６はバイナリデータＢＤとＲ−２Ｒラダー回路
の抵抗（合成抵抗値に換算）に流れる電流の関係を示
す。例えば、スイッチＳＷ1のみ負基準電圧ＶｒｅｆＬ
側に接続し、残りの全てのスイッチを正基準電圧Ｖｒｅ
ｆＵ側に接続した場合、Ｒ−２Ｒラダー回路の抵抗に流
れる電流Ｉは（ＶｒｅｆＵ−ＶｒｅｆＬ）／４Ｒとな
り、ＶｒｅｆＵ＝５Ｖ，ＶｒｅｆＬ＝０Ｖ，Ｒ＝１０ｋ
Ωとすると、Ｉ＝１２５μＡとなり、Ｒ−２Ｒラダー回
路には常時１２５μＡの電流が流れることになる。した
がって、Ｄ／Ａ出力端子Ｖｏｕｔを使用していない場合
にＲ−２Ｒラダー回路に流れる電流を抑えるためには一
旦出力電圧を正基準電圧ＶｅｒｆＵに設定する（ｎ個の
バイナリデータＢＤによりスイッチＳＷ1〜ＳＷn全てを
正基準電圧ＶｅｒｆＵ側に設定する）必要がある。ま
た、再度Ｄ／Ａ出力端子Ｖｏｕｔを使用する場合にはバ
イナリデータＢＤを再設定する必要がある。
【０００５】図７は上述の従来のＲ／２Ｒ方式のＤ／Ａ
コンバータにスタンバイ機能付バッファアンプを追加し
た回路例である。Ｄ／Ａ出力端子未使用時に消費電流を
抑えることができ、かつ基準電圧を安定化することがで
きる。
コンバータにスタンバイ機能付バッファアンプを追加し
た回路例である。Ｄ／Ａ出力端子未使用時に消費電流を
抑えることができ、かつ基準電圧を安定化することがで
きる。
【０００６】図７において、図６の従来のＤ／Ａコンバ
ータの第（ｎ＋１）番目の抵抗Ｒ2n +1と正基準電圧端子
ＶｅｒｆＵの間にバッファアンプ１を挿入し、抵抗Ｒ
2n+1とバッファアンプ１の出力端子を接続し、正基準電
圧端子ＶｅｒｆＵとバッファアンプ１の入力端子を接続
する。バッファアンプ１はその出力をハイインピーダン
ス状態にすることが可能なスタンバイ端子を有し、Ｄ／
Ａ出力端子Ｖｏｕｔの未使用時にはスタンバイ入力信号
ＳＴＢＹを“１”状態にすることによりバッファアンプ
１の出力をハイインピーダンスにすることでＲ−２Ｒラ
ダー回路への電流供給を止め、消費電流を抑えることが
できる。
ータの第（ｎ＋１）番目の抵抗Ｒ2n +1と正基準電圧端子
ＶｅｒｆＵの間にバッファアンプ１を挿入し、抵抗Ｒ
2n+1とバッファアンプ１の出力端子を接続し、正基準電
圧端子ＶｅｒｆＵとバッファアンプ１の入力端子を接続
する。バッファアンプ１はその出力をハイインピーダン
ス状態にすることが可能なスタンバイ端子を有し、Ｄ／
Ａ出力端子Ｖｏｕｔの未使用時にはスタンバイ入力信号
ＳＴＢＹを“１”状態にすることによりバッファアンプ
１の出力をハイインピーダンスにすることでＲ−２Ｒラ
ダー回路への電流供給を止め、消費電流を抑えることが
できる。
【０００７】再度Ｄ／Ａ出力端子Ｖｏｕｔを使用する際
にはスタンバイ入力信号ＳＴＢＹを“０”状態とするこ
とでバッファアンプ１が動作し、Ｒ−２Ｒラダー回路に
電流が供給される。
にはスタンバイ入力信号ＳＴＢＹを“０”状態とするこ
とでバッファアンプ１が動作し、Ｒ−２Ｒラダー回路に
電流が供給される。
【０００８】また、バッファアンプ１を内蔵することに
より、バッファンプ１の出力インピーダンスが無視でき
るほど小さくインピーダンス変化の役割を果たすため、
通常動作時において正基準電圧端子ＶｅｒｆＵのインピ
ーダンスがＲ−２Ｒラダー回路の抵抗値に比較して大き
い場合においても、一定の電流をＲ−２Ｒラダー回路に
供給することができる。例えば、バッファアンプを内蔵
していない従来のＤ／Ａコンバータにおいて図８のよう
に外部電源から分割抵抗を用いて基準電圧を得ている場
合、外部電源５Ｖ，外部電源の分割抵抗をＲ＝１０ｋ
Ω，Ｒ−２Ｒラダー回路の抵抗値をＲ＝１０ｋΩとした
ときの基準電圧端子の基準電圧とＲ−２Ｒラダー回路に
流れる電流の関係は図９のようになる。このことからわ
かるように、Ｒ−２Ｒラダー回路に流れる電流によって
基準電圧端子の基準電圧は最大、（２．５−２．２２）
＝０．２８Ｖの誤差電圧が生じることになる。
より、バッファンプ１の出力インピーダンスが無視でき
るほど小さくインピーダンス変化の役割を果たすため、
通常動作時において正基準電圧端子ＶｅｒｆＵのインピ
ーダンスがＲ−２Ｒラダー回路の抵抗値に比較して大き
い場合においても、一定の電流をＲ−２Ｒラダー回路に
供給することができる。例えば、バッファアンプを内蔵
していない従来のＤ／Ａコンバータにおいて図８のよう
に外部電源から分割抵抗を用いて基準電圧を得ている場
合、外部電源５Ｖ，外部電源の分割抵抗をＲ＝１０ｋ
Ω，Ｒ−２Ｒラダー回路の抵抗値をＲ＝１０ｋΩとした
ときの基準電圧端子の基準電圧とＲ−２Ｒラダー回路に
流れる電流の関係は図９のようになる。このことからわ
かるように、Ｒ−２Ｒラダー回路に流れる電流によって
基準電圧端子の基準電圧は最大、（２．５−２．２２）
＝０．２８Ｖの誤差電圧が生じることになる。
【０００９】一方、基準電圧端子とＲ−２Ｒラダー回路
の間にバッファンプを挿入した場合、Ｒ−２Ｒラダー回
路の電流値に関わらず安定した基準電圧とすることが可
能となる。
の間にバッファンプを挿入した場合、Ｒ−２Ｒラダー回
路の電流値に関わらず安定した基準電圧とすることが可
能となる。
【００１０】
【発明が解決しようとする課題】ところが、上述の図７
のＤ／Ａコンバータはスタンバイ機能付バッファンプの
制御用にスタンバイ端子を有するため、この端子のため
に制御用ＩＣ（例としてマイコン）の出力ポートを少な
くとも１端子消費することになる。
のＤ／Ａコンバータはスタンバイ機能付バッファンプの
制御用にスタンバイ端子を有するため、この端子のため
に制御用ＩＣ（例としてマイコン）の出力ポートを少な
くとも１端子消費することになる。
【００１１】上述した従来のスタンバイ機能付バッファ
アンプを追加したＤ／Ａコンバータでは、マイコンとの
通信にポートを消費してしまうため、制御用ＩＣにポー
ト数の制限がある場合にはスタンバイ端子を利用できな
くなるという問題がある。
アンプを追加したＤ／Ａコンバータでは、マイコンとの
通信にポートを消費してしまうため、制御用ＩＣにポー
ト数の制限がある場合にはスタンバイ端子を利用できな
くなるという問題がある。
【００１２】本発明の目的は、制御用ＩＣの使用ポート
数を抑えることができるＤ／Ａコンバータを提供するこ
とにある。
数を抑えることができるＤ／Ａコンバータを提供するこ
とにある。
【００１３】
【課題を解決するための手段】本発明のＤ／Ａコンバー
タは、バイナリデータをデコードし、スタンバイモード
か通常のＤ／Ａデータ出力モードかを判定するデコード
回路と、判定結果をラッチし、スタンバイ機能付バッフ
ァを判定結果に応じてスタンバイ状態または動作させる
ラッチ回路を有する。
タは、バイナリデータをデコードし、スタンバイモード
か通常のＤ／Ａデータ出力モードかを判定するデコード
回路と、判定結果をラッチし、スタンバイ機能付バッフ
ァを判定結果に応じてスタンバイ状態または動作させる
ラッチ回路を有する。
【００１４】本発明では、従来のスタンバイ機能付バッ
ファアンプを有するＤ／Ａコンバータに対して、スタン
バイ機能用の端子を有することなくスタンバイ機能を実
現するシリアル信号制御方式を用いることで、Ｄ／Ａ出
力電圧端子未使用時の消費電力の抑制および基準電圧の
安定化を実現することに加えて、マイコンのポート消費
を抑えることが可能となる。
ファアンプを有するＤ／Ａコンバータに対して、スタン
バイ機能用の端子を有することなくスタンバイ機能を実
現するシリアル信号制御方式を用いることで、Ｄ／Ａ出
力電圧端子未使用時の消費電力の抑制および基準電圧の
安定化を実現することに加えて、マイコンのポート消費
を抑えることが可能となる。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１６】図１を参照すると、本発明の一実施形態の
Ｄ／Ａコンバータは、図７のスタンバイ機能付バッファ
アンプを有するＤ／Ａインバータに対して、バイナリデ
ータＢＤを入力し、スタンバイモードのとき“１”、通
常のＤ／Ａデータ出力モードのとき“０”の判定信号を
出力するデコード回路２と、デコード回路２の判定信号
をラッチし、スタンバイ機能付バッファンプ１をハイイ
ンピーダンス状態または動作状態とするラッチ回路３を
備えている。
Ｄ／Ａコンバータは、図７のスタンバイ機能付バッファ
アンプを有するＤ／Ａインバータに対して、バイナリデ
ータＢＤを入力し、スタンバイモードのとき“１”、通
常のＤ／Ａデータ出力モードのとき“０”の判定信号を
出力するデコード回路２と、デコード回路２の判定信号
をラッチし、スタンバイ機能付バッファンプ１をハイイ
ンピーダンス状態または動作状態とするラッチ回路３を
備えている。
【００１７】デコード回路２は、図２に示すように、バ
イナリデータを入力するｎビットのシフトレジスタ４
と、クロック信号をカウントするｎ進カウンタ５と、ｎ
進カウンタ５のＮ個（２N-1＜ｎ≦２N）のカウントデー
タを入力し、スタンバイモードのとき“１”の判定信号
を出力し、通常のＤ／Ａデータ出力モードのとき“０”
の判定信号を出力するＮＯＲゲート６で構成されてい
る。
イナリデータを入力するｎビットのシフトレジスタ４
と、クロック信号をカウントするｎ進カウンタ５と、ｎ
進カウンタ５のＮ個（２N-1＜ｎ≦２N）のカウントデー
タを入力し、スタンバイモードのとき“１”の判定信号
を出力し、通常のＤ／Ａデータ出力モードのとき“０”
の判定信号を出力するＮＯＲゲート６で構成されてい
る。
【００１８】Ｄ／Ａデータを出力する場合にはｎビット
のバイナリデータＢＤi （ｉ＝１〜ｎ）からなるバイナ
リデータＢＤをシフトレジスタ４に入力し、入力確定信
号ＬｏａｄによりＤ／Ａデータを確定する（図３）。一
方、スタンバイ機能を使用する場合にはバイナリデータ
ＢＤを１ビットのみ入力し、入力確定信号Ｌｏａｄによ
り確定する。これによりＮＯＲゲート６の出力が“１”
となり、ラッチ回路３からのスタンバイ信号ＳＴＢＹＩ
Ｎがイネーブルになってスタンバイモードになる（図
４）。このように、Ｄ／Ａ出力の未使用時にはスタンバ
イ信号ＳＴＢＹＩＮを“１”状態にすることによりバッ
ファアンプ１の出力をハイインピーダンスにすることで
Ｒ−２Ｒラダー回路への電流供給を止め、消費電流を抑
えることができる。このときＤ／Ａ出力端子Ｖｏｕｔの
状態はハイインピーダンス状態となる。再度Ｄ／Ａ出力
を使用する際にはスタンバイ信号ＳＴＢＹＩＮを“０”
状態とすることでバッファンプ１が動作し、Ｒ−２Ｒラ
ダー回路に電流が供給される。
のバイナリデータＢＤi （ｉ＝１〜ｎ）からなるバイナ
リデータＢＤをシフトレジスタ４に入力し、入力確定信
号ＬｏａｄによりＤ／Ａデータを確定する（図３）。一
方、スタンバイ機能を使用する場合にはバイナリデータ
ＢＤを１ビットのみ入力し、入力確定信号Ｌｏａｄによ
り確定する。これによりＮＯＲゲート６の出力が“１”
となり、ラッチ回路３からのスタンバイ信号ＳＴＢＹＩ
Ｎがイネーブルになってスタンバイモードになる（図
４）。このように、Ｄ／Ａ出力の未使用時にはスタンバ
イ信号ＳＴＢＹＩＮを“１”状態にすることによりバッ
ファアンプ１の出力をハイインピーダンスにすることで
Ｒ−２Ｒラダー回路への電流供給を止め、消費電流を抑
えることができる。このときＤ／Ａ出力端子Ｖｏｕｔの
状態はハイインピーダンス状態となる。再度Ｄ／Ａ出力
を使用する際にはスタンバイ信号ＳＴＢＹＩＮを“０”
状態とすることでバッファンプ１が動作し、Ｒ−２Ｒラ
ダー回路に電流が供給される。
【００１９】
【発明の効果】以上説明したように、本発明は、スタン
バイ機能付バッファアンプを有するＤ／Ａコンバータに
シリアル制御方式を追加することで、内部回路への電流
供給を止めるスイッチの役割と内部に一定の電流を供給
するバッファを兼ねることができ、Ｄ／Ａ出力電圧端子
未使用時の低消費電力化を図ることができかつ通常動作
時に安定な基準電圧を供給することができると同時に、
制御用ＩＣのポート数を抑えることができるという効果
がある。
バイ機能付バッファアンプを有するＤ／Ａコンバータに
シリアル制御方式を追加することで、内部回路への電流
供給を止めるスイッチの役割と内部に一定の電流を供給
するバッファを兼ねることができ、Ｄ／Ａ出力電圧端子
未使用時の低消費電力化を図ることができかつ通常動作
時に安定な基準電圧を供給することができると同時に、
制御用ＩＣのポート数を抑えることができるという効果
がある。
【図１】本発明の一実施形態のＤ／Ａコンバータの回路
図である。
図である。
【図２】図１中のデコード回路２の回路図である。
【図３】図１のＤ／ＡコンバータのＤ／Ａ出力時のタイ
ミングチャートである。
ミングチャートである。
【図４】図１のＤ／Ａコンバータのスタンバイモード時
のタイミングチャートである。
のタイミングチャートである。
【図５】従来の代表的なＤ／Ａコンバータの回路図であ
る。
る。
【図６】図５のＤ／Ａコンバータにおけるバイナリデー
タとＲ−２Ｒラダー回路の抵抗に流れる電流の関係を示
す図である。
タとＲ−２Ｒラダー回路の抵抗に流れる電流の関係を示
す図である。
【図７】スタンバイ機能付バッファアンプを有するＤ／
Ａコンバタの回路図である。
Ａコンバタの回路図である。
【図８】外部電源から分割抵抗により基準電圧を得る場
合のブロック図である。
合のブロック図である。
【図９】図８における基準電圧端子の基準電圧とＲ−２
Ｒラダー回路に流れる電流の関係を示す図である。
Ｒラダー回路に流れる電流の関係を示す図である。
Ｒ11〜Ｒ1n-1，Ｒ21〜Ｒ2n+1 抵抗 ＳＷ1 〜ＳＷn スイッチ ＢＤ バイナリデータ ＣＬＫ クロック入力信号 ＶｒｅｆＵ 正基準電圧 ＶｒｅｆＬ 負基準電圧 Ｌｏａｄ 入力確定信号 Ｖｏｕｔ Ｄ／Ａ出力電圧 １ バッファアンプ ＳＴＢＹ 外部スタンバイ信号 ＳＴＢＹＩＮ 内部スタンバイ信号 ２ デコード回路 ３ ラッチ回路 ４ シフトレジスタ ５ ｎ進カウンタ ６ ＮＯＲゲート
Claims (2)
- 【請求項１】 Ｒ−２Ｒラダー回路と、正基準電圧端子
と、負基準電圧端子と、バイナリデータ入力端子と、Ｄ
／Ａ出力端子と、前記正基準電圧端子と前記Ｒ−２Ｒラ
ダー回路の間に設けられたスタンバイ機能付バッファア
ンプとを有するＤ／Ａコンバータにおいて、 バイナリデータをデコードし、スタンバイモードか通常
のＤ／Ａデータ出力モードかを判定するデコード回路
と、 前記判定結果をラッチし、前記スタンバイ機能付バッフ
ァを前記判定結果に応じてスタンバイ状態または動作さ
せるラッチ回路を有することを特徴とするＤ／Ａコンバ
ータ。 - 【請求項２】 前記デコード回路は、バイナリデータを
入力し、前記スタンバイモードのときバイナリデータを
１ビットだけ入力するｎビットのシフトレジスタと、ク
ロック信号を入力するｎ進カウンタと、前記ｎ進カウン
タのＮ個（２ N-1＜ｎ≦２N）のカウントデータを入力
し、前記シフトレジスタにバイナリデータが１ビットだ
け入力されたときスタンバイモードを示し、それ以外の
とき通常のＤ／Ａデータ出力モードを示す判定信号を出
力するゲート回路を有する、請求項１記載のＤ／Ａコン
バータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09228566A JP3092551B2 (ja) | 1997-08-25 | 1997-08-25 | Ｄ／ａコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09228566A JP3092551B2 (ja) | 1997-08-25 | 1997-08-25 | Ｄ／ａコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1168568A true JPH1168568A (ja) | 1999-03-09 |
| JP3092551B2 JP3092551B2 (ja) | 2000-09-25 |
Family
ID=16878379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09228566A Expired - Fee Related JP3092551B2 (ja) | 1997-08-25 | 1997-08-25 | Ｄ／ａコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3092551B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101955726B1 (ko) * | 2012-06-15 | 2019-03-07 | 쓰리엠 이노베이티브 프로퍼티즈 캄파니 | 테이프 클리너 |
-
1997
- 1997-08-25 JP JP09228566A patent/JP3092551B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3092551B2 (ja) | 2000-09-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |