JP3812992B2

JP3812992B2 - Ａｄ変換器

Info

Publication number: JP3812992B2
Application number: JP18494197A
Authority: JP
Inventors: 崇内貴; 光司二宮
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1997-07-10
Filing date: 1997-07-10
Publication date: 2006-08-23
Anticipated expiration: 2017-07-10
Also published as: JPH1131968A

Description

【０００１】
【発明の属する技術分野】
本発明はＡＤ変換器に関し、特にＩＣ（Integrated Circuit）等により低消費電力が求められているＡＤ変換器に関する。
【０００２】
【従来の技術】
従来のＡＤ変換器について説明する。図７は従来のＡＤ変換器の構成例を示すブロック図である。クロック入力端子６０よりクロックが入力されると、タイミング制御回路６１は動作タイミングをとるための各種のタイミング信号を生成する。これらの信号は、以下に説明する各ブロックの具体的な構成によってそれぞれ必要な信号が異なるので、それらに基づいて生成されることになる。
【０００３】
入力端子６３より動作を指定する信号が入力される。この信号により制御部６２は切換回路６５に信号を送って複数の入力端子６４より入力されるアナログ信号から１つを選択する。選択されたアナログ信号Ｖａは切換回路６５よりＡＤ変換部６６に送られる。ＡＤ変換部６６では入力されるアナログ信号Ｖａを量子化し、デジタル信号に変換する。このデジタル信号を量子化値出力インターフェース６７でラッチ等を行い、出力端子６８より出力する。
【０００４】
ＡＤ変換部６６は例えば図８に示すように、入力されるアナログ信号Ｖａを比較器７０で基準電圧発生回路７２より出力される基準電圧Ｖｔｈと比較し、制御回路７１では、この比較結果に基づいて基準電圧Ｖｔｈを変更するための信号を基準電圧発生回路７２に送ったり、ＡＤ変換を行った結果としてデジタル信号を出力したりする。
【０００５】
【発明が解決しようとする課題】
携帯電話等のシステム上に用いられるＡＤ変換器は、電池駆動で動作するため低消費電力であることが望ましい。ＡＤ変換器の低消費電力化を目的として、例えば動作クロックを遅くすることが行われている。クロックを遅くすることにより、ＡＤ変換器ではデジタル部での消費電力は低減されるが、次述のように比較器７０や基準電圧発生回路７２は定常的に電流が流れる構造となっている場合が多いので、消費電力低減の大きな効果は望めない。
【０００６】
基準電圧発生回路７２の一例を図９に示す。この基準電圧発生回路７２は２種類の抵抗Ｒと２Ｒをはしご型に組み合わせた構造をしている。複数の抵抗Ｒが直列に接続され、各抵抗Ｒの接続中点及び両方の端点に抵抗２Ｒの一端が接続される。直列に接続された抵抗Ｒの一端に接続されている抵抗２Ｒは接地され、それ以外の抵抗２ＲにはそれぞれスイッチＳ０、Ｓ１…Ｓｎ（ただし、ｎは整数）が接続される。
【０００７】
スイッチＳ０〜Ｓｎは制御回路７１（図８参照）によりオン／オフ制御され、電源電圧かグランドレベルのいずれかに接続をする。このような構成により、基準電圧発生回路７２ではＡＤ変換が必要でないときでもスイッチＳ０〜Ｓｎの状態によっては定常的に電流が流れることがあった。
【０００８】
本発明はこのような実情に鑑みなされたものであり、更に低消費電力とするＡＤ変換器を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の構成では、変換期間と休止期間を設けるための休止信号を出力する制御部と、前記変換期間にタイミング信号を出力するタイミング制御回路と、アナログ信号を所定の基準電圧と比較器で比較することによりＡＤ変換を行うＡＤ変換部とを有するようにしている。
【００１０】
このような構成によると、制御部は例えばトリガの入力により一定の変換期間を設ける休止信号を出力する。休止信号によりＡＤ変換器はＡＤ変換期間と、ＡＤ変換を休止する休止期間に動作を分ける。ＡＤ変換を行わない休止期間ではスイッチ等を用いてＡＤ変換部等の動作を停止することにより消費電力の低減を図ることができる。一方、変換期間では、ＡＤ変換器はＡＤ変換部で比較器を用いて例えば逐次基準電圧と比較することによりＡＤ変換をする。
【００１１】
また、本発明の第２の構成では、上記第１の構成において、前記休止信号生成部にはカウンタが設けられており、前記カウンタでクロックをカウントすることによって前記休止信号を生成している。
【００１２】
このような構成によると、カウンタが例えば外部より入力されるクロックをカウントすることにより、一定の周期でトリガを生成し、このトリガに基づいて前記休止信号を生成する。
【００１３】
また、本発明の第３の構成では、上記第２の構成において、外部から与えられる設定信号により前記インターバル用カウンタは前記休止信号の発生周期を可変している。
【００１４】
このような構成によると、ＡＤ変換器は設定信号の入力により例えばインターバル用カウンタの設定値を変更する。これにより、ＡＤ変換器はトリガ発生の周期を可変する。トリガ発生の周期が長期化するにつれて変換期間の割合が小さくなるので低消費電力となる。
【００１５】
本発明の第４の構成では、上記第１の構成乃至上記第３の構成のいずれかにおいて、トリガを入力するための入力端子が設けられており、前記トリガに基づいて前記休止信号生成部では前記休止信号を生成している。
【００１６】
このような構成によると、ＡＤ変換器は外部から入力されるトリガによりＡＤ変換を行うようになる。尚、本構成のＡＤ変換器は外部から入力されるトリガにのみＡＤ変換の動作をするものであってもよいし、例えばインターバル用カウンタを備えたもので内部でトリガを発生させることができるものでもよい。内外のいずれのトリガでも使用することができるものでもよい。
【００１７】
また、本発明の第５の構成では、上記第１の構成乃至上記第４の構成のいずれかにおいて、前記ＡＤ変換部は、前記基準電圧を発生する基準電圧発生回路と、前記基準電圧発生回路を制御する制御回路とを有し、前記休止信号でオン／オフ制御されるスイッチにより、前記休止期間では前記基準電圧発生回路は電流が流れない状態となるようにしている。
【００１８】
このような構成によると、ＡＤ変換器は、基準電圧発生回路で制御回路からの信号に応じて抵抗分圧等の方法により基準電圧を発生し、比較器でアナログ信号と比較する。そして、比較結果を制御回路に入力し、例えば逐次基準電圧を変更させながら比較器の比較結果を読み込んでＡＤ変換を行う。一方、休止期間では、ＡＤ変換器は前記スイッチにより基準電圧発生回路では例えば電流を遮断する。
【００１９】
また、本発明の第６の構成では、上記第５の構成において、前記基準電圧発生回路は２種類の抵抗をはしご型に組み合わせ、各段にそれぞれ前記スイッチが設けられた構造をしており、前記休止期間では全ての前記スイッチは特定のスイッチ状態となるようにしている。
【００２０】
このような構成によると、基準電圧発生回路は２種類の抵抗をはしご型に組み合わせたものであり、休止期間ではこれらの抵抗間に電流が流れないようにするために、休止信号により例えば全てのスイッチをグランドレベルに接地した状態としている。
【００２１】
また、本発明の第７の構成では、上記第１の構成乃至上記第６の構成のいずれかにおいて、前記休止期間では、前記タイミング制御回路は前記タイミング信号の供給を停止している。
【００２２】
このような構成によると、ＡＤ変換器は休止期間では例えばクロックをタイミング制御回路に入力しないようにすることにより、タイミング信号の供給を停止している。そのため、制御部等のようにタイミング制御回路以外では動作しなくなる。
【００２３】
また、本発明の第８の構成では、上記第２の構成において、トリガを入力するための入力端子が設けられており、前記トリガに基づいて前記休止信号生成部では前記休止信号が生成され、前記休止期間では前記カウンタへの前記クロック入力を遮断する手段を備えている。
【００２４】
このような構成によると、ＡＤ変換器はインターバル用カウンタによって内部でトリガを発生させることができるが、外部から入力されるトリガによりＡＤ変換を行うときには、例えばクロックと休止信号とをアンド（ＡＮＤ）回路に入力し、そのアンド回路の出力をインターバル用カウンタに入力する。これにより、休止期間ではインターバル用カウンタは動作せず、変換期間のみＡＤ変換できるようになる。
【００２５】
【発明の実施の形態】
＜第１の実施形態＞
本発明の第１の実施形態について説明する。図１は第１の実施形態のＡＤ変換器のブロック図である。クロック入力端子１から入力されたクロック（ＣＬＫ）はインターバル用カウンタ２でカウントされ、例えば毎秒１回の発生周期でトリガ（ＴＧ）が制御部４に出力される。また、クロック（ＣＬＫ）はそのままタイミング制御回路３に出力される。
【００２６】
タイミング制御回路３は各部の動作タイミングをとるための各種のタイミング信号を分割等により生成する。タイミング信号は各部の具体的な構成によって異なる。制御部４には入力端子５より動作を指示する信号が入力される。この信号により制御部４は切換回路７に信号を送って複数の入力端子６より入力されるアナログ信号から１つを選択する。切換回路７では例えば制御部４からの信号によってオン／オフ動作をするアナログスイッチを用いることにより切換動作を実現することができる。そして、選択されたアナログ信号ＶａはＡＤ変換部８に送られる。
【００２７】
切換回路７では、一通りスキャンして全てのチャンネルを変換していく場合もある。その場合は各入力チャンネルに対応する量子化データを格納する場所を設ける必要がある。
【００２８】
ＡＤ変換部８は後述するように図３に示す回路構成となっており、アナログ信号Ｖａを量子化し、デジタル信号に変換する。そして、このデータ信号を量子化値出力インターフェース９に出力する。量子化値出力インターフェース９は入力されたデジタル信号のラッチ等を行い、出力端子１０より出力する。
【００２９】
また、制御部４ではトリガ（ＴＧ）に基づいて休止信号（ＳＴＢＹ）を出力する。タイミング制御回路３では、図２に示すようにインターバル用カウンタ２（図１参照）からのクロック（ＣＬＫ）と休止信号（ＳＴＢＹ）をアンド回路２０に入力し、アンド回路２０の出力をタイミング制御部２１に入力する。タイミング制御部２１はクロック（ＣＬＫ）から分周等により各種のタイミング信号を生成する。
【００３０】
これにより、休止信号（ＳＴＢＹ）がハイレベルのときにクロック（ＣＬＫ）がタイミング制御部２１に入力され、一方、ロウレベルのときにクロック（ＣＬＫ）はタイミング制御部２１に入力されない。そのため、休止信号（ＳＴＢＹ）がロウレベルのとき、タイミング制御回路３はタイミング信号の供給を停止する。
【００３１】
ＡＤ変換部８（図１参照）でも休止信号（ＳＴＢＹ）により動作状態が制御されるように、例えば図３に示すような回路とする。ＡＤ変換部８はブロック的には上述の図８に示す回路と同様の構成をしている。
【００３２】
制御回路２５は８ビットのデジタルデータＡＤ０〜ＡＤ７を出力する。各データＡＤ０〜ＡＤ７と休止信号（ＳＴＢＹ）はそれぞれナンド（ＮＡＮＤ）回路３０〜３７に入力される。ナンド回路３０〜３７のそれぞれ出力側にはＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータ４０〜４７が接続される。
【００３３】
周知のように、ＣＭＯＳインバータ４７はＰチャネルＭＯＳＦＥＴ２８とＮチャネルＭＯＳＦＥＴ２９が組み合わされたもので、ＭＯＳＦＥＴ２８、２９の両ゲートが接続されて入力側となり、ＭＯＳＦＥＴ２８、２９の両ドレインが接続されて出力側となっている。ＣＭＯＳインバータ３９〜４６についても同様である。
【００３４】
ＣＭＯＳインバータ３９〜４７の出力側にはそれぞれ抵抗２Ｒが接続されている。尚、ＣＭＯＳインバータ３９の入力側は電源電圧に接続されている。そして、各抵抗２Ｒは直列に接続されたラダー抵抗Ｒの接続中点や両端点に接続される。このように、２種類の抵抗Ｒと２Ｒをはしご型に組み合わせた構成の一例であり、データＡＤ０〜ＡＤ７に応じて基準電圧発生回路２６から基準電圧Ｖｔｈが出力される。
【００３５】
基準電圧Ｖｔｈは比較器２７でアナログ信号Ｖａと比較され、比較結果が制御回路２５に入力される。ただし、図面では矢印ａで接続関係を省略して図示している。制御回路２５はデジタルデータＡＤ０〜ＡＤ７を逐次変更を加えながら比較器２７の比較結果に基づいて量子化値を決定する。
【００３６】
休止信号（ＳＴＢＹ）がロウレベルのときには、スイッチ動作をするＣＭＯＳインバータ４０〜４７の出力はナンド回路３０〜３７によって全てグランドレベルに固定されるので、基準電圧発生回路２６はオフ状態となり、回路に電流が流れない。一方、休止信号（ＳＴＢＹ）がハイレベルのときには、デジタルデータＡＤ０〜ＡＤ７によってＣＭＯＳインバータ４０〜４７のスイッチ状態が変更され、それに応じて基準電圧Ｖｔｈが出力される。
【００３７】
次にトリガとＡＤ変換器での動作の状態を図４に示す波形図を用いて説明する。図４（ａ）はインターバル用カウンタ２（図１参照）より出力される変換スタート用トリガ（ＴＧ）である。このトリガ（ＴＧ）は一定の時間間隔Ｔａで発生する。時間間隔Ｔａは例えば１秒である。
【００３８】
このトリガにより制御部４（図１参照）は図４（ｂ）に示すように休止信号（ＳＴＢＹ）をＡＤ変換部８でＡＤ変換が完了するまでの期間Ｔｓでハイレベルとし、その後、次回のトリガが入力されるまでの期間Ｔｒではロウレベルとする。休止信号（ＳＴＢＹ）がハイレベルの時は前述したように変換期間であり、ロウレベルの時はタイミング制御回路３や基準電圧発生回路７２等では動作が休止する休止期間である。
【００３９】
以上説明したように本実施形態によれば、基準電圧発生回路２６は間欠動作をし、休止期間では消費電流がほとんど流れないので、ＡＤ変換器は低消費電力となる。トリガ（ＴＧ）の発生周期は本実施形態のように毎秒１回等に固定されるのでなく、外部から設定信号をＡＤ変換器に入力することによりインターバル用カウンタ２で設定値が変更されるように構成し、発生周期が可変されるようにすることも可能である。
【００４０】
この設定信号は直接インターバル用カウンタ２に入力するようにしてもよいし、制御部４を経由してもよい。この周期が長くなれば、ＡＤ変換を行う一定期間における回数が少なくなり、低消費電力となる。したがって、適切な発生周期となるように設定信号をＡＤ変換器に入力することは消費電力低減にとって有効である。
【００４１】
当然、マイクロコンピュータ等のＩＣにおいて、このＡＤ変換器含めるようにすることができる。その際にクロック（ＣＬＫ）を発生するクロックジェネレータ等もそのＩＣに含めることができる。尚、基準電圧発生回路２６は図３に示す構成に限定されず、単純な抵抗分圧等のようにデータＡＤ０〜ＡＤ７に応じて基準電圧を発生させるものであればよいが、本実施形態のように２種類の抵抗Ｒと２Ｒではしご型に構成することによりＩＣ化が容易となる。また、ビット数も８ビットに制限するものでなく、任意のビット数でＡＤ変換をすることも可能である。その他、ΔΣ型等の様々なＡＤ変換器に本発明を適用することができる。
【００４２】
＜第２の実施形態＞
本発明の第２の実施形態について説明する。図５は第２の実施形態のＡＤ変換器のブロック図である。図５において上記第１の実施形態を示す図１と同一の部分については同一符号を付して説明を省略する。上記第１の実施形態ではトリガ発生用に設けられていたインターバル用カウンタ２が、本実施形態では取り除かれている点が主に異なる。
【００４３】
それにともない、クロック入力端子１から入力されるクロック（ＣＬＫ）はタイミング制御回路３に直接入力される。また、トリガ入力端子４９が設けられており、ここにトリガが入力され、制御部４に送られる。これにより、ＡＤ変換すべき時にトリガ（ＴＧ）をＡＤ変換器のトリガ入力端子４９に入力すれば、変換後に休止期間に移行するので上記第１の実施形態のＡＤ変換器よりも更に低消費電力とすることができる。
【００４４】
＜第３の実施形態＞
本発明の第３の実施形態について説明する。図６は第３の実施形態のＡＤ変換器のブロック図である。図６において上記第１の実施形態を示す図１と同一部分については同一符号を付して説明を省略する。本実施形態は上記第１の実施形態のＡＤ変換器にいくらかの変更を加えて、外部からトリガ（ＴＧ）を入力できるようにしたものである。
【００４５】
クロック入力端子１に入力されるクロック（ＣＬＫ）と、制御部４から出力される休止信号（ＳＴＢＹ）はアンド回路５０に入力され、アンド回路５０の出力がインターバル用カウンタ２に入力される。また、外部からトリガ入力端子４９に入力されるトリガ（ＴＧ）と、休止信号（ＳＴＢＹ）をインバータ５３で論理否定をとったものがアンド回路５２に入力される。そして、アンド回路５２の出力と、インターバル用カウンタ２から出力されるトリガとがオア（ＯＲ）回路５１に入力され、ＯＲ回路５１の出力が制御部４に入力される。
【００４６】
これにより、外部からのトリガ入力は休止期間のみ有効となる。この休止期間ではアンド回路５０によりインターバル用カウンタ２にクロック（ＣＬＫ）が入力されないので、タイミング制御回路３等は動作しなくなる。変換期間ではクロック（ＣＬＫ）が必要なのでインターバル用カウンタ２にクロック（ＣＬＫ）が入力される。これにより、変換期間のみインターバル用カウンタ２が動作するので消費電力が低減される。アンド回路５０は休止期間にインターバル用カウンタ２へのクロック（ＣＬＫ）の入力を遮断する手段である。
【００４７】
以上説明したように本実施形態では、外部からのトリガ入力によりＡＤ変換でき、また、入力端子１から入力されるクロック（ＣＬＫ）をアンド回路５０を介しないで直接インターバル用カウンタ２に入力することにより、ＡＤ変換器の内部でトリガを発生させて一定の周期でＡＤ変換を行うようにすることができる。
【００４８】
＜第４の実施形態＞
上述の実施形態では、図１０（ａ）に示す変換動作期間と休止期間とを図１０（ｂ）に示すようにトリガに基づいて設けるようにしていたが、本実施形態ではＡＤ変換に必要な時間を図１０（ｃ）に示すようなイネーブル信号を用いて生成する。
【００４９】
イネーブル信号を生成するための回路例を図１１に示す。クロック（ＣＬＫ）をバイナリカウンタ８０に入力し、例えば出力（Ｑ７〜Ｑ１１）をＮＯＲ回路８１で否定論理和をとることによりイネーブル信号（ＥＮＡＢＬＥ）を生成する。このとき、クロック（ＣＬＫ）のカウント値が０〜１２７ではイネーブルとなり、カウント値が１２８〜４０９５ではディゼーブルとなる。ＡＤ変換器では、イネーブルのときにＡＤ変換を行い、ディゼーブルのときに休止をする。
【００５０】
上述の第１乃至第３の実施形態では、インターバル用カウンタ又は外部からトリガを取り込み、このトリガによって制御部で休止信号（ＳＴＢＹ）を生成するようにしていたが、本実施形態では、カウンタ８０を用いてイネーブル信号（ＥＮＡＢＬＥ）を生成し、これにより変換動作期間と休止期間を設けるようにしている。
【００５１】
【発明の効果】
＜第１の構成の効果＞
以上説明したように本発明によれば、変換期間と休止期間が設けられ、ＡＤ変換器は変換期間でＡＤ変換動作をし、一方、休止期間では休止信号によりＡＤ変換部等の動作をスイッチ等を用いて停止するようにすることができるので、低消費電力とすることができる。
【００５２】
＜第２の構成の効果＞
ＡＤ変換器はカウンタを用いて休止信号を生成するので、休止期間ではＡＤ変換部等の動作を停止することにより低消費電力とすることができる。
【００５３】
＜第３の構成の効果＞
ＡＤ変換器はＡＤ変換の動作回数が減少するにつれて低消費電力とすることができるので、ＡＤ変換器が用いられるシステム等において変換周期を適切に設定すると消費電力の低減化の点で有効である。
【００５４】
＜第４の構成の効果＞
ＡＤ変換が必要となったときに、外部よりトリガをＡＤ変換器に入力すればよいので、不必要なＡＤ変換を行わないようにすることができる。これにより、ＡＤ変換器は更に低消費電力となる。
【００５５】
＜第５の構成の効果＞
休止信号により設けられる休止期間では、スイッチにより基準電圧発生回路は電流が流れない状態となる。そのため、消費電力が低減される。
【００５６】
＜第６の構成の効果＞
休止期間ではスイッチが例えば全てグランドレベルに接地された状態となることにより、ＡＤ変換部では定常的に電流が流れないようになる。そのため、変換期間のみＡＤ変換部が動作するので低消費電力となる。また、２種類の抵抗で基準電圧発生回路が構成されるので容易にＩＣ化を実現することができる。
【００５７】
＜第７の構成の効果＞
休止期間ではタイミング制御回路からタイミング信号の供給が停止するので、制御部等のようにタイミング制御回路以外では動作しなくなる。これによっても低消費電力の効果をもたらすことができる。
【００５８】
＜第８の構成の効果＞
クロックにより内部でも変換期間と休止期間を設けることができるＡＤ変換器であるが、トリガを外部から入力する場合には、変換期間のみタイミング制御回路が動作するので回路各部の動作時間が縮小され、更に低消費電力となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のブロック図。
【図２】そのタイミング制御回路３の一例の回路図。
【図３】そのＡＤ変換部８の一例の回路図。
【図４】そのトリガ（ＴＧ）と休止信号（ＳＴＢＹ）の関係を示す波形図。
【図５】本発明の第２の実施形態のブロック図。
【図６】本発明の第３の実施形態のブロック図。
【図７】従来のＡＤ変換器のブロック図。
【図８】そのＡＤ変換部６６のブロック図。
【図９】その基準電圧発生回路７２の回路図。
【図１０】本発明の第４の実施形態のイネーブル信号を説明する波形図。
【図１１】そのイネーブル信号を生成する回路のブロック図。
【符号の説明】
１クロック入力端子
２インターバル用カウンタ
３タイミング制御回路
４制御部
６入力端子
７切換回路
８ＡＤ変換部
９量子化値出力インターフェース
１０出力端子
２５制御回路
２６基準電圧発生回路
２７比較器
３０〜３７ナンド回路
３９〜４７ＣＭＯＳインバータ

Claims

アナログ信号をデジタル信号に変換するＡＤ変換部と；所定のクロックから前記ＡＤ変換部の動作タイミングをとるためのタイミング信号を生成するタイミング制御回路と；前記ＡＤ変換部の変換期間と休止期間に各々相当する２つの論理状態を有する休止信号を生成し、当該休止信号を前記ＡＤ変換部に出力する休止信号生成部と；を有して成るＡＤ変換器であって、
前記ＡＤ変換部は、基準電圧を生成する基準電圧発生回路と；前記アナログ信号と前記基準電圧とを比較する比較器と；前記比較器での比較結果に基づいて前記デジタル信号を出力する制御回路と；を有して成り、
前記基準電圧発生回路は、前記デジタル信号のビット毎に設けられ、各ビットに対応するデジタルデータと前記休止信号が各々入力される複数のナンド回路と；前記複数のナンド回路毎に設けられ、各ナンド回路の出力論理を反転する形で、電源電圧と接地電圧のいずれか一を出力する複数のインバータと；複数の第１抵抗と第２抵抗をはしご型に組み合わせる形で、前記複数の第１抵抗が直列に接続され、各々の接続中点及び両端点に前記複数の第２抵抗の一端が各々接続され、第２抵抗の他端が前記複数のインバータの出力端に各々接続されており、前記両端点の一方から前記基準電圧が引き出される抵抗回路網と；を有して成り、前記デジタル信号に応じて前記基準電圧を逐次変更させる構成であって、かつ、前記休止信号が前記休止期間に相当する論理状態であるときには、前記抵抗回路網での電流経路が遮断される構成とされていることを特徴とするＡＤ変換器。
前記休止信号生成部にはカウンタが設けられており、前記カウンタでクロックをカウントすることによって前記休止信号を生成することを特徴とする請求項１に記載のＡＤ変換器。
外部から与えられる設定信号により、前記カウンタは前記休止信号の発生周期を可変することを特徴とする請求項２に記載のＡＤ変換器。
トリガを入力するための入力端子が設けられており、前記トリガに基づいて前記休止信号生成部では前記休止信号を生成することを特徴とする請求項１に記載のＡＤ変換器。
前記休止信号生成部は、前記休止信号を前記タイミング制御回路にも出力するものであり、前記休止期間では、前記タイミング制御回路は前記タイミング信号の供給を停止することを特徴とする請求項１〜請求項４のいずれかに記載のＡＤ変換器。
トリガを入力するための入力端子が設けられており、前記トリガに基づいて前記休止信号生成部では前記休止信号が生成され、前記休止期間では前記カウンタへの前記クロック入力を遮断する手段を備えたことを特徴とする請求項２に記載のＡＤ変換器。