JP3812992B2 - Ad変換器 - Google Patents
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Description
【発明の属する技術分野】
本発明はAD変換器に関し、特にIC(Integrated Circuit)等により低消費電力が求められているAD変換器に関する。
【0002】
【従来の技術】
従来のAD変換器について説明する。図7は従来のAD変換器の構成例を示すブロック図である。クロック入力端子60よりクロックが入力されると、タイミング制御回路61は動作タイミングをとるための各種のタイミング信号を生成する。これらの信号は、以下に説明する各ブロックの具体的な構成によってそれぞれ必要な信号が異なるので、それらに基づいて生成されることになる。
【0003】
入力端子63より動作を指定する信号が入力される。この信号により制御部62は切換回路65に信号を送って複数の入力端子64より入力されるアナログ信号から1つを選択する。選択されたアナログ信号Vaは切換回路65よりAD変換部66に送られる。AD変換部66では入力されるアナログ信号Vaを量子化し、デジタル信号に変換する。このデジタル信号を量子化値出力インターフェース67でラッチ等を行い、出力端子68より出力する。
【0004】
AD変換部66は例えば図8に示すように、入力されるアナログ信号Vaを比較器70で基準電圧発生回路72より出力される基準電圧Vthと比較し、制御回路71では、この比較結果に基づいて基準電圧Vthを変更するための信号を基準電圧発生回路72に送ったり、AD変換を行った結果としてデジタル信号を出力したりする。
【0005】
【発明が解決しようとする課題】
携帯電話等のシステム上に用いられるAD変換器は、電池駆動で動作するため低消費電力であることが望ましい。AD変換器の低消費電力化を目的として、例えば動作クロックを遅くすることが行われている。クロックを遅くすることにより、AD変換器ではデジタル部での消費電力は低減されるが、次述のように比較器70や基準電圧発生回路72は定常的に電流が流れる構造となっている場合が多いので、消費電力低減の大きな効果は望めない。
【0006】
基準電圧発生回路72の一例を図9に示す。この基準電圧発生回路72は2種類の抵抗Rと2Rをはしご型に組み合わせた構造をしている。複数の抵抗Rが直列に接続され、各抵抗Rの接続中点及び両方の端点に抵抗2Rの一端が接続される。直列に接続された抵抗Rの一端に接続されている抵抗2Rは接地され、それ以外の抵抗2RにはそれぞれスイッチS0、S1…Sn(ただし、nは整数)が接続される。
【0007】
スイッチS0〜Snは制御回路71(図8参照)によりオン/オフ制御され、電源電圧かグランドレベルのいずれかに接続をする。このような構成により、基準電圧発生回路72ではAD変換が必要でないときでもスイッチS0〜Snの状態によっては定常的に電流が流れることがあった。
【0008】
本発明はこのような実情に鑑みなされたものであり、更に低消費電力とするAD変換器を提供することを目的とする。
【0009】
【課題を解決するための手段】
上記目的を達成するために、本発明の第1の構成では、変換期間と休止期間を設けるための休止信号を出力する制御部と、前記変換期間にタイミング信号を出力するタイミング制御回路と、アナログ信号を所定の基準電圧と比較器で比較することによりAD変換を行うAD変換部とを有するようにしている。
【0010】
このような構成によると、制御部は例えばトリガの入力により一定の変換期間を設ける休止信号を出力する。休止信号によりAD変換器はAD変換期間と、AD変換を休止する休止期間に動作を分ける。AD変換を行わない休止期間ではスイッチ等を用いてAD変換部等の動作を停止することにより消費電力の低減を図ることができる。一方、変換期間では、AD変換器はAD変換部で比較器を用いて例えば逐次基準電圧と比較することによりAD変換をする。
【0011】
また、本発明の第2の構成では、上記第1の構成において、前記休止信号生成部にはカウンタが設けられており、前記カウンタでクロックをカウントすることによって前記休止信号を生成している。
【0012】
このような構成によると、カウンタが例えば外部より入力されるクロックをカウントすることにより、一定の周期でトリガを生成し、このトリガに基づいて前記休止信号を生成する。
【0013】
また、本発明の第3の構成では、上記第2の構成において、外部から与えられる設定信号により前記インターバル用カウンタは前記休止信号の発生周期を可変している。
【0014】
このような構成によると、AD変換器は設定信号の入力により例えばインターバル用カウンタの設定値を変更する。これにより、AD変換器はトリガ発生の周期を可変する。トリガ発生の周期が長期化するにつれて変換期間の割合が小さくなるので低消費電力となる。
【0015】
本発明の第4の構成では、上記第1の構成乃至上記第3の構成のいずれかにおいて、トリガを入力するための入力端子が設けられており、前記トリガに基づいて前記休止信号生成部では前記休止信号を生成している。
【0016】
このような構成によると、AD変換器は外部から入力されるトリガによりAD変換を行うようになる。尚、本構成のAD変換器は外部から入力されるトリガにのみAD変換の動作をするものであってもよいし、例えばインターバル用カウンタを備えたもので内部でトリガを発生させることができるものでもよい。内外のいずれのトリガでも使用することができるものでもよい。
【0017】
また、本発明の第5の構成では、上記第1の構成乃至上記第4の構成のいずれかにおいて、前記AD変換部は、前記基準電圧を発生する基準電圧発生回路と、前記基準電圧発生回路を制御する制御回路とを有し、前記休止信号でオン/オフ制御されるスイッチにより、前記休止期間では前記基準電圧発生回路は電流が流れない状態となるようにしている。
【0018】
このような構成によると、AD変換器は、基準電圧発生回路で制御回路からの信号に応じて抵抗分圧等の方法により基準電圧を発生し、比較器でアナログ信号と比較する。そして、比較結果を制御回路に入力し、例えば逐次基準電圧を変更させながら比較器の比較結果を読み込んでAD変換を行う。一方、休止期間では、AD変換器は前記スイッチにより基準電圧発生回路では例えば電流を遮断する。
【0019】
また、本発明の第6の構成では、上記第5の構成において、前記基準電圧発生回路は2種類の抵抗をはしご型に組み合わせ、各段にそれぞれ前記スイッチが設けられた構造をしており、前記休止期間では全ての前記スイッチは特定のスイッチ状態となるようにしている。
【0020】
このような構成によると、基準電圧発生回路は2種類の抵抗をはしご型に組み合わせたものであり、休止期間ではこれらの抵抗間に電流が流れないようにするために、休止信号により例えば全てのスイッチをグランドレベルに接地した状態としている。
【0021】
また、本発明の第7の構成では、上記第1の構成乃至上記第6の構成のいずれかにおいて、前記休止期間では、前記タイミング制御回路は前記タイミング信号の供給を停止している。
【0022】
このような構成によると、AD変換器は休止期間では例えばクロックをタイミング制御回路に入力しないようにすることにより、タイミング信号の供給を停止している。そのため、制御部等のようにタイミング制御回路以外では動作しなくなる。
【0023】
また、本発明の第8の構成では、上記第2の構成において、トリガを入力するための入力端子が設けられており、前記トリガに基づいて前記休止信号生成部では前記休止信号が生成され、前記休止期間では前記カウンタへの前記クロック入力を遮断する手段を備えている。
【0024】
このような構成によると、AD変換器はインターバル用カウンタによって内部でトリガを発生させることができるが、外部から入力されるトリガによりAD変換を行うときには、例えばクロックと休止信号とをアンド(AND)回路に入力し、そのアンド回路の出力をインターバル用カウンタに入力する。これにより、休止期間ではインターバル用カウンタは動作せず、変換期間のみAD変換できるようになる。
【0025】
【発明の実施の形態】
<第1の実施形態>
本発明の第1の実施形態について説明する。図1は第1の実施形態のAD変換器のブロック図である。クロック入力端子1から入力されたクロック(CLK)はインターバル用カウンタ2でカウントされ、例えば毎秒1回の発生周期でトリガ(TG)が制御部4に出力される。また、クロック(CLK)はそのままタイミング制御回路3に出力される。
【0026】
タイミング制御回路3は各部の動作タイミングをとるための各種のタイミング信号を分割等により生成する。タイミング信号は各部の具体的な構成によって異なる。制御部4には入力端子5より動作を指示する信号が入力される。この信号により制御部4は切換回路7に信号を送って複数の入力端子6より入力されるアナログ信号から1つを選択する。切換回路7では例えば制御部4からの信号によってオン/オフ動作をするアナログスイッチを用いることにより切換動作を実現することができる。そして、選択されたアナログ信号VaはAD変換部8に送られる。
【0027】
切換回路7では、一通りスキャンして全てのチャンネルを変換していく場合もある。その場合は各入力チャンネルに対応する量子化データを格納する場所を設ける必要がある。
【0028】
AD変換部8は後述するように図3に示す回路構成となっており、アナログ信号Vaを量子化し、デジタル信号に変換する。そして、このデータ信号を量子化値出力インターフェース9に出力する。量子化値出力インターフェース9は入力されたデジタル信号のラッチ等を行い、出力端子10より出力する。
【0029】
また、制御部4ではトリガ(TG)に基づいて休止信号(STBY)を出力する。タイミング制御回路3では、図2に示すようにインターバル用カウンタ2(図1参照)からのクロック(CLK)と休止信号(STBY)をアンド回路20に入力し、アンド回路20の出力をタイミング制御部21に入力する。タイミング制御部21はクロック(CLK)から分周等により各種のタイミング信号を生成する。
【0030】
これにより、休止信号(STBY)がハイレベルのときにクロック(CLK)がタイミング制御部21に入力され、一方、ロウレベルのときにクロック(CLK)はタイミング制御部21に入力されない。そのため、休止信号(STBY)がロウレベルのとき、タイミング制御回路3はタイミング信号の供給を停止する。
【0031】
AD変換部8(図1参照)でも休止信号(STBY)により動作状態が制御されるように、例えば図3に示すような回路とする。AD変換部8はブロック的には上述の図8に示す回路と同様の構成をしている。
【0032】
制御回路25は8ビットのデジタルデータAD0〜AD7を出力する。各データAD0〜AD7と休止信号(STBY)はそれぞれナンド(NAND)回路30〜37に入力される。ナンド回路30〜37のそれぞれ出力側にはCMOS(Complementary Metal Oxide Semiconductor)インバータ40〜47が接続される。
【0033】
周知のように、CMOSインバータ47はPチャネルMOSFET28とNチャネルMOSFET29が組み合わされたもので、MOSFET28、29の両ゲートが接続されて入力側となり、MOSFET28、29の両ドレインが接続されて出力側となっている。CMOSインバータ39〜46についても同様である。
【0034】
CMOSインバータ39〜47の出力側にはそれぞれ抵抗2Rが接続されている。尚、CMOSインバータ39の入力側は電源電圧に接続されている。そして、各抵抗2Rは直列に接続されたラダー抵抗Rの接続中点や両端点に接続される。このように、2種類の抵抗Rと2Rをはしご型に組み合わせた構成の一例であり、データAD0〜AD7に応じて基準電圧発生回路26から基準電圧Vthが出力される。
【0035】
基準電圧Vthは比較器27でアナログ信号Vaと比較され、比較結果が制御回路25に入力される。ただし、図面では矢印aで接続関係を省略して図示している。制御回路25はデジタルデータAD0〜AD7を逐次変更を加えながら比較器27の比較結果に基づいて量子化値を決定する。
【0036】
休止信号(STBY)がロウレベルのときには、スイッチ動作をするCMOSインバータ40〜47の出力はナンド回路30〜37によって全てグランドレベルに固定されるので、基準電圧発生回路26はオフ状態となり、回路に電流が流れない。一方、休止信号(STBY)がハイレベルのときには、デジタルデータAD0〜AD7によってCMOSインバータ40〜47のスイッチ状態が変更され、それに応じて基準電圧Vthが出力される。
【0037】
次にトリガとAD変換器での動作の状態を図4に示す波形図を用いて説明する。図4(a)はインターバル用カウンタ2(図1参照)より出力される変換スタート用トリガ(TG)である。このトリガ(TG)は一定の時間間隔Taで発生する。時間間隔Taは例えば1秒である。
【0038】
このトリガにより制御部4(図1参照)は図4(b)に示すように休止信号(STBY)をAD変換部8でAD変換が完了するまでの期間Tsでハイレベルとし、その後、次回のトリガが入力されるまでの期間Trではロウレベルとする。休止信号(STBY)がハイレベルの時は前述したように変換期間であり、ロウレベルの時はタイミング制御回路3や基準電圧発生回路72等では動作が休止する休止期間である。
【0039】
以上説明したように本実施形態によれば、基準電圧発生回路26は間欠動作をし、休止期間では消費電流がほとんど流れないので、AD変換器は低消費電力となる。トリガ(TG)の発生周期は本実施形態のように毎秒1回等に固定されるのでなく、外部から設定信号をAD変換器に入力することによりインターバル用カウンタ2で設定値が変更されるように構成し、発生周期が可変されるようにすることも可能である。
【0040】
この設定信号は直接インターバル用カウンタ2に入力するようにしてもよいし、制御部4を経由してもよい。この周期が長くなれば、AD変換を行う一定期間における回数が少なくなり、低消費電力となる。したがって、適切な発生周期となるように設定信号をAD変換器に入力することは消費電力低減にとって有効である。
【0041】
当然、マイクロコンピュータ等のICにおいて、このAD変換器含めるようにすることができる。その際にクロック(CLK)を発生するクロックジェネレータ等もそのICに含めることができる。尚、基準電圧発生回路26は図3に示す構成に限定されず、単純な抵抗分圧等のようにデータAD0〜AD7に応じて基準電圧を発生させるものであればよいが、本実施形態のように2種類の抵抗Rと2Rではしご型に構成することによりIC化が容易となる。また、ビット数も8ビットに制限するものでなく、任意のビット数でAD変換をすることも可能である。その他、ΔΣ型等の様々なAD変換器に本発明を適用することができる。
【0042】
<第2の実施形態>
本発明の第2の実施形態について説明する。図5は第2の実施形態のAD変換器のブロック図である。図5において上記第1の実施形態を示す図1と同一の部分については同一符号を付して説明を省略する。上記第1の実施形態ではトリガ発生用に設けられていたインターバル用カウンタ2が、本実施形態では取り除かれている点が主に異なる。
【0043】
それにともない、クロック入力端子1から入力されるクロック(CLK)はタイミング制御回路3に直接入力される。また、トリガ入力端子49が設けられており、ここにトリガが入力され、制御部4に送られる。これにより、AD変換すべき時にトリガ(TG)をAD変換器のトリガ入力端子49に入力すれば、変換後に休止期間に移行するので上記第1の実施形態のAD変換器よりも更に低消費電力とすることができる。
【0044】
<第3の実施形態>
本発明の第3の実施形態について説明する。図6は第3の実施形態のAD変換器のブロック図である。図6において上記第1の実施形態を示す図1と同一部分については同一符号を付して説明を省略する。本実施形態は上記第1の実施形態のAD変換器にいくらかの変更を加えて、外部からトリガ(TG)を入力できるようにしたものである。
【0045】
クロック入力端子1に入力されるクロック(CLK)と、制御部4から出力される休止信号(STBY)はアンド回路50に入力され、アンド回路50の出力がインターバル用カウンタ2に入力される。また、外部からトリガ入力端子49に入力されるトリガ(TG)と、休止信号(STBY)をインバータ53で論理否定をとったものがアンド回路52に入力される。そして、アンド回路52の出力と、インターバル用カウンタ2から出力されるトリガとがオア(OR)回路51に入力され、OR回路51の出力が制御部4に入力される。
【0046】
これにより、外部からのトリガ入力は休止期間のみ有効となる。この休止期間ではアンド回路50によりインターバル用カウンタ2にクロック(CLK)が入力されないので、タイミング制御回路3等は動作しなくなる。変換期間ではクロック(CLK)が必要なのでインターバル用カウンタ2にクロック(CLK)が入力される。これにより、変換期間のみインターバル用カウンタ2が動作するので消費電力が低減される。アンド回路50は休止期間にインターバル用カウンタ2へのクロック(CLK)の入力を遮断する手段である。
【0047】
以上説明したように本実施形態では、外部からのトリガ入力によりAD変換でき、また、入力端子1から入力されるクロック(CLK)をアンド回路50を介しないで直接インターバル用カウンタ2に入力することにより、AD変換器の内部でトリガを発生させて一定の周期でAD変換を行うようにすることができる。
【0048】
<第4の実施形態>
上述の実施形態では、図10(a)に示す変換動作期間と休止期間とを図10(b)に示すようにトリガに基づいて設けるようにしていたが、本実施形態ではAD変換に必要な時間を図10(c)に示すようなイネーブル信号を用いて生成する。
【0049】
イネーブル信号を生成するための回路例を図11に示す。クロック(CLK)をバイナリカウンタ80に入力し、例えば出力(Q7〜Q11)をNOR回路81で否定論理和をとることによりイネーブル信号(ENABLE)を生成する。このとき、クロック(CLK)のカウント値が0〜127ではイネーブルとなり、カウント値が128〜4095ではディゼーブルとなる。AD変換器では、イネーブルのときにAD変換を行い、ディゼーブルのときに休止をする。
【0050】
上述の第1乃至第3の実施形態では、インターバル用カウンタ又は外部からトリガを取り込み、このトリガによって制御部で休止信号(STBY)を生成するようにしていたが、本実施形態では、カウンタ80を用いてイネーブル信号(ENABLE)を生成し、これにより変換動作期間と休止期間を設けるようにしている。
【0051】
【発明の効果】
<第1の構成の効果>
以上説明したように本発明によれば、変換期間と休止期間が設けられ、AD変換器は変換期間でAD変換動作をし、一方、休止期間では休止信号によりAD変換部等の動作をスイッチ等を用いて停止するようにすることができるので、低消費電力とすることができる。
【0052】
<第2の構成の効果>
AD変換器はカウンタを用いて休止信号を生成するので、休止期間ではAD変換部等の動作を停止することにより低消費電力とすることができる。
【0053】
<第3の構成の効果>
AD変換器はAD変換の動作回数が減少するにつれて低消費電力とすることができるので、AD変換器が用いられるシステム等において変換周期を適切に設定すると消費電力の低減化の点で有効である。
【0054】
<第4の構成の効果>
AD変換が必要となったときに、外部よりトリガをAD変換器に入力すればよいので、不必要なAD変換を行わないようにすることができる。これにより、AD変換器は更に低消費電力となる。
【0055】
<第5の構成の効果>
休止信号により設けられる休止期間では、スイッチにより基準電圧発生回路は電流が流れない状態となる。そのため、消費電力が低減される。
【0056】
<第6の構成の効果>
休止期間ではスイッチが例えば全てグランドレベルに接地された状態となることにより、AD変換部では定常的に電流が流れないようになる。そのため、変換期間のみAD変換部が動作するので低消費電力となる。また、2種類の抵抗で基準電圧発生回路が構成されるので容易にIC化を実現することができる。
【0057】
<第7の構成の効果>
休止期間ではタイミング制御回路からタイミング信号の供給が停止するので、制御部等のようにタイミング制御回路以外では動作しなくなる。これによっても低消費電力の効果をもたらすことができる。
【0058】
<第8の構成の効果>
クロックにより内部でも変換期間と休止期間を設けることができるAD変換器であるが、トリガを外部から入力する場合には、変換期間のみタイミング制御回路が動作するので回路各部の動作時間が縮小され、更に低消費電力となる。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態のブロック図。
【図2】 そのタイミング制御回路3の一例の回路図。
【図3】 そのAD変換部8の一例の回路図。
【図4】 そのトリガ(TG)と休止信号(STBY)の関係を示す波形図。
【図5】 本発明の第2の実施形態のブロック図。
【図6】 本発明の第3の実施形態のブロック図。
【図7】 従来のAD変換器のブロック図。
【図8】 そのAD変換部66のブロック図。
【図9】 その基準電圧発生回路72の回路図。
【図10】 本発明の第4の実施形態のイネーブル信号を説明する波形図。
【図11】 そのイネーブル信号を生成する回路のブロック図。
【符号の説明】
1 クロック入力端子
2 インターバル用カウンタ
3 タイミング制御回路
4 制御部
6 入力端子
7 切換回路
8 AD変換部
9 量子化値出力インターフェース
10 出力端子
25 制御回路
26 基準電圧発生回路
27 比較器
30〜37 ナンド回路
39〜47 CMOSインバータ
Claims (6)
- アナログ信号をデジタル信号に変換するAD変換部と;所定のクロックから前記AD変換部の動作タイミングをとるためのタイミング信号を生成するタイミング制御回路と;前記AD変換部の変換期間と休止期間に各々相当する2つの論理状態を有する休止信号を生成し、当該休止信号を前記AD変換部に出力する休止信号生成部と;を有して成るAD変換器であって、
前記AD変換部は、基準電圧を生成する基準電圧発生回路と;前記アナログ信号と前記基準電圧とを比較する比較器と;前記比較器での比較結果に基づいて前記デジタル信号を出力する制御回路と;を有して成り、
前記基準電圧発生回路は、前記デジタル信号のビット毎に設けられ、各ビットに対応するデジタルデータと前記休止信号が各々入力される複数のナンド回路と;前記複数のナンド回路毎に設けられ、各ナンド回路の出力論理を反転する形で、電源電圧と接地電圧のいずれか一を出力する複数のインバータと;複数の第1抵抗と第2抵抗をはしご型に組み合わせる形で、前記複数の第1抵抗が直列に接続され、各々の接続中点及び両端点に前記複数の第2抵抗の一端が各々接続され、第2抵抗の他端が前記複数のインバータの出力端に各々接続されており、前記両端点の一方から前記基準電圧が引き出される抵抗回路網と;を有して成り、前記デジタル信号に応じて前記基準電圧を逐次変更させる構成であって、かつ、前記休止信号が前記休止期間に相当する論理状態であるときには、前記抵抗回路網での電流経路が遮断される構成とされていることを特徴とするAD変換器。 - 前記休止信号生成部にはカウンタが設けられており、前記カウンタでクロックをカウントすることによって前記休止信号を生成することを特徴とする請求項1に記載のAD変換器。
- 外部から与えられる設定信号により、前記カウンタは前記休止信号の発生周期を可変することを特徴とする請求項2に記載のAD変換器。
- トリガを入力するための入力端子が設けられており、前記トリガに基づいて前記休止信号生成部では前記休止信号を生成することを特徴とする請求項1に記載のAD変換器。
- 前記休止信号生成部は、前記休止信号を前記タイミング制御回路にも出力するものであり、前記休止期間では、前記タイミング制御回路は前記タイミング信号の供給を停止することを特徴とする請求項1〜請求項4のいずれかに記載のAD変換器。
- トリガを入力するための入力端子が設けられており、前記トリガに基づいて前記休止信号生成部では前記休止信号が生成され、前記休止期間では前記カウンタへの前記クロック入力を遮断する手段を備えたことを特徴とする請求項2に記載のAD変換器。
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