JPH1131968A

JPH1131968A - Ａｄ変換器

Info

Publication number: JPH1131968A
Application number: JP18494197A
Authority: JP
Inventors: Takashi Naiki; 崇内貴; Koji Ninomiya; 光司二宮
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1997-07-10
Filing date: 1997-07-10
Publication date: 1999-02-02
Anticipated expiration: 2017-07-10
Also published as: JP3812992B2

Abstract

(57)【要約】【課題】ＡＤ変換器において低消費電力化を図る。【解決手段】ＡＤ変換器は、トリガ（ＴＧ）に基づい
て変換期間と休止期間を設けるための休止信号（ＳＴＢ
Ｙ）を出力する制御部４と、前記変換期間にタイミング
信号を出力するタイミング制御回路３と、アナログ信号
Ｖａを所定の基準電圧と比較器で比較することによりＡ
Ｄ変換を行うＡＤ変換部８とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＡＤ変換器に関し、
特にＩＣ（Integrated Circuit）等により低消費電力が
求められているＡＤ変換器に関する。

【０００２】

【従来の技術】従来のＡＤ変換器について説明する。図
７は従来のＡＤ変換器の構成例を示すブロック図であ
る。クロック入力端子６０よりクロックが入力される
と、タイミング制御回路６１は動作タイミングをとるた
めの各種のタイミング信号を生成する。これらの信号
は、以下に説明する各ブロックの具体的な構成によって
それぞれ必要な信号が異なるので、それらに基づいて生
成されることになる。

【０００３】入力端子６３より動作を指定する信号が入
力される。この信号により制御部６２は切換回路６５に
信号を送って複数の入力端子６４より入力されるアナロ
グ信号から１つを選択する。選択されたアナログ信号Ｖ
ａは切換回路６５よりＡＤ変換部６６に送られる。ＡＤ
変換部６６では入力されるアナログ信号Ｖａを量子化
し、デジタル信号に変換する。このデジタル信号を量子
化値出力インターフェース６７でラッチ等を行い、出力
端子６８より出力する。

【０００４】ＡＤ変換部６６は例えば図８に示すよう
に、入力されるアナログ信号Ｖａを比較器７０で基準電
圧発生回路７２より出力される基準電圧Ｖｔｈと比較
し、制御回路７１では、この比較結果に基づいて基準電
圧Ｖｔｈを変更するための信号を基準電圧発生回路７２
に送ったり、ＡＤ変換を行った結果としてデジタル信号
を出力したりする。

【０００５】

【発明が解決しようとする課題】携帯電話等のシステム
上に用いられるＡＤ変換器は、電池駆動で動作するため
低消費電力であることが望ましい。ＡＤ変換器の低消費
電力化を目的として、例えば動作クロックを遅くするこ
とが行われている。クロックを遅くすることにより、Ａ
Ｄ変換器ではデジタル部での消費電力は低減されるが、
次述のように比較器７０や基準電圧発生回路７２は定常
的に電流が流れる構造となっている場合が多いので、消
費電力低減の大きな効果は望めない。

【０００６】基準電圧発生回路７２の一例を図９に示
す。この基準電圧発生回路７２は２種類の抵抗Ｒと２Ｒ
をはしご型に組み合わせた構造をしている。複数の抵抗
Ｒが直列に接続され、各抵抗Ｒの接続中点及び両方の端
点に抵抗２Ｒの一端が接続される。直列に接続された抵
抗Ｒの一端に接続されている抵抗２Ｒは接地され、それ
以外の抵抗２ＲにはそれぞれスイッチＳ０、Ｓ１…Ｓｎ
（ただし、ｎは整数）が接続される。

【０００７】スイッチＳ０〜Ｓｎは制御回路７１（図８
参照）によりオン／オフ制御され、電源電圧かグランド
レベルのいずれかに接続をする。このような構成によ
り、基準電圧発生回路７２ではＡＤ変換が必要でないと
きでもスイッチＳ０〜Ｓｎの状態によっては定常的に電
流が流れることがあった。

【０００８】本発明はこのような実情に鑑みなされたも
のであり、更に低消費電力とするＡＤ変換器を提供する
ことを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の構成では、変換期間と休止期間を設
けるための休止信号を出力する制御部と、前記変換期間
にタイミング信号を出力するタイミング制御回路と、ア
ナログ信号を所定の基準電圧と比較器で比較することに
よりＡＤ変換を行うＡＤ変換部とを有するようにしてい
る。

【００１０】このような構成によると、制御部は例えば
トリガの入力により一定の変換期間を設ける休止信号を
出力する。休止信号によりＡＤ変換器はＡＤ変換期間
と、ＡＤ変換を休止する休止期間に動作を分ける。ＡＤ
変換を行わない休止期間ではスイッチ等を用いてＡＤ変
換部等の動作を停止することにより消費電力の低減を図
ることができる。一方、変換期間では、ＡＤ変換器はＡ
Ｄ変換部で比較器を用いて例えば逐次基準電圧と比較す
ることによりＡＤ変換をする。

【００１１】また、本発明の第２の構成では、上記第１
の構成において、前記休止信号生成部にはカウンタが設
けられており、前記カウンタでクロックをカウントする
ことによって前記休止信号を生成している。

【００１２】このような構成によると、カウンタが例え
ば外部より入力されるクロックをカウントすることによ
り、一定の周期でトリガを生成し、このトリガに基づい
て前記休止信号を生成する。

【００１３】また、本発明の第３の構成では、上記第２
の構成において、外部から与えられる設定信号により前
記インターバル用カウンタは前記休止信号の発生周期を
可変している。

【００１４】このような構成によると、ＡＤ変換器は設
定信号の入力により例えばインターバル用カウンタの設
定値を変更する。これにより、ＡＤ変換器はトリガ発生
の周期を可変する。トリガ発生の周期が長期化するにつ
れて変換期間の割合が小さくなるので低消費電力とな
る。

【００１５】本発明の第４の構成では、上記第１の構成
乃至上記第３の構成のいずれかにおいて、トリガを入力
するための入力端子が設けられており、前記トリガに基
づいて前記休止信号生成部では前記休止信号を生成して
いる。

【００１６】このような構成によると、ＡＤ変換器は外
部から入力されるトリガによりＡＤ変換を行うようにな
る。尚、本構成のＡＤ変換器は外部から入力されるトリ
ガにのみＡＤ変換の動作をするものであってもよいし、
例えばインターバル用カウンタを備えたもので内部でト
リガを発生させることができるものでもよい。内外のい
ずれのトリガでも使用することができるものでもよい。

【００１７】また、本発明の第５の構成では、上記第１
の構成乃至上記第４の構成のいずれかにおいて、前記Ａ
Ｄ変換部は、前記基準電圧を発生する基準電圧発生回路
と、前記基準電圧発生回路を制御する制御回路とを有
し、前記休止信号でオン／オフ制御されるスイッチによ
り、前記休止期間では前記基準電圧発生回路は電流が流
れない状態となるようにしている。

【００１８】このような構成によると、ＡＤ変換器は、
基準電圧発生回路で制御回路からの信号に応じて抵抗分
圧等の方法により基準電圧を発生し、比較器でアナログ
信号と比較する。そして、比較結果を制御回路に入力
し、例えば逐次基準電圧を変更させながら比較器の比較
結果を読み込んでＡＤ変換を行う。一方、休止期間で
は、ＡＤ変換器は前記スイッチにより基準電圧発生回路
では例えば電流を遮断する。

【００１９】また、本発明の第６の構成では、上記第５
の構成において、前記基準電圧発生回路は２種類の抵抗
をはしご型に組み合わせ、各段にそれぞれ前記スイッチ
が設けられた構造をしており、前記休止期間では全ての
前記スイッチは特定のスイッチ状態となるようにしてい
る。

【００２０】このような構成によると、基準電圧発生回
路は２種類の抵抗をはしご型に組み合わせたものであ
り、休止期間ではこれらの抵抗間に電流が流れないよう
にするために、休止信号により例えば全てのスイッチを
グランドレベルに接地した状態としている。

【００２１】また、本発明の第７の構成では、上記第１
の構成乃至上記第６の構成のいずれかにおいて、前記休
止期間では、前記タイミング制御回路は前記タイミング
信号の供給を停止している。

【００２２】このような構成によると、ＡＤ変換器は休
止期間では例えばクロックをタイミング制御回路に入力
しないようにすることにより、タイミング信号の供給を
停止している。そのため、制御部等のようにタイミング
制御回路以外では動作しなくなる。

【００２３】また、本発明の第８の構成では、上記第２
の構成において、トリガを入力するための入力端子が設
けられており、前記トリガに基づいて前記休止信号生成
部では前記休止信号が生成され、前記休止期間では前記
カウンタへの前記クロック入力を遮断する手段を備えて
いる。

【００２４】このような構成によると、ＡＤ変換器はイ
ンターバル用カウンタによって内部でトリガを発生させ
ることができるが、外部から入力されるトリガによりＡ
Ｄ変換を行うときには、例えばクロックと休止信号とを
アンド（ＡＮＤ）回路に入力し、そのアンド回路の出力
をインターバル用カウンタに入力する。これにより、休
止期間ではインターバル用カウンタは動作せず、変換期
間のみＡＤ変換できるようになる。

【００２５】

【発明の実施の形態】

＜第１の実施形態＞本発明の第１の実施形態について説
明する。図１は第１の実施形態のＡＤ変換器のブロック
図である。クロック入力端子１から入力されたクロック
（ＣＬＫ）はインターバル用カウンタ２でカウントさ
れ、例えば毎秒１回の発生周期でトリガ（ＴＧ）が制御
部４に出力される。また、クロック（ＣＬＫ）はそのま
まタイミング制御回路３に出力される。

【００２６】タイミング制御回路３は各部の動作タイミ
ングをとるための各種のタイミング信号を分割等により
生成する。タイミング信号は各部の具体的な構成によっ
て異なる。制御部４には入力端子５より動作を指示する
信号が入力される。この信号により制御部４は切換回路
７に信号を送って複数の入力端子６より入力されるアナ
ログ信号から１つを選択する。切換回路７では例えば制
御部４からの信号によってオン／オフ動作をするアナロ
グスイッチを用いることにより切換動作を実現すること
ができる。そして、選択されたアナログ信号ＶａはＡＤ
変換部８に送られる。

【００２７】切換回路７では、一通りスキャンして全て
のチャンネルを変換していく場合もある。その場合は各
入力チャンネルに対応する量子化データを格納する場所
を設ける必要がある。

【００２８】ＡＤ変換部８は後述するように図３に示す
回路構成となっており、アナログ信号Ｖａを量子化し、
デジタル信号に変換する。そして、このデータ信号を量
子化値出力インターフェース９に出力する。量子化値出
力インターフェース９は入力されたデジタル信号のラッ
チ等を行い、出力端子１０より出力する。

【００２９】また、制御部４ではトリガ（ＴＧ）に基づ
いて休止信号（ＳＴＢＹ）を出力する。タイミング制御
回路３では、図２に示すようにインターバル用カウンタ
２（図１参照）からのクロック（ＣＬＫ）と休止信号
（ＳＴＢＹ）をアンド回路２０に入力し、アンド回路２
０の出力をタイミング制御部２１に入力する。タイミン
グ制御部２１はクロック（ＣＬＫ）から分周等により各
種のタイミング信号を生成する。

【００３０】これにより、休止信号（ＳＴＢＹ）がハイ
レベルのときにクロック（ＣＬＫ）がタイミング制御部
２１に入力され、一方、ロウレベルのときにクロック
（ＣＬＫ）はタイミング制御部２１に入力されない。そ
のため、休止信号（ＳＴＢＹ）がロウレベルのとき、タ
イミング制御回路３はタイミング信号の供給を停止す
る。

【００３１】ＡＤ変換部８（図１参照）でも休止信号
（ＳＴＢＹ）により動作状態が制御されるように、例え
ば図３に示すような回路とする。ＡＤ変換部８はブロッ
ク的には上述の図８に示す回路と同様の構成をしてい
る。

【００３２】制御回路２５は８ビットのデジタルデータ
ＡＤ０〜ＡＤ７を出力する。各データＡＤ０〜ＡＤ７と
休止信号（ＳＴＢＹ）はそれぞれナンド（ＮＡＮＤ）回
路３０〜３７に入力される。ナンド回路３０〜３７のそ
れぞれ出力側にはＣＭＯＳ（Complementary Metal Oxid
e Semiconductor）インバータ４０〜４７が接続され
る。

【００３３】周知のように、ＣＭＯＳインバータ４７は
ＰチャネルＭＯＳＦＥＴ２８とＮチャネルＭＯＳＦＥＴ
２９が組み合わされたもので、ＭＯＳＦＥＴ２８、２９
の両ゲートが接続されて入力側となり、ＭＯＳＦＥＴ２
８、２９の両ドレインが接続されて出力側となってい
る。ＣＭＯＳインバータ３９〜４６についても同様であ
る。

【００３４】ＣＭＯＳインバータ３９〜４７の出力側に
はそれぞれ抵抗２Ｒが接続されている。尚、ＣＭＯＳイ
ンバータ３９の入力側は電源電圧に接続されている。そ
して、各抵抗２Ｒは直列に接続されたラダー抵抗Ｒの接
続中点や両端点に接続される。このように、２種類の抵
抗Ｒと２Ｒをはしご型に組み合わせた構成の一例であ
り、データＡＤ０〜ＡＤ７に応じて基準電圧発生回路２
６から基準電圧Ｖｔｈが出力される。

【００３５】基準電圧Ｖｔｈは比較器２７でアナログ信
号Ｖａと比較され、比較結果が制御回路２５に入力され
る。ただし、図面では矢印ａで接続関係を省略して図示
している。制御回路２５はデジタルデータＡＤ０〜ＡＤ
７を逐次変更を加えながら比較器２７の比較結果に基づ
いて量子化値を決定する。

【００３６】休止信号（ＳＴＢＹ）がロウレベルのとき
には、スイッチ動作をするＣＭＯＳインバータ４０〜４
７の出力はナンド回路３０〜３７によって全てグランド
レベルに固定されるので、基準電圧発生回路２６はオフ
状態となり、回路に電流が流れない。一方、休止信号
（ＳＴＢＹ）がハイレベルのときには、デジタルデータ
ＡＤ０〜ＡＤ７によってＣＭＯＳインバータ４０〜４７
のスイッチ状態が変更され、それに応じて基準電圧Ｖｔ
ｈが出力される。

【００３７】次にトリガとＡＤ変換器での動作の状態を
図４に示す波形図を用いて説明する。図４（ａ）はイン
ターバル用カウンタ２（図１参照）より出力される変換
スタート用トリガ（ＴＧ）である。このトリガ（ＴＧ）
は一定の時間間隔Ｔａで発生する。時間間隔Ｔａは例え
ば１秒である。

【００３８】このトリガにより制御部４（図１参照）は
図４（ｂ）に示すように休止信号（ＳＴＢＹ）をＡＤ変
換部８でＡＤ変換が完了するまでの期間Ｔｓでハイレベ
ルとし、その後、次回のトリガが入力されるまでの期間
Ｔｒではロウレベルとする。休止信号（ＳＴＢＹ）がハ
イレベルの時は前述したように変換期間であり、ロウレ
ベルの時はタイミング制御回路３や基準電圧発生回路７
２等では動作が休止する休止期間である。

【００３９】以上説明したように本実施形態によれば、
基準電圧発生回路２６は間欠動作をし、休止期間では消
費電流がほとんど流れないので、ＡＤ変換器は低消費電
力となる。トリガ（ＴＧ）の発生周期は本実施形態のよ
うに毎秒１回等に固定されるのでなく、外部から設定信
号をＡＤ変換器に入力することによりインターバル用カ
ウンタ２で設定値が変更されるように構成し、発生周期
が可変されるようにすることも可能である。

【００４０】この設定信号は直接インターバル用カウン
タ２に入力するようにしてもよいし、制御部４を経由し
てもよい。この周期が長くなれば、ＡＤ変換を行う一定
期間における回数が少なくなり、低消費電力となる。し
たがって、適切な発生周期となるように設定信号をＡＤ
変換器に入力することは消費電力低減にとって有効であ
る。

【００４１】当然、マイクロコンピュータ等のＩＣにお
いて、このＡＤ変換器含めるようにすることができる。
その際にクロック（ＣＬＫ）を発生するクロックジェネ
レータ等もそのＩＣに含めることができる。尚、基準電
圧発生回路２６は図３に示す構成に限定されず、単純な
抵抗分圧等のようにデータＡＤ０〜ＡＤ７に応じて基準
電圧を発生させるものであればよいが、本実施形態のよ
うに２種類の抵抗Ｒと２Ｒではしご型に構成することに
よりＩＣ化が容易となる。また、ビット数も８ビットに
制限するものでなく、任意のビット数でＡＤ変換をする
ことも可能である。その他、ΔΣ型等の様々なＡＤ変換
器に本発明を適用することができる。

【００４２】＜第２の実施形態＞本発明の第２の実施形
態について説明する。図５は第２の実施形態のＡＤ変換
器のブロック図である。図５において上記第１の実施形
態を示す図１と同一の部分については同一符号を付して
説明を省略する。上記第１の実施形態ではトリガ発生用
に設けられていたインターバル用カウンタ２が、本実施
形態では取り除かれている点が主に異なる。

【００４３】それにともない、クロック入力端子１から
入力されるクロック（ＣＬＫ）はタイミング制御回路３
に直接入力される。また、トリガ入力端子４９が設けら
れており、ここにトリガが入力され、制御部４に送られ
る。これにより、ＡＤ変換すべき時にトリガ（ＴＧ）を
ＡＤ変換器のトリガ入力端子４９に入力すれば、変換後
に休止期間に移行するので上記第１の実施形態のＡＤ変
換器よりも更に低消費電力とすることができる。

【００４４】＜第３の実施形態＞本発明の第３の実施形
態について説明する。図６は第３の実施形態のＡＤ変換
器のブロック図である。図６において上記第１の実施形
態を示す図１と同一部分については同一符号を付して説
明を省略する。本実施形態は上記第１の実施形態のＡＤ
変換器にいくらかの変更を加えて、外部からトリガ（Ｔ
Ｇ）を入力できるようにしたものである。

【００４５】クロック入力端子１に入力されるクロック
（ＣＬＫ）と、制御部４から出力される休止信号（ＳＴ
ＢＹ）はアンド回路５０に入力され、アンド回路５０の
出力がインターバル用カウンタ２に入力される。また、
外部からトリガ入力端子４９に入力されるトリガ（Ｔ
Ｇ）と、休止信号（ＳＴＢＹ）をインバータ５３で論理
否定をとったものがアンド回路５２に入力される。そし
て、アンド回路５２の出力と、インターバル用カウンタ
２から出力されるトリガとがオア（ＯＲ）回路５１に入
力され、ＯＲ回路５１の出力が制御部４に入力される。

【００４６】これにより、外部からのトリガ入力は休止
期間のみ有効となる。この休止期間ではアンド回路５０
によりインターバル用カウンタ２にクロック（ＣＬＫ）
が入力されないので、タイミング制御回路３等は動作し
なくなる。変換期間ではクロック（ＣＬＫ）が必要なの
でインターバル用カウンタ２にクロック（ＣＬＫ）が入
力される。これにより、変換期間のみインターバル用カ
ウンタ２が動作するので消費電力が低減される。アンド
回路５０は休止期間にインターバル用カウンタ２へのク
ロック（ＣＬＫ）の入力を遮断する手段である。

【００４７】以上説明したように本実施形態では、外部
からのトリガ入力によりＡＤ変換でき、また、入力端子
１から入力されるクロック（ＣＬＫ）をアンド回路５０
を介しないで直接インターバル用カウンタ２に入力する
ことにより、ＡＤ変換器の内部でトリガを発生させて一
定の周期でＡＤ変換を行うようにすることができる。

【００４８】＜第４の実施形態＞上述の実施形態では、
図１０（ａ）に示す変換動作期間と休止期間とを図１０
（ｂ）に示すようにトリガに基づいて設けるようにして
いたが、本実施形態ではＡＤ変換に必要な時間を図１０
（ｃ）に示すようなイネーブル信号を用いて生成する。

【００４９】イネーブル信号を生成するための回路例を
図１１に示す。クロック（ＣＬＫ）をバイナリカウンタ
８０に入力し、例えば出力（Ｑ７〜Ｑ１１）をＮＯＲ回
路８１で否定論理和をとることによりイネーブル信号
（ＥＮＡＢＬＥ）を生成する。このとき、クロック（Ｃ
ＬＫ）のカウント値が０〜１２７ではイネーブルとな
り、カウント値が１２８〜４０９５ではディゼーブルと
なる。ＡＤ変換器では、イネーブルのときにＡＤ変換を
行い、ディゼーブルのときに休止をする。

【００５０】上述の第１乃至第３の実施形態では、イン
ターバル用カウンタ又は外部からトリガを取り込み、こ
のトリガによって制御部で休止信号（ＳＴＢＹ）を生成
するようにしていたが、本実施形態では、カウンタ８０
を用いてイネーブル信号（ＥＮＡＢＬＥ）を生成し、こ
れにより変換動作期間と休止期間を設けるようにしてい
る。

【００５１】

【発明の効果】

＜請求項１の効果＞以上説明したように本発明によれ
ば、変換期間と休止期間が設けられ、ＡＤ変換器は変換
期間でＡＤ変換動作をし、一方、休止期間では休止信号
によりＡＤ変換部等の動作をスイッチ等を用いて停止す
るようにすることができるので、低消費電力とすること
ができる。

【００５２】＜請求項２の効果＞ＡＤ変換器はカウンタ
を用いて休止信号を生成するので、休止期間ではＡＤ変
換部等の動作を停止することにより低消費電力とするこ
とができる。

【００５３】＜請求項３の効果＞ＡＤ変換器はＡＤ変換
の動作回数が減少するにつれて低消費電力とすることが
できるので、ＡＤ変換器が用いられるシステム等におい
て変換周期を適切に設定すると消費電力の低減化の点で
有効である。

【００５４】＜請求項４の効果＞ＡＤ変換が必要となっ
たときに、外部よりトリガをＡＤ変換器に入力すればよ
いので、不必要なＡＤ変換を行わないようにすることが
できる。これにより、ＡＤ変換器は更に低消費電力とな
る。

【００５５】＜請求項５の効果＞休止信号により設けら
れる休止期間では、スイッチにより基準電圧発生回路は
電流が流れない状態となる。そのため、消費電力が低減
される。

【００５６】＜請求項６の効果＞休止期間ではスイッチ
が例えば全てグランドレベルに接地された状態となるこ
とにより、ＡＤ変換部では定常的に電流が流れないよう
になる。そのため、変換期間のみＡＤ変換部が動作する
ので低消費電力となる。また、２種類の抵抗で基準電圧
発生回路が構成されるので容易にＩＣ化を実現すること
ができる。

【００５７】＜請求項７の効果＞休止期間ではタイミン
グ制御回路からタイミング信号の供給が停止するので、
制御部等のようにタイミング制御回路以外では動作しな
くなる。これによっても低消費電力の効果をもたらすこ
とができる。

【００５８】＜請求項８の効果＞クロックにより内部で
も変換期間と休止期間を設けることができるＡＤ変換器
であるが、トリガを外部から入力する場合には、変換期
間のみタイミング制御回路が動作するので回路各部の動
作時間が縮小され、更に低消費電力となる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態のブロック図。

【図２】そのタイミング制御回路３の一例の回路図。

【図３】そのＡＤ変換部８の一例の回路図。

【図４】そのトリガ（ＴＧ）と休止信号（ＳＴＢＹ）
の関係を示す波形図。

【図５】本発明の第２の実施形態のブロック図。

【図６】本発明の第３の実施形態のブロック図。

【図７】従来のＡＤ変換器のブロック図。

【図８】そのＡＤ変換部６６のブロック図。

【図９】その基準電圧発生回路７２の回路図。

【図１０】本発明の第４の実施形態のイネーブル信号
を説明する波形図。

【図１１】そのイネーブル信号を生成する回路のブロ
ック図。

【符号の説明】

１クロック入力端子２インターバル用カウンタ３タイミング制御回路４制御部６入力端子７切換回路８ＡＤ変換部９量子化値出力インターフェース１０出力端子２５制御回路２６基準電圧発生回路２７比較器３０〜３７ナンド回路３９〜４７ＣＭＯＳインバータ

Claims

【特許請求の範囲】

【請求項１】変換期間と休止期間を設けるための休止
信号を出力する休止信号生成部と、前記変換期間にタイ
ミング信号を出力するタイミング制御回路と、アナログ
信号を所定の基準電圧と比較器で比較することによりＡ
Ｄ変換を行うＡＤ変換部とを有することを特徴とするＡ
Ｄ変換器。
【請求項２】前記休止信号生成部にはカウンタが設け
られており、前記カウンタでクロックをカウントするこ
とによって前記休止信号を生成することを特徴とする請
求項１に記載のＡＤ変換器。
【請求項３】外部から与えられる設定信号により前記
インターバル用カウンタは前記休止信号の発生周期を可
変することを特徴とする請求項２に記載のＡＤ変換器。
【請求項４】トリガを入力するための入力端子が設け
られており、前記トリガに基づいて前記休止信号生成部
では前記休止信号を生成することを特徴とする請求項１
に記載のＡＤ変換器。
【請求項５】前記ＡＤ変換部は、前記基準電圧を発生
する基準電圧発生回路と、前記基準電圧発生回路を制御
する制御回路とを有し、前記休止信号でオン／オフ制御
されるスイッチにより、前記休止期間では前記基準電圧
発生回路は電流が流れない状態となることを特徴とする
請求項１乃至請求項４のいずれかに記載のＡＤ変換器。
【請求項６】前記基準電圧発生回路は２種類の抵抗を
はしご型に組み合わせ、各段にそれぞれ前記スイッチが
設けられた構造をしており、前記休止期間では全ての前
記スイッチは特定のスイッチ状態となることを特徴とす
る請求項５に記載のＡＤ変換器。
【請求項７】前記休止期間では、前記タイミング制御
回路は前記タイミング信号の供給を停止することを特徴
とする請求項１乃至請求項６のいずれかに記載のＡＤ変
換器。
【請求項８】トリガを入力するための入力端子が設け
られており、前記トリガに基づいて前記休止信号生成部
では前記休止信号が生成され、前記休止期間では前記カ
ウンタへの前記クロック入力を遮断する手段を備えたこ
とを特徴とする請求項２に記載のＡＤ変換器。