JPH07147096A - センス回路 - Google Patents
センス回路Info
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- JPH07147096A JPH07147096A JP29190893A JP29190893A JPH07147096A JP H07147096 A JPH07147096 A JP H07147096A JP 29190893 A JP29190893 A JP 29190893A JP 29190893 A JP29190893 A JP 29190893A JP H07147096 A JPH07147096 A JP H07147096A
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- sense
- output
- bit line
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Abstract
(57)【要約】
【目的】 ビットラインデータが“１”→“０”に変化
する場合及びビットラインデータが“０”→“１”に変
化する場合の双方のセンス時間を短くできるセンス回路
を提供することを目的とする。 【構成】 ビットラインにおけるデータ“０”のレベル
とデータ“１”のレベルとの間にリファレンスレベルを
設定してメモリデバイスの読み出しを行うようにしたセ
ンス回路において、データ“０”のレベル寄りのｒｅｆ
１にて出力を反転させる第１のセンスアンプ２と、デー
タ“１”のレベル寄りのｒｅｆ２にて出力を反転する第
２のセンスアンプ３と、前回のセンス動作時の前記両セ
ンスアンプ２，３の出力データに基づいて両センスアン
プ２，３のうち早く反転する方のセンスアンプ出力を選
択する出力切替え器４とを備えた。
する場合及びビットラインデータが“０”→“１”に変
化する場合の双方のセンス時間を短くできるセンス回路
を提供することを目的とする。 【構成】 ビットラインにおけるデータ“０”のレベル
とデータ“１”のレベルとの間にリファレンスレベルを
設定してメモリデバイスの読み出しを行うようにしたセ
ンス回路において、データ“０”のレベル寄りのｒｅｆ
１にて出力を反転させる第１のセンスアンプ２と、デー
タ“１”のレベル寄りのｒｅｆ２にて出力を反転する第
２のセンスアンプ３と、前回のセンス動作時の前記両セ
ンスアンプ２，３の出力データに基づいて両センスアン
プ２，３のうち早く反転する方のセンスアンプ出力を選
択する出力切替え器４とを備えた。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路等で用
いられるセンス回路に関する。
いられるセンス回路に関する。
【０００２】
【従来の技術】例えば、ＥＰ−ＲＯＭには、本体ＲＯＭ
と同じ回路構成のダミーセル及びこのダミーセルによる
リファレンスレベルと本体ＲＯＭとの出力を検出するセ
ンスアンプから成るメモリ読出のためのセンス回路が設
けられている（特公平２−４９５１９号公報（Ｇ１１Ｃ
１７／１８）参照）。
と同じ回路構成のダミーセル及びこのダミーセルによる
リファレンスレベルと本体ＲＯＭとの出力を検出するセ
ンスアンプから成るメモリ読出のためのセンス回路が設
けられている（特公平２−４９５１９号公報（Ｇ１１Ｃ
１７／１８）参照）。
【０００３】そして、従来のセンス回路では、ビットラ
インデータにおける“０”のレベルと“１”のレベルと
の略中間値に一つのリファレンスレベルを設定してい
る。
インデータにおける“０”のレベルと“１”のレベルと
の略中間値に一つのリファレンスレベルを設定してい
る。
【０００４】
【発明が解決しようとする課題】ところで、上記センス
回路におけるセンス時間を短くするために、例えばリフ
ァレンスレベルをビットラインデータにおける“１”の
レベルに近づけることにより、ビットラインデータが
“１”→“０”に変化する場合のセンス時間を短縮する
ことができるが、これでは、ビットラインデータが
“０”→“１”に変化する場合のセンス時間が長くなっ
てしまう。また、その逆に、リファレンスレベルをビッ
トラインデータにおける“０”のレベルに近づけると、
ビットラインデータが“０”→“１”に変化する場合の
センス時間が短くなるが、ビットラインデータが“１”
→“０”に変化する場合のセンス時間が長くなってしま
う。
回路におけるセンス時間を短くするために、例えばリフ
ァレンスレベルをビットラインデータにおける“１”の
レベルに近づけることにより、ビットラインデータが
“１”→“０”に変化する場合のセンス時間を短縮する
ことができるが、これでは、ビットラインデータが
“０”→“１”に変化する場合のセンス時間が長くなっ
てしまう。また、その逆に、リファレンスレベルをビッ
トラインデータにおける“０”のレベルに近づけると、
ビットラインデータが“０”→“１”に変化する場合の
センス時間が短くなるが、ビットラインデータが“１”
→“０”に変化する場合のセンス時間が長くなってしま
う。
【０００５】本発明は、上記の事情に鑑み、ビットライ
ンデータが“１”→“０”に変化する場合及びビットラ
インデータが“０”→“１”に変化する場合の双方のセ
ンス時間を短くできるセンス回路を提供することを目的
とする。
ンデータが“１”→“０”に変化する場合及びビットラ
インデータが“０”→“１”に変化する場合の双方のセ
ンス時間を短くできるセンス回路を提供することを目的
とする。
【０００６】
【課題を解決するための手段】本発明のセンス回路は、
上記の課題を解決するために、ビットラインにおけるデ
ータ“０”のレベルとデータ“１”のレベルとの間にリ
ファレンスレベルを設定してメモリデバイスの読み出し
を行うようにしたセンス回路において、データ“０”の
レベル寄りの第１のリファレンスレベルにて出力を反転
させる第１のセンスアンプと、データ“１”のレベル寄
りの第２のリファレンスレベルにて出力を反転する第２
のセンスアンプと、前回のセンス動作時の前記両センス
アンプの出力データに基づいて両センスアンプのうち早
く反転する方のセンスアンプ出力を選択する出力切替え
器とを備えていることを特徴とする。
上記の課題を解決するために、ビットラインにおけるデ
ータ“０”のレベルとデータ“１”のレベルとの間にリ
ファレンスレベルを設定してメモリデバイスの読み出し
を行うようにしたセンス回路において、データ“０”の
レベル寄りの第１のリファレンスレベルにて出力を反転
させる第１のセンスアンプと、データ“１”のレベル寄
りの第２のリファレンスレベルにて出力を反転する第２
のセンスアンプと、前回のセンス動作時の前記両センス
アンプの出力データに基づいて両センスアンプのうち早
く反転する方のセンスアンプ出力を選択する出力切替え
器とを備えていることを特徴とする。
【０００７】また、前記の出力切替え器は、前回のセン
ス動作時のセンスアンプ出力をラッチするラッチ部と、
第１のセンスアンプと出力バッファとの間に配置された
第１のトランスファーゲートと、第２のセンスアンプと
出力バッファとの間に配置された第２のトランスファー
ゲートとを備え、前記ラッチ部の出力にて早く動作する
方のセンスアンプに接続されているトランスファーゲー
トをＯＮにするように構成されていてもよい。
ス動作時のセンスアンプ出力をラッチするラッチ部と、
第１のセンスアンプと出力バッファとの間に配置された
第１のトランスファーゲートと、第２のセンスアンプと
出力バッファとの間に配置された第２のトランスファー
ゲートとを備え、前記ラッチ部の出力にて早く動作する
方のセンスアンプに接続されているトランスファーゲー
トをＯＮにするように構成されていてもよい。
【０００８】また、前記の出力切替え器は、ビットライ
ンの振幅が十分でないためにセンス動作で前記両センス
アンプのうち一方しか反転しなかった場合に次のセンス
動作は反転した側のセンスアンプを選択するように構成
されていてもよい。請求項１又は２に記載のセンス回
路。
ンの振幅が十分でないためにセンス動作で前記両センス
アンプのうち一方しか反転しなかった場合に次のセンス
動作は反転した側のセンスアンプを選択するように構成
されていてもよい。請求項１又は２に記載のセンス回
路。
【０００９】また、第１及び第２のセンスアンプをカレ
ントミラー型で構成するとともに、そのビットライン側
構成部分は一つとしリファレンス側構成部分は第１及び
第２のリファレンスレベルの各々を生成する二つの回路
部分により構成してもよいものである。
ントミラー型で構成するとともに、そのビットライン側
構成部分は一つとしリファレンス側構成部分は第１及び
第２のリファレンスレベルの各々を生成する二つの回路
部分により構成してもよいものである。
【００１０】
【作用】上記第１の構成によれば、ビットラインが
“１”→“０”に変化する場合には、データ“１”のレ
ベル寄りの第２のリファレンスレベルが設定されている
第２のセンスアンプの方が第１のセンスアンプよりも早
く動作し、その逆にビットラインが“０”→“１”に変
化する場合には、データ“０”のレベル寄りの第１のリ
ファレンスレベルが設定されている第１のセンスアンプ
の方が第２のセンスアンプよりも早く動作し、両センス
アンプのうち早く動作した方が選択されてその出力がセ
ンス出力とされるため、ビットラインの変化の方向にか
かわらずセンス時間の短縮が図れることになる。
“１”→“０”に変化する場合には、データ“１”のレ
ベル寄りの第２のリファレンスレベルが設定されている
第２のセンスアンプの方が第１のセンスアンプよりも早
く動作し、その逆にビットラインが“０”→“１”に変
化する場合には、データ“０”のレベル寄りの第１のリ
ファレンスレベルが設定されている第１のセンスアンプ
の方が第２のセンスアンプよりも早く動作し、両センス
アンプのうち早く動作した方が選択されてその出力がセ
ンス出力とされるため、ビットラインの変化の方向にか
かわらずセンス時間の短縮が図れることになる。
【００１１】上記第２の構成によれば、センスアンプ出
力がトランスファーゲートを通して出力バッファに予め
接続されているため、出力切替えに要する時間を省くこ
とができる。
力がトランスファーゲートを通して出力バッファに予め
接続されているため、出力切替えに要する時間を省くこ
とができる。
【００１２】上記第３の構成によれば、ビットラインの
振幅が十分でないために、センスアンプの一方のみが反
転する状態を経て再びその前回の状態に戻ったとして
も、前記一方のみが反転した状態におけるセンス出力が
なされるとともにセンスアンプの切替えは行われないこ
とによって、前回の状態に戻る際のセンス動作も正確に
早く行われることになる。
振幅が十分でないために、センスアンプの一方のみが反
転する状態を経て再びその前回の状態に戻ったとして
も、前記一方のみが反転した状態におけるセンス出力が
なされるとともにセンスアンプの切替えは行われないこ
とによって、前回の状態に戻る際のセンス動作も正確に
早く行われることになる。
【００１３】上記第４の構成によれば、カレントミラー
型で構成したセンスアンプのビットライン側構成部分を
共用するので、二つのセンスアンプをフルセットで構成
する場合の消費電力の増大が回避されることになる。
型で構成したセンスアンプのビットライン側構成部分を
共用するので、二つのセンスアンプをフルセットで構成
する場合の消費電力の増大が回避されることになる。
【００１４】
【実施例】以下、本発明をその実施例を示す図に基づい
て説明する。
て説明する。
【００１５】図１は、本発明のセンス回路１の概略構成
を示したブロック図である。このセンス回路１は、ビッ
トラインデータにおける“０”レベルと“１”レベルと
の間にリファレンスレベルを設定してメモリデバイスの
読み出しを行うものであり、第１のセンスアンプ２と、
第２のセンスアンプ３と、出力切替え器４とを備えて構
成されている。
を示したブロック図である。このセンス回路１は、ビッ
トラインデータにおける“０”レベルと“１”レベルと
の間にリファレンスレベルを設定してメモリデバイスの
読み出しを行うものであり、第１のセンスアンプ２と、
第２のセンスアンプ３と、出力切替え器４とを備えて構
成されている。
【００１６】第１のセンスアンプ２は、ビットラインデ
ータにおける“０”レベル寄りの第１のリファレンスレ
ベル（以下、ｒｅｆ１と略記する）にて反転するように
なっている。また、第２のセンスアンプ３は、ビットラ
インデータにおける“１”レベル寄りの第２のリファレ
ンスレベル（以下、ｒｅｆ２と略記する）にて反転する
ようになっている。
ータにおける“０”レベル寄りの第１のリファレンスレ
ベル（以下、ｒｅｆ１と略記する）にて反転するように
なっている。また、第２のセンスアンプ３は、ビットラ
インデータにおける“１”レベル寄りの第２のリファレ
ンスレベル（以下、ｒｅｆ２と略記する）にて反転する
ようになっている。
【００１７】出力切替え器４は、第１のセンスアンプ２
の出力（ＯＵＴ１）及び第２のセンスアンプ３の出力
（ＯＵＴ２）を入力し、センス動作前の両センスアンプ
２，３の出力データに基づいて両センスアンプ２，３の
うち早く動作する方のセンスアンプ出力を選択してセン
ス出力とするようになっている。
の出力（ＯＵＴ１）及び第２のセンスアンプ３の出力
（ＯＵＴ２）を入力し、センス動作前の両センスアンプ
２，３の出力データに基づいて両センスアンプ２，３の
うち早く動作する方のセンスアンプ出力を選択してセン
ス出力とするようになっている。
【００１８】図２は、上記の出力切替え器４の構成を示
したブロック図である。第１のトランスファーゲート５
（以下、ＴＧ５と略記する）は第１のセンスアンプ２の
出力部に、第２のトランスファーゲート６（以下、ＴＧ
６と略記する）は第２のセンスアンプ３の出力部に各々
接続されるとともに他端側は出力バッファ（図示せず）
に接続され、更に、これらＴＧ５，ＴＧ６は、ラッチ部
７の出力及びインバータ８による反転出力によってどち
らか一方だけがＯＮするようになっている。具体的に
は、上記ラッチ部７の出力（ＯＵＴ）が“０”のときは
ＴＧ５がＯＮでＴＧ６はＯＦＦとなり、“１”のときは
ＴＧ６がＯＮでＴＧ５がＯＦＦとなる。このように、セ
ンスアンプ出力がＴＧ５，６を通して出力バッファに予
め接続されているため、出力切替えに要する時間を省く
ことができる。
したブロック図である。第１のトランスファーゲート５
（以下、ＴＧ５と略記する）は第１のセンスアンプ２の
出力部に、第２のトランスファーゲート６（以下、ＴＧ
６と略記する）は第２のセンスアンプ３の出力部に各々
接続されるとともに他端側は出力バッファ（図示せず）
に接続され、更に、これらＴＧ５，ＴＧ６は、ラッチ部
７の出力及びインバータ８による反転出力によってどち
らか一方だけがＯＮするようになっている。具体的に
は、上記ラッチ部７の出力（ＯＵＴ）が“０”のときは
ＴＧ５がＯＮでＴＧ６はＯＦＦとなり、“１”のときは
ＴＧ６がＯＮでＴＧ５がＯＦＦとなる。このように、セ
ンスアンプ出力がＴＧ５，６を通して出力バッファに予
め接続されているため、出力切替えに要する時間を省く
ことができる。
【００１９】図３は、上記のラッチ部７の構成を示した
回路図である。ラッチ部７は、ＴＧ５，６に入力部（Ｉ
Ｎ）が接続された第１のＣ−ＭＯＳゲート（以下、ＣＩ
１と略記する）と、このＣＩ１の出力部に接続された第
１ラッチ部１０と、この第１のラッチ部１０の出力部に
接続された第３のＣ−ＭＯＳゲート（以下、ＣＩ３と略
記する）と、このＣＩ３の出力部に接続された第２のラ
ッチ部１１とを備え、この第２のラッチ部１１の出力
（ＯＵＴ）を前記ＴＧ２，３における選択信号とするよ
うになっている。
回路図である。ラッチ部７は、ＴＧ５，６に入力部（Ｉ
Ｎ）が接続された第１のＣ−ＭＯＳゲート（以下、ＣＩ
１と略記する）と、このＣＩ１の出力部に接続された第
１ラッチ部１０と、この第１のラッチ部１０の出力部に
接続された第３のＣ−ＭＯＳゲート（以下、ＣＩ３と略
記する）と、このＣＩ３の出力部に接続された第２のラ
ッチ部１１とを備え、この第２のラッチ部１１の出力
（ＯＵＴ）を前記ＴＧ２，３における選択信号とするよ
うになっている。
【００２０】第１のラッチ部１０は、インバータ１０ａ
と二つのＮＯＲゲート１０ｂ，１０ｃと第２のＣ−ＭＯ
Ｓゲート（以下、ＣＩ２と略記する）とを備える。ま
た、第２のラッチ部１１は、インバータ１１ａと第４の
Ｃ−ＭＯＳゲート（以下、ＣＩ４と略記する）とを備え
ている。
と二つのＮＯＲゲート１０ｂ，１０ｃと第２のＣ−ＭＯ
Ｓゲート（以下、ＣＩ２と略記する）とを備える。ま
た、第２のラッチ部１１は、インバータ１１ａと第４の
Ｃ−ＭＯＳゲート（以下、ＣＩ４と略記する）とを備え
ている。
【００２１】上記のＣＩ１〜４のうち、ＣＩ１とＣＩ４
は、αが“１”のときＯＮし、αが“０”のときＯＦＦ
する（即ち、回路からの切り離される）ようになってい
る。一方、ＣＩ２とＣＩ３は、αが“０”のときＯＮ
し、αが“１”のときＯＦＦする（即ち、回路からの切
り離される）ようになっている。なお、上記のαは、前
述のＯＵＴ１（図ではＡとして表している）とＯＵＴ２
（図ではＢとして表している）との排他的論理和であ
る。なお、上記αおよびその反転値α-1を生成する回路
は、図示を省略している。
は、αが“１”のときＯＮし、αが“０”のときＯＦＦ
する（即ち、回路からの切り離される）ようになってい
る。一方、ＣＩ２とＣＩ３は、αが“０”のときＯＮ
し、αが“１”のときＯＦＦする（即ち、回路からの切
り離される）ようになっている。なお、上記のαは、前
述のＯＵＴ１（図ではＡとして表している）とＯＵＴ２
（図ではＢとして表している）との排他的論理和であ
る。なお、上記αおよびその反転値α-1を生成する回路
は、図示を省略している。
【００２２】また、前記の二つのＮＯＲゲート１０ｂ，
１０ｃにおいて、ＮＯＲゲート１０ｂの一方の入力端子
にはインバータ１０ａの出力が入力され、他方の入力端
子にはＯＵＴ１とＯＵＴ２のアンド出力（Ａ・Ｂ）が入
力される。そして、ＮＯＲゲート１０ｃの一方の入力端
子にはＮＯＲゲート１０ｂの出力が入力され、他方の入
力端子にはＯＵＴ１とＯＵＴ２の各々の反転値のアンド
出力（Ａ-1・Ｂ-1）が入力されるようになっている。な
お、上記アンド出力（Ａ・Ｂ）及び各々の反転値のアン
ド出力（Ａ-1・Ｂ-1）を生成する回路についてもその図
示を省略している。
１０ｃにおいて、ＮＯＲゲート１０ｂの一方の入力端子
にはインバータ１０ａの出力が入力され、他方の入力端
子にはＯＵＴ１とＯＵＴ２のアンド出力（Ａ・Ｂ）が入
力される。そして、ＮＯＲゲート１０ｃの一方の入力端
子にはＮＯＲゲート１０ｂの出力が入力され、他方の入
力端子にはＯＵＴ１とＯＵＴ２の各々の反転値のアンド
出力（Ａ-1・Ｂ-1）が入力されるようになっている。な
お、上記アンド出力（Ａ・Ｂ）及び各々の反転値のアン
ド出力（Ａ-1・Ｂ-1）を生成する回路についてもその図
示を省略している。
【００２３】次に、上記の如く構成されたラッチ部７の
動作を図４を用いて説明する。
動作を図４を用いて説明する。
【００２４】図４において、（ａ）にはビットラインの
データのレベル変化を示し、（ｂ）には第１のセンスア
ンプ２の出力であるＯＵＴ１のタイムチャートを示し、
（ｃ）には第２のセンスアンプ３の出力であるＯＵＴ２
のタイムチャートを示し、（ｄ）にはα，α-1，（Ａ・
Ｂ），（Ａ-1・Ｂ-1）の値を示し、（ｅ）にはＣＩ１〜
ＣＩ４のＯＮ・ＯＦＦ状態を示し、（ｆ）には前記ラッ
チ部７の主要なポイントにおける出力状態等を示し、
（ｇ）にはセンス出力ＯＵＴ３がＯＵＴ１とＯＵＴ２の
どちらの出力になっているか、即ち、ＡかＢかを示し、
（ｈ）にはセンス出力ＯＵＴ３の出力状態を示してい
る。
データのレベル変化を示し、（ｂ）には第１のセンスア
ンプ２の出力であるＯＵＴ１のタイムチャートを示し、
（ｃ）には第２のセンスアンプ３の出力であるＯＵＴ２
のタイムチャートを示し、（ｄ）にはα，α-1，（Ａ・
Ｂ），（Ａ-1・Ｂ-1）の値を示し、（ｅ）にはＣＩ１〜
ＣＩ４のＯＮ・ＯＦＦ状態を示し、（ｆ）には前記ラッ
チ部７の主要なポイントにおける出力状態等を示し、
（ｇ）にはセンス出力ＯＵＴ３がＯＵＴ１とＯＵＴ２の
どちらの出力になっているか、即ち、ＡかＢかを示し、
（ｈ）にはセンス出力ＯＵＴ３の出力状態を示してい
る。
【００２５】（状態１）ビットラインデータが“０”レ
ベルから“１”レベルに変化しようとする状態であり、
ＯＵＴ１もＯＵＴ２も“０”の状態である。このとき、
ＣＩ１はＯＦＦであり回路から切り離され、また、ＣＩ
２はＯＮであることから、Ｎ２点の出力は“０”にＮ１
点の出力は“１”になる。そして、ＣＩ３がＯＮである
ため、Ｎ３はＮ２を反転した値“１”となり、ＣＩ４が
ＯＦＦでインバータ１１ａにより反転されるため、選択
信号であるＯＵＴは“０”となる。このため、ＴＧ５が
選択されることになり、第１のセンスアンプ２の出力で
あるＯＵＴ１がセンス出力ＯＵＴ３とされる状態とな
る。
ベルから“１”レベルに変化しようとする状態であり、
ＯＵＴ１もＯＵＴ２も“０”の状態である。このとき、
ＣＩ１はＯＦＦであり回路から切り離され、また、ＣＩ
２はＯＮであることから、Ｎ２点の出力は“０”にＮ１
点の出力は“１”になる。そして、ＣＩ３がＯＮである
ため、Ｎ３はＮ２を反転した値“１”となり、ＣＩ４が
ＯＦＦでインバータ１１ａにより反転されるため、選択
信号であるＯＵＴは“０”となる。このため、ＴＧ５が
選択されることになり、第１のセンスアンプ２の出力で
あるＯＵＴ１がセンス出力ＯＵＴ３とされる状態とな
る。
【００２６】そして、次の状態２に進むときにおいては
ＯＵＴ１とＯＵＴ２のうち先にＯＵＴ１の方が“１”に
反転することになるが、上記のごとく、ＯＵＴ１の出力
がセンス出力ＯＵＴ３とされていることによって、次の
状態２に進むときのセンス動作が早く行われることにな
る。
ＯＵＴ１とＯＵＴ２のうち先にＯＵＴ１の方が“１”に
反転することになるが、上記のごとく、ＯＵＴ１の出力
がセンス出力ＯＵＴ３とされていることによって、次の
状態２に進むときのセンス動作が早く行われることにな
る。
【００２７】（状態２）ビットラインデータがｒｅｆ１
に達すると、ＯＵＴ１は“１”になり、上記の如く
“１”のセンス出力が早くなされることになる。また、
ビットラインデータはｒｅｆ２に達してはいないので、
ＯＵＴ２は“０”のままである。このとき、ＣＩ１はＯ
ＮでＣＩ２がＯＦＦとなるので、ＩＮの値（ここではＯ
ＵＴ１の値）が反転されてＮ１は“０”に、Ｎ２も
“０”になるが、ＣＩ３がＯＦＦされＣＩ４がＯＮして
いるため、前状態のＯＵＴ出力が維持されることにな
り、選択信号ＯＵＴは“０”のままである。このため、
ＴＧ５が選択されたままであり、第１のセンスアンプ２
の出力であるＯＵＴ１がセンス出力（ＯＵＴ３）として
出力し続けられる。
に達すると、ＯＵＴ１は“１”になり、上記の如く
“１”のセンス出力が早くなされることになる。また、
ビットラインデータはｒｅｆ２に達してはいないので、
ＯＵＴ２は“０”のままである。このとき、ＣＩ１はＯ
ＮでＣＩ２がＯＦＦとなるので、ＩＮの値（ここではＯ
ＵＴ１の値）が反転されてＮ１は“０”に、Ｎ２も
“０”になるが、ＣＩ３がＯＦＦされＣＩ４がＯＮして
いるため、前状態のＯＵＴ出力が維持されることにな
り、選択信号ＯＵＴは“０”のままである。このため、
ＴＧ５が選択されたままであり、第１のセンスアンプ２
の出力であるＯＵＴ１がセンス出力（ＯＵＴ３）として
出力し続けられる。
【００２８】（状態３）ビットラインデータがｒｅｆ２
に達すると、ＯＵＴは“１”のままで更にＯＵＴ２も
“１”となる。このとき、ＣＩ１はＯＦＦでＣＩ２がＯ
Ｎであることから、Ｎ２点の出力は“１”に、Ｎ１点の
出力は“０”になる。そして、ＣＩ３がＯＮであるた
め、Ｎ３はＮ２を反転した値“０”となり、ＣＩ４がＯ
ＦＦでインバータ１１ａにより反転されるため、選択信
号ＯＵＴは“１”となる。このため、ＴＧ６が選択され
ることになるが、このときＴＧ６の出力であるＯＵＴ２
も“１”になっているため、センス出力ＯＵＴ３には変
化はない。
に達すると、ＯＵＴは“１”のままで更にＯＵＴ２も
“１”となる。このとき、ＣＩ１はＯＦＦでＣＩ２がＯ
Ｎであることから、Ｎ２点の出力は“１”に、Ｎ１点の
出力は“０”になる。そして、ＣＩ３がＯＮであるた
め、Ｎ３はＮ２を反転した値“０”となり、ＣＩ４がＯ
ＦＦでインバータ１１ａにより反転されるため、選択信
号ＯＵＴは“１”となる。このため、ＴＧ６が選択され
ることになるが、このときＴＧ６の出力であるＯＵＴ２
も“１”になっているため、センス出力ＯＵＴ３には変
化はない。
【００２９】そして、上記のごとく、ＴＧ６が選択され
てＯＵＴ２をセンス出力ＯＵＴ３とする状態になってい
ることにより、次の状態４に進むときのセンス動作が早
く行われることになる。
てＯＵＴ２をセンス出力ＯＵＴ３とする状態になってい
ることにより、次の状態４に進むときのセンス動作が早
く行われることになる。
【００３０】（状態４）状態４では、ビットラインデー
タの振幅が不十分な場合を想定している。ビットライン
データがレベル“１”側からｒｅｆ２に達すると、ＯＵ
Ｔ２は“０”になり、上記の如く“０”のセンス出力が
早くなされることになる。また、ビットラインデータは
ｒｅｆ１に達してはいないので、ＯＵＴ１は“１”のま
まである。このとき、ＣＩ１はＯＮでＣＩ２がＯＦＦと
なるので、ＩＮの値（ここではＯＵＴ２の値）が反転さ
れてＮ１は“１”に、Ｎ２は“０”になるが、ＣＩ３が
ＯＦＦされＣＩ４がＯＮしているため、前状態のＯＵＴ
出力が維持されることになり、選択信号ＯＵＴは“１”
のままでＴＧ６が選択されたままである。ＴＧ６の選択
状態は変わらないが、ＴＧ６の出力であるＯＵＴ２は
“０”になっているため、センス出力ＯＵＴ３は“０”
になる。
タの振幅が不十分な場合を想定している。ビットライン
データがレベル“１”側からｒｅｆ２に達すると、ＯＵ
Ｔ２は“０”になり、上記の如く“０”のセンス出力が
早くなされることになる。また、ビットラインデータは
ｒｅｆ１に達してはいないので、ＯＵＴ１は“１”のま
まである。このとき、ＣＩ１はＯＮでＣＩ２がＯＦＦと
なるので、ＩＮの値（ここではＯＵＴ２の値）が反転さ
れてＮ１は“１”に、Ｎ２は“０”になるが、ＣＩ３が
ＯＦＦされＣＩ４がＯＮしているため、前状態のＯＵＴ
出力が維持されることになり、選択信号ＯＵＴは“１”
のままでＴＧ６が選択されたままである。ＴＧ６の選択
状態は変わらないが、ＴＧ６の出力であるＯＵＴ２は
“０”になっているため、センス出力ＯＵＴ３は“０”
になる。
【００３１】そして、上記のごとく、ＴＧ６が選択され
てＯＵＴ２をセンス出力ＯＵＴ３とする状態になってい
ることにより、次の状態５に進むときのセンス動作が早
く行われることになる。また、ノイズ等によりビットラ
インレベルが一時的にｒｅｆ１とｒｅｆ２の中間に入
り、再び元のレベルに戻った場合でも、第１ラッチ部１
０で直列に接続された２個のＮＯＲ回路１０ｂ，１０ｃ
によりＯＵＴの極性が決定されるため、ＯＵＴの極性は
正しく保たれる。
てＯＵＴ２をセンス出力ＯＵＴ３とする状態になってい
ることにより、次の状態５に進むときのセンス動作が早
く行われることになる。また、ノイズ等によりビットラ
インレベルが一時的にｒｅｆ１とｒｅｆ２の中間に入
り、再び元のレベルに戻った場合でも、第１ラッチ部１
０で直列に接続された２個のＮＯＲ回路１０ｂ，１０ｃ
によりＯＵＴの極性が決定されるため、ＯＵＴの極性は
正しく保たれる。
【００３２】（状態５）ビットラインデータがｒｅｆ１
に至らないままｒｅｆ２に達すると、ＯＵＴ１が“１”
でＯＵＴ２も“１”となり、前述の状態３と同じ状態と
なる。この状態では、状態４に引き続いてＯＵＴが
“１”でＴＧ６が選択されている。ＴＧ６の選択状態は
変わらないが、ＴＧ６の出力であるＯＵＴ２は“１”に
なっているため、センス出力ＯＵＴ３は“１”になる。
に至らないままｒｅｆ２に達すると、ＯＵＴ１が“１”
でＯＵＴ２も“１”となり、前述の状態３と同じ状態と
なる。この状態では、状態４に引き続いてＯＵＴが
“１”でＴＧ６が選択されている。ＴＧ６の選択状態は
変わらないが、ＴＧ６の出力であるＯＵＴ２は“１”に
なっているため、センス出力ＯＵＴ３は“１”になる。
【００３３】そして、上記の如く、ＴＧ６が選択されて
ＯＵＴ２をセンス出力ＯＵＴ３とする状態になっている
ことにより、次の状態６に進むときのセンス動作が早く
行われることになる。
ＯＵＴ２をセンス出力ＯＵＴ３とする状態になっている
ことにより、次の状態６に進むときのセンス動作が早く
行われることになる。
【００３４】（状態６）ビットラインデータがレベル
“１”側からｒｅｆ２に達すると、ＯＵＴ２は“０”に
なり、そのセンス出力が早くなされることになる。ま
た、ビットラインデータはｒｅｆ１に達してはいないの
で、ＯＵＴ１は“１”のままである。このとき、前状態
のＯＵＴ出力が維持されることになり、ＯＵＴは“１”
のままでＴＧ６が選択されたままである。ＴＧ６の選択
状態は変わらないが、ＴＧ６の出力であるＯＵＴ２は
“０”になるため、センス出力ＯＵＴ３は“０”にな
る。
“１”側からｒｅｆ２に達すると、ＯＵＴ２は“０”に
なり、そのセンス出力が早くなされることになる。ま
た、ビットラインデータはｒｅｆ１に達してはいないの
で、ＯＵＴ１は“１”のままである。このとき、前状態
のＯＵＴ出力が維持されることになり、ＯＵＴは“１”
のままでＴＧ６が選択されたままである。ＴＧ６の選択
状態は変わらないが、ＴＧ６の出力であるＯＵＴ２は
“０”になるため、センス出力ＯＵＴ３は“０”にな
る。
【００３５】（状態７）状態７では、前述の状態１と同
じ状態、即ち、ＯＵＴ１もＯＵＴ２も“０”の状態であ
り、ＴＧ５が選択されることになる。ＴＧの選択状態は
状態６とで異なることになるが、ＴＧ５の出力であるＯ
ＵＴ１は“０”であるのでセンス出力ＯＵＴ３は“０”
のままである。
じ状態、即ち、ＯＵＴ１もＯＵＴ２も“０”の状態であ
り、ＴＧ５が選択されることになる。ＴＧの選択状態は
状態６とで異なることになるが、ＴＧ５の出力であるＯ
ＵＴ１は“０”であるのでセンス出力ＯＵＴ３は“０”
のままである。
【００３６】そして、上記の如く、ＴＧ５が選択されて
ＯＵＴ１をセンス出力ＯＵＴ３とする状態となることに
より、次の状態８に進むときのセンス動作が早く行われ
ることになる。
ＯＵＴ１をセンス出力ＯＵＴ３とする状態となることに
より、次の状態８に進むときのセンス動作が早く行われ
ることになる。
【００３７】（状態８）状態８では、前記状態４とは逆
の方向に変化する場合でビットラインデータの振幅が不
十分な場合を想定している。ビットラインデータがレベ
ル“０”側からｒｅｆ１に達すると、ＯＵＴ１は“１”
になり、この“１”のセンス出力が早くなされることに
なる。また、ビットラインデータはｒｅｆ２に達しては
いないので、ＯＵＴ２は“０”のままである。従って、
前状態のＯＵＴ出力が維持されることになり、ＯＵＴは
“０”のままでＴＧ５が選択されたままである。ＴＧ５
の選択状態は変わらないが、ＴＧ５の出力であるＯＵＴ
１は“１”になっているため、センス出力ＯＵＴ３は
“１”になる。
の方向に変化する場合でビットラインデータの振幅が不
十分な場合を想定している。ビットラインデータがレベ
ル“０”側からｒｅｆ１に達すると、ＯＵＴ１は“１”
になり、この“１”のセンス出力が早くなされることに
なる。また、ビットラインデータはｒｅｆ２に達しては
いないので、ＯＵＴ２は“０”のままである。従って、
前状態のＯＵＴ出力が維持されることになり、ＯＵＴは
“０”のままでＴＧ５が選択されたままである。ＴＧ５
の選択状態は変わらないが、ＴＧ５の出力であるＯＵＴ
１は“１”になっているため、センス出力ＯＵＴ３は
“１”になる。
【００３８】そして、上記のごとく、ＴＧ５が選択され
てＯＵＴ１をセンス出力ＯＵＴ３とする状態になってい
ることにより、次の状態９に進むときのセンス動作が早
く行われることになる。
てＯＵＴ１をセンス出力ＯＵＴ３とする状態になってい
ることにより、次の状態９に進むときのセンス動作が早
く行われることになる。
【００３９】（状態９）ビットラインデータがｒｅｆ２
に至らないままｒｅｆ１に達すると、ＯＵＴ１が“０”
でＯＵＴ２も“０”となり、前述の状態７と同じ状態と
なる。この状態では、状態８に引き続いてＯＵＴが
“０”でＴＧ５が選択されている。ＴＧ５の選択状態は
変わらないが、ＴＧ５の出力であるＯＵＴ１は“０”に
なっているため、センス出力ＯＵＴ３は“０”になる。
に至らないままｒｅｆ１に達すると、ＯＵＴ１が“０”
でＯＵＴ２も“０”となり、前述の状態７と同じ状態と
なる。この状態では、状態８に引き続いてＯＵＴが
“０”でＴＧ５が選択されている。ＴＧ５の選択状態は
変わらないが、ＴＧ５の出力であるＯＵＴ１は“０”に
なっているため、センス出力ＯＵＴ３は“０”になる。
【００４０】そして、上記の如く、ＴＧ５が選択されて
ＯＵＴ１をセンス出力ＯＵＴ３とする状態になっている
ことにより、次の状態に進むときのセンス動作が早く行
われることになる。
ＯＵＴ１をセンス出力ＯＵＴ３とする状態になっている
ことにより、次の状態に進むときのセンス動作が早く行
われることになる。
【００４１】以上説明した状態１〜状態９の動作で明ら
かなように、ビットラインが“１”→“０”に変化する
場合には、“１”レベル寄りのｒｅｆ２が設定されてい
る第２のセンスアンプ３の方が第１のセンスアンプ２よ
りも早く動作し、その逆にビットラインが“０”→
“１”に変化する場合には、“０”レベル寄りのｒｅｆ
１が設定されている第１のセンスアンプ２の方が第２の
センスアンプ３よりも早く動作し、両センスアンプ２，
３のうち早く動作した方が選択されてその出力がセンス
出力とされるため、ビットラインの変化の方向にかかわ
らずセンス時間の短縮が図れることになる。
かなように、ビットラインが“１”→“０”に変化する
場合には、“１”レベル寄りのｒｅｆ２が設定されてい
る第２のセンスアンプ３の方が第１のセンスアンプ２よ
りも早く動作し、その逆にビットラインが“０”→
“１”に変化する場合には、“０”レベル寄りのｒｅｆ
１が設定されている第１のセンスアンプ２の方が第２の
センスアンプ３よりも早く動作し、両センスアンプ２，
３のうち早く動作した方が選択されてその出力がセンス
出力とされるため、ビットラインの変化の方向にかかわ
らずセンス時間の短縮が図れることになる。
【００４２】更に、ビットラインデータの振幅が不十分
な場合、即ち、前述の状態４、或いは状態８で示したよ
うに、二つのセンスアンプ２，３のうち一方しか反転し
なかった場合、センス出力は行うが出力切替えは行わな
いことにより、次回のセンス反転時にも早くセンス動作
を行うことができる。
な場合、即ち、前述の状態４、或いは状態８で示したよ
うに、二つのセンスアンプ２，３のうち一方しか反転し
なかった場合、センス出力は行うが出力切替えは行わな
いことにより、次回のセンス反転時にも早くセンス動作
を行うことができる。
【００４３】また、上記の実施例では、二つのフルセッ
ト構成のセンスアンプ２，３を用いているが、図５に示
すように、センスアンプを電流センスタイプのカレント
ミラー型で構成するとともに、そのビットライン側構成
部分２０は一つとし、リファレンス側構成部分は、第１
リファレンスレベル（ｒｅｆ１）を生成する回路部分２
１と、第２のリファレンスレベル（ｒｅｆ２）を生成す
る回路部分２２とにより構成するようにしてもよいもの
である。別言すれば、通常のカレントミラー型のセンス
アンプ構成（２０，２１）に、別のリファレンス側構成
部分（２２）を付加する構成としてもよい。
ト構成のセンスアンプ２，３を用いているが、図５に示
すように、センスアンプを電流センスタイプのカレント
ミラー型で構成するとともに、そのビットライン側構成
部分２０は一つとし、リファレンス側構成部分は、第１
リファレンスレベル（ｒｅｆ１）を生成する回路部分２
１と、第２のリファレンスレベル（ｒｅｆ２）を生成す
る回路部分２２とにより構成するようにしてもよいもの
である。別言すれば、通常のカレントミラー型のセンス
アンプ構成（２０，２１）に、別のリファレンス側構成
部分（２２）を付加する構成としてもよい。
【００４４】このように構成することにより、カレント
ミラー型で構成したセンスアンプのビットライン側構成
部分２０を共用することになるので、ビットライン側ロ
ードの電流ｉが半減でき、二つのセンスアンプをフルセ
ットで構成する場合の消費電力の増大が回避されること
になる。
ミラー型で構成したセンスアンプのビットライン側構成
部分２０を共用することになるので、ビットライン側ロ
ードの電流ｉが半減でき、二つのセンスアンプをフルセ
ットで構成する場合の消費電力の増大が回避されること
になる。
【００４５】また、センスアンプを電圧センスタイプの
カレントミラー型で構成する場合には、図５中のゲート
入力（図中のＸ点で示す）に直接ビットライン及びダミ
ーラインを接続することにより、同様の効果が得られ
る。
カレントミラー型で構成する場合には、図５中のゲート
入力（図中のＸ点で示す）に直接ビットライン及びダミ
ーラインを接続することにより、同様の効果が得られ
る。
【００４６】
【発明の効果】以上のように、本発明によれば、ビット
ラインデータが“１”→“０”に変化する場合及びビッ
トラインデータが“０”→“１”に変化する場合の双方
のセンス時間を短くできる。また、その出力切替えに要
する時間を省くことができる。更に、ビットラインデー
タの振幅が不十分となる場合でもセンス時間短縮を確保
することができる。また、二種類のリファレンスレベル
を設定するためにフルセットのセンスアンプを設ける場
合の消費電力増大といった問題も回避することができ
る。
ラインデータが“１”→“０”に変化する場合及びビッ
トラインデータが“０”→“１”に変化する場合の双方
のセンス時間を短くできる。また、その出力切替えに要
する時間を省くことができる。更に、ビットラインデー
タの振幅が不十分となる場合でもセンス時間短縮を確保
することができる。また、二種類のリファレンスレベル
を設定するためにフルセットのセンスアンプを設ける場
合の消費電力増大といった問題も回避することができ
る。
【図１】本発明のセンス回路を示すブロック図である。
【図２】図１の出力切替え器を示すブロック図である。
【図３】図２のラッチ部を示す回路図である。
【図４】図３のラッチ部の動作等を説明するための説明
図である。
図である。
【図５】本発明のセンス回路で用いることができる省電
力消費型のセンスアンプを示す回路図である。
力消費型のセンスアンプを示す回路図である。
１ センス回路 ２ 第１のセンスアンプ ３ 第２のセンスアンプ ４ 出力切替え器 ５ 第１のトランスファーゲート ６ 第２のトランスファーゲート ７ ラッチ部 １０ 第１ラッチ部 １１ 第２ラッチ部 ２０ ビットライン側構成部分 ２１ 第１のリファレンスレベルを生成する回路部分 ２２ 第２のリファレンスレベルを生成する回路部分
Claims (4)
- 【請求項１】 ビットラインにおけるデータ“０”のレ
ベルとデータ“１”のレベルとの間にリファレンスレベ
ルを設定してメモリデバイスの読み出しを行うようにし
たセンス回路において、データ“０”のレベル寄りの第
１のリファレンスレベルにて出力を反転させる第１のセ
ンスアンプと、データ“１”のレベル寄りの第２のリフ
ァレンスレベルにて出力を反転する第２のセンスアンプ
と、前回のセンス動作時の前記両センスアンプの出力デ
ータに基づいて両センスアンプのうち早く反転する方の
センスアンプ出力を選択する出力切替え器とを備えてい
ることを特徴とするセンス回路。 - 【請求項２】 前記の出力切替え器は、前回のセンス動
作時のセンスアンプ出力をラッチするラッチ部と、第１
のセンスアンプと出力バッファとの間に配置された第１
のトランスファーゲートと、第２のセンスアンプと出力
バッファとの間に配置された第２のトランスファーゲー
トとを備え、前記ラッチ部の出力にて早く動作する方の
センスアンプに接続されているトランスファーゲートを
ＯＮにするように構成されていることを特徴とする請求
項１に記載のセンス回路。 - 【請求項３】 前記の出力切替え器は、ビットラインの
振幅が十分でないためにセンス動作で前記両センスアン
プのうち一方しか反転しなかった場合に次のセンス動作
は反転した側のセンスアンプを選択するように構成され
ていることを特徴とする請求項１又は２に記載のセンス
回路。 - 【請求項４】 第１及び第２のセンスアンプをカレント
ミラー型で構成するとともに、そのビットライン側構成
部分は一つとしリファレンス側構成部分は第１及び第２
のリファレンスレベルの各々を生成する二つの回路部分
により構成していることを特徴とする請求項１乃至３の
いずれかに記載のセンス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29190893A JP3574672B2 (ja) | 1993-11-22 | 1993-11-22 | センス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29190893A JP3574672B2 (ja) | 1993-11-22 | 1993-11-22 | センス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147096A true JPH07147096A (ja) | 1995-06-06 |
| JP3574672B2 JP3574672B2 (ja) | 2004-10-06 |
Family
ID=17775016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29190893A Expired - Lifetime JP3574672B2 (ja) | 1993-11-22 | 1993-11-22 | センス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3574672B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001312886A (ja) * | 2000-04-27 | 2001-11-09 | Hitachi Ltd | 半導体集積回路装置 |
| KR100377169B1 (ko) * | 2000-12-28 | 2003-03-26 | 주식회사 하이닉스반도체 | 데이터 버스라인 센스앰프 |
| JP2020009508A (ja) * | 2018-07-03 | 2020-01-16 | 富士通セミコンダクター株式会社 | 抵抗変化型メモリ及び抵抗変化型メモリの制御方法 |
-
1993
- 1993-11-22 JP JP29190893A patent/JP3574672B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001312886A (ja) * | 2000-04-27 | 2001-11-09 | Hitachi Ltd | 半導体集積回路装置 |
| KR100377169B1 (ko) * | 2000-12-28 | 2003-03-26 | 주식회사 하이닉스반도체 | 데이터 버스라인 센스앰프 |
| JP2020009508A (ja) * | 2018-07-03 | 2020-01-16 | 富士通セミコンダクター株式会社 | 抵抗変化型メモリ及び抵抗変化型メモリの制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3574672B2 (ja) | 2004-10-06 |
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