KR20050012931A - 다양한 임피던스를 발생할 수 있는 온 칩 터미네이션 회로및 방법 - Google Patents

다양한 임피던스를 발생할 수 있는 온 칩 터미네이션 회로및 방법

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KR20050012931A
KR20050012931A KR1020030051632A KR20030051632A KR20050012931A KR 20050012931 A KR20050012931 A KR 20050012931A KR 1020030051632 A KR1020030051632 A KR 1020030051632A KR 20030051632 A KR20030051632 A KR 20030051632A KR 20050012931 A KR20050012931 A KR 20050012931A
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Abstract

다양한 임피던스를 발생할 수 있는 온 칩 터미네이션 회로 및 방법이 개시된다. 본 발명의 실시예에 따른 온 칩 터미네이션 회로는 기준 전압 발생부, 비교부, 카운터, 임피던스 제어부 및 전류 제어부를 구비하는 것을 특징으로 한다. 기준 전압 발생부는 제 1 내지 제 m 선택 신호에 응답하여 출력 노드로 기준 전압을 발생하고 파워 다운 신호에 응답하여 상기 기준 전압의 발생을 중지한다. 비교부는 상기 기준 전압과 터미네이션 전압을 비교하여 업 신호 또는 다운 신호를 발생한다. 카운터는 클럭 신호 및 상기 업 신호 또는 다운 신호에 응답하여 증가 또는 감소되는 n 비트의 제어 값을 발생하고 정해진 시간이 지나면 상기 파워 다운 신호를 발생한다. 임피던스 제어부는 상기 제어 값에 응답하여 임피던스가 변화된다. 전류 제어부는 상기 임피던스 제어부로 일정한 전류를 인가하며 상기 파워 다운 신호에 응답하여 상기 일정한 전류의 인가를 중지한다. 본 발명에 따른 다양한 임피던스를 발생할 수 있는 온 칩 터미네이션 회로 및 방법은 다양한 터미네이션 저항을 발생할 수 있고 또한 터미네이션 저항의 결정 후 불필요한 전류 원을 차단하여 전력 소비도 감소시킬 수 있는 장점이 있다. 그리고, 전류 제어부와 기준 전압 발생기의 회로 구조를 단순하게 구현할 수 있는 장점이 있다.

Description

다양한 임피던스를 발생할 수 있는 온 칩 터미네이션 회로 및 방법{On chip termination circuit capable of generating various impedance and method thereof}
본 발명은 반도체 장치에 관한 것으로서, 특히 다양한 임피던스를 선택할 수 있는 온 칩 터미네이션 회로 및 방법에 관한 것이다.
고속 인터페이스 입출력 버스의 터미네이션(termination)은 전송되는 신호의 반사를 줄이도록 오프 다이 터미네이션(Off Die termination) 대신 온 다이 터미네이션(On die termination)이 주로 이용된다.
일반적인 온 다이 터미네이션(On die termination) 방법은 한가지 임피던스 즉, 하나의 채널에 대해서만 임피던스 매칭을 수행한다. 그러나, 최근에는 여러 개의 채널에 대해서도 임피던스 매칭을 수행할 필요가 있다.
도 1은 종래의 온 다이 터미네이션을 수행하는 회로를 설명하는 회로도이다.
종래의 온 다이 터미네이션을 수행하는 회로(100)는 일정한 전류(I_CON)를 발생하는 전류원(110), 기준 전압(VREF)과 터미네이션 전압(VTERM)을 수신하여 비교하는 비교기(120), 비교기(120)의 출력을 저장하는 래치(130), 비교기(120)의 출력에 응답하여 임피던스를 제어하는 제어 값(CTRLV[n:1])을 발생하는 카운터(140) 및 임피던스 제어부(150)를 구비한다.
전류원(110)과 임피던스 제어부(150)를 이용하여 비교기(120)와 카운터(140)를 제어하여 원하는 임피던스에 해당하는 제어 값(CTRLV[n:1])을 발생하고 발생된 제어 값(CTRLV[n:1])을 임피던스 제어부(150)로 인가하여 채널 특성에 맞는 터미네이션 저항을 얻을 수 있다.
도 1을 참조하여 종래의 온 다이 터미네이션을 수행하는 회로(100)의 동작 원리를 좀 더 설명한다.
예를 들어, 기준 전압(VREF)이 150mV이고 전류원(110)에서 출력되는 일정한 전류(I_CON)가 3mA라고 가정한다. 만일 터미네이션 전압(VTERM)이 기준 전압(VREF) 레벨인 150mV보다 작다면 비교기(120)는 다운 신호(DOWNS)를 출력한다.
카운터(140)는 다운 신호(DOWNS)에 응답하여 제어 값(CTRLV[n:1])을 감소시킨다. 제어 값(CTRLV[n:1])은 n 비트의 디지털 값으로서 제어 값(CTRLV[n:1])의 n 비트 중 "1"은 임피던스 제어부(150)의 트랜지스터를 턴 온 시키고 "0"은 임피던스 제어부(150)의 트랜지스터를 턴 오프 시킨다.
감소된 제어 값(CTRLV[n:1])은 임피던스 제어부(150)의 트랜지스터들 중 턴 온 되는 트랜지스터의 수를 줄임으로써 임피던스를 크게 만들고 따라서 터미네이션 전압(VTERM)의 전압 레벨도 상승한다.
반대로 터미네이션 전압(VTERM)이 기준 전압(VREF) 레벨인 150mV보다 크면 비교기(120)는 업 신호(UPS)를 출력한다. 카운터(140)는 업 신호(UPS)에 응답하여 제어 값(CTRLV[n:1])을 증가시킨다. 그러면 임피던스 제어부(150)의 턴 온 되는 트랜지스터들의 수가 증가되어 임피던스는 작아지고 따라서 터미네이션 전압(VTERM)의 전압 레벨도 줄어든다.
일정 시간이 지난 후, 터미네이션 전압(VTERM)의 전압 레벨이 기준 전압(VREF)의 전압 레벨과 동일해지면 카운터를 정지시키고 최종 제어 값(CTRLV[n:1])을 임피던스 제어부(150)로 인가한다. 그러면 최종적인 임피던스 값이 얻어지고 이 임피던스 값이 터미네이션 저항 값이 된다.
임피던스 값은 터미네이션 전압(VTERM)/ 전류(I_CON)이므로, 터미네이션 전압(VTERM)의 전압 레벨이 기준 전압(VREF)의 전압 레벨과 동일해지면 150mV/3mA=50 Ohm 에 근사하게 된다.
도 2는 도 1의 전류원의 구조를 설명하는 회로도이다.
도 2를 참조하면, 전류원(110)은 일정한 전압 레벨을 발생하는 밴드 갭 레퍼런스 발생기(bandgap reference generator :BGR)(210), 밴드 갭 레퍼런스 발생기(210)의 출력과 피드백 되는 제 1 노드(N1)의 출력을 수신하는 비교기(220) 및 미러(mirror)를 구성하는 두 개의 트랜지스터들(MP1, MP2)을 구비한다.
밴드 갭 레퍼런스 발생기(210)는 전원 전압의 레벨이 변화되어도 일정한 전압 레벨을 출력한다. 비교기(120)의 출력이 트랜지스터(MP1)를 제어하여 비교기(120)의 양의 단자와 제 1 노드(N1)의 전압 레벨이 동일해진다. 그러면 트랜지스터(MP1)에 흐르는 전류(I1)가 일정해진다.
트랜지스터(MP2)는 트랜지스터(MP1)와 미러(mirror) 구조를 만들고 있으므로 트랜지스터(MP2)를 흐르는 전류(I_CON)도 일정해진다. 즉, 전류원(110)에서 출력되는 전류(I_CON)가 하나의 레벨로 고정된다.
따라서, 도 1의 회로(100)의 경우는 기준 전압(VREF)과 전류원(110)에서 출력되는 전류(I_CON)가 하나의 레벨로 고정되어 있으므로 한 가지의 고정된 값을 가지는 임피던스만 출력할 수 있는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는 다양한 임피던스를 발생할 수 있고 전력 소비를 감소시킬 수 있는 온 칩 터미네이션 회로를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 다양한 임피던스를 발생할 수 있고 전력 소비를 감소시킬 수 있는 온 칩 터미네이션 방법을 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 온 다이 터미네이션을 수행하는 회로를 설명하는 회로도이다.
도 2는 도 1의 전류원의 구조를 설명하는 회로도이다.
도 3은 본 발명의 실시예에 따른 온 칩 터미네이션 회로를 설명하는 회로도이다.
도 4는 도 3의 기준 전압 발생부의 구조를 나타내는 회로도이다.
도 5는 도 3의 전류 제어부의 구조를 나타내는 회로도이다.
도 6은 도 3의 온 칩 터미네이션 회로의 동작을 설명하는 타이밍도이다.
도 7은 본 발명의 다른 실시예에 따른 온 칩 터미네이션 방법을 설명하는 플로우 차트이다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 온 칩 터미네이션 회로는 기준 전압 발생부, 비교부, 카운터, 임피던스 제어부 및 전류 제어부를 구비하는 것을 특징으로 한다.
기준 전압 발생부는 제 1 내지 제 m 선택 신호에 응답하여 출력 노드로 기준 전압을 발생하고 파워 다운 신호에 응답하여 상기 기준 전압의 발생을 중지한다. 비교부는 상기 기준 전압과 터미네이션 전압을 비교하여 업 신호 또는 다운 신호를 발생한다.
카운터는 클럭 신호 및 상기 업 신호 또는 다운 신호에 응답하여 증가 또는 감소되는 n 비트의 제어 값을 발생하고 정해진 시간이 지나면 상기 파워 다운 신호를 발생한다.
임피던스 제어부는 상기 제어 값에 응답하여 임피던스가 변화된다. 전류 제어부는 상기 임피던스 제어부로 일정한 전류를 인가하며 상기 파워 다운 신호에 응답하여 상기 일정한 전류의 인가를 중지한다.
상기 기준 전압 발생부는 상기 제 1 내지 제 m 선택 신호에 응답하여 m 개의 레벨을 가지는 전압을 상기 기준 전압으로서 출력하는 것을 특징으로 한다.
상기 기준 전압 발생부는 제 1 내지 제 m 저항들, 제 1 내지 제 m 스위치들 및 기준 전압 제어 스위치를 구비한다.
제 1 내지 제 m 저항들은 전원 전압과 접지 전압 사이에 직렬 연결된다. 제 1 내지 제 m 스위치들은 상기 제 1 내지 제 m 저항들 사이의 제 1 내지 제 m 노드와 상기 출력 노드 사이에 각각 연결되며 대응되는 상기 제 1 내지 제 m 선택 신호에 응답하여 턴 온 또는 턴 오프 된다.
기준 전압 제어 스위치는 상기 전원 전압과 상기 제 1 노드 사이에 연결되며 상기 파워 다운 신호에 응답하여 턴 온 또는 턴 오프 된다. 상기 터미네이션 전압은 상기 임피던스 제어부의 임피던스의 변화에 비례하여 전압 레벨이 변화되는 것을 특징으로 한다.
상기 비교부는 상기 기준 전압을 양의 단자로 수신하고 상기 터미네이션 전압을 음의 단자로 수신하여 상기 기준 전압의 크기와 상기 터미네이션 전압의 크기를 비교하는 비교기이며, 상기 비교기는 상기 기준 전압의 전압 레벨이 상기 터미네이션 전압의 전압 레벨보다 크면 다운 신호를 발생하고, 상기 기준 전압의 전압 레벨이 상기 터미네이션 전압의 전압 레벨보다 작으면 업 신호를 발생한다.
상기 임피던스 제어부는 상기 제어 값의 각각의 비트가 대응되는 게이트로 인가되는 제 1 내지 제 n 트랜지스터들을 구비하고, 상기 제 1 내지 제 n 트랜지스터들의 제 1 단은 상기 터미네이션 전압에 연결되고 상기 제 1 내지 제 n 트랜지스터들의 제 2 단은 접지 전압에 연결되며, 상기 제 1 내지 제 n 트랜지스터들은 서로 병렬로 연결되는 것을 특징으로 한다.
상기 파워 다운 신호는 상기 카운터가 동작을 시작하면 제 1 레벨로 발생되고 정해진 시간이 지나면 제 2 레벨로 천이 되는 것을 특징으로 한다.
상기 전류 제어부는 전원 전압의 레벨에 비례하여 상기 임피던스 제어부로 일정한 전류를 인가하는 것을 특징으로 한다.
상기 전류 제어부는 전원 전압과 접지 전압 사이에 직렬로 연결되는 제 1 및 제 2 제어 저항들, 상기 제 1 제어 저항과 상기 제 2 제어 저항이 연결되는 제 1 제어 노드가 양의 단자에 연결되고 음의 단자가 소정의 제 2 제어 노드에 연결되는 제어 비교기, 상기 전원 전압에 제 1단이 연결되며 상기 제어 비교기의 출력이 게이트로 인가되는 제 1 제어 트랜지스터, 상기 파워 다운 신호에 응답하여 상기 제 1 제어 트랜지스터의 제 2단과 상기 제 2 제어 노드를 연결하거나 차단하는 제 1 제어 스위치, 상기 제 2 제어 노드와 접지 전압 사이에 연결되는 제 3 제어 저항, 상기 전원 전압에 제 1단이 연결되며 상기 제어 비교기의 출력이 게이트로 인가되는 제 2 제어 트랜지스터 및 상기 제 2 제어 트랜지스터의 제 2단에 연결되며 상기 파워 다운 신호에 응답하여 상기 임피던스 제어부로 전류를 인가하거나 차단하는 제 2 제어 스위치를 구비하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 다양한 임피던스를 발생할 수 있는 온 칩 터미네이션 방법은 먼저, 기준 전압의 전압 레벨과 터미네이션 전압의 전압 레벨이 다르면 업 신호 또는 다운 신호를 발생하는 단계, 상기 업 신호 또는 다운 신호에 응답하여 증가 또는 감소되는 n 비트의 제어 값을 발생하고 정해진 시간이 지나면 파워 다운 신호를 발생하는 단계, 상기 제어 값에 응답하여 소정의 임피던스를 변화시키고, 상기 임피던스의 변화에 비례하는 상기 터미네이션 전압의 전압 레벨을 제어하는 단계, 기준 전압의 전압 레벨과 터미네이션 전압의 전압 레벨이 동일하면 그 때의 상기 임피던스 값을 출력하고 상기 파워 다운 신호에 응답하여 상기 터미네이션 전압의 전압 레벨을 접지 전압 레벨로 만드는 단계를 구비하는 것을 특징으로 한다.
상기 기준 전압은 제 1 내지 제 m 선택 신호에 응답하여 m 개의 전압 레벨을 가지는 것을 특징으로 한다. 상기 업 신호 또는 다운 신호를 발생하는 단계는 상기 기준 전압의 전압 레벨이 상기 터미네이션 전압의 전압 레벨보다 크면 다운 신호를 발생하고, 상기 기준 전압의 전압 레벨이 상기 터미네이션 전압의 전압 레벨보다 작으면 업 신호를 발생하는 것을 특징으로 한다.
상기 임피던스는 상기 n 비트의 제어 값이 증가하면 감소되고 상기 n 비트의 제어 값이 감소되면 증가되는 것을 특징으로 한다.
상기 파워 다운 신호는 처음에는 제 1 레벨로 발생되고 정해진 시간이 지나면 제 2 레벨로 천이 되는 것을 특징으로 하는 다양한 임피던스를 발생할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 온 칩 터미네이션 회로를 설명하는 회로도이다.
도 4는 도 3의 기준 전압 발생부의 구조를 나타내는 회로도이다.
도 5는 도 3의 전류 제어부의 구조를 나타내는 회로도이다.
본 발명의 실시예에 따른 온 칩 터미네이션 회로(300)는 기준 전압 발생부(310), 비교부(320), 카운터(340), 임피던스 제어부(350) 및 전류 제어부(360)를 구비한다.
기준 전압 발생부(310)는 제 1 내지 제 m 선택 신호(SEL[m:1])에 응답하여 출력 노드(OUTNODE)로 기준 전압(VREF)을 발생하고 파워 다운 신호(PDB)에 응답하여 기준 전압(VREF)의 발생을 중지한다. 비교부(320)는 기준 전압(VREF)과 터미네이션 전압(VTERM)을 비교하여 업 신호(UPS) 또는 다운 신호(DOWNS)를 발생한다.
카운터(340)는 클럭 신호(CLK) 및 업 신호(UPS) 또는 다운 신호(DOWNS)에 응답하여 증가 또는 감소되는 n 비트의 제어 값(CTRLV[n:1])을 발생하고 정해진 시간이 지나면 파워 다운 신호(PDB)를 발생한다.
임피던스 제어부(350)는 제어 값(CTRLV[n:1])에 응답하여 임피던스가 변화된다. 전류 제어부(360)는 임피던스 제어부(350)로 일정한 전류(I_CON)를 인가하며 파워 다운 신호(PDB)에 응답하여 일정한 전류(I_CON)의 인가를 중지한다.
이하, 도 3 내지 도 5를 참조하여 본 발명의 실시예에 따른 온 칩 터미네이션 회로(300)의 동작이 상세히 설명된다.
도 3의 온 칩 터미네이션 회로(300)는 종래의 온 칩 터미네이션 회로(100)와 달리 기준 전압(VREF)의 전압 레벨을 다양하게 만들 수 있는 기준 전압 발생부(310) 및 전류 소비를 줄이기 위한 파워 다운 신호(PDB)를 구비한다.
기준 전압 발생부(310)에 대하여 도 4를 참조하여 설명한다.
기준 전압 발생부(310)는 제 1 내지 제 m 선택 신호(SEL[m:1])에 응답하여 m 개의 레벨을 가지는 전압을 기준 전압(VREF)으로서 출력한다. 좀 더 설명하면, 기준 전압 발생부(310)는 제 1 내지 제 m 저항들(R1, R2 ~ Rm), 제 1 내지 제 m 스위치들(SW1, SW2 ~ SWm) 및 기준 전압 제어 스위치(CVSW)를 구비한다.
제 1 내지 제 m 저항들(R1, R2 ~ Rm)은 전원 전압(VCC)과 접지 전압(VSS) 사이에 직렬 연결된다. 제 1 내지 제 m 저항들(R1, R2 ~ Rm)의 저항 값은 동일하 수도 있고 서로 다를 수도 있다.
제 1 내지 제 m 스위치들(SW1, SW2 ~ SWm)은 제 1 내지 제 m 저항들(R1, R2 ~ Rm) 사이의 제 1 내지 제 m 노드(N1, N2 ~ Nm)와 출력 노드(OUTNODE) 사이에 각각 연결된다. 그리고, 대응되는 제 1 내지 제 m 선택 신호(SEL[m:1])에 응답하여 턴 온 또는 턴 오프 된다. 제 1 내지 제 m 선택 신호(SEL[m:1])는 기준 전압(VREF)의 전압 레벨을 선택하기 위한 m 비트의 신호이다.
기준 전압 제어 스위치(CVSW)는 전원 전압(VCC)과 제 1 노드(N1) 사이에 연결되며 파워 다운 신호(PDB)에 응답하여 턴 온 또는 턴 오프 된다.
처음에는 기준 전압 제어 스위치(CVSW)는 턴 온 되어 있다. 즉, 전원 전압(VCC)은 제 1 노드(N1)에 연결된다. 제 1 선택 신호(SEL1)만 인에이블 되어 제 1 스위치(SW1)가 연결되고 나머지 스위치들(SW2 ~ SWm)은 끊어져 있다고 가정한다.
그러면, 제 1 기준 전압(VREF1)의 전압 레벨이 기준 전압(VREF)으로서 출력된다. 도 4의 구조를 가지는 기준 전압 발생부(310)는 제 1 내지 제 m 저항들(R1,R2 ~ Rm)의 저항 값을 조정함에 의하여 기준 전압(VREF)의 전압 레벨을 m 가지로 다양하게 발생시킬 수 있다.
일정한 시간이 지난 후 카운터(340)로부터 파워 다운 신호(PDB)가 인가되면 기준 전압 제어 스위치(CVSW)는 턴 오프 된다. 즉, 전원 전압(VCC)과 제 1 노드(N1)의 연결이 끊어진다. 그러면, 기준 전압 발생부(310)는 기준 전압(VREF)을 발생시키지 아니한다.
기준 전압 발생부(310)에서 출력된 기준 전압(VREF)은 비교부(320)로 인가된다.
비교부(320)는 기준 전압(VREF)을 양의 단자로 수신하고 터미네이션 전압(VTERM)을 음의 단자로 수신하여 기준 전압(VREF)의 크기와 터미네이션 전압(VTERM)의 크기를 비교하는 비교기(325)이다.
비교기(325)는 기준 전압(VREF)의 전압 레벨이 터미네이션 전압(VTERM)의 전압 레벨보다 크면 다운 신호(DOWNS)를 발생하고, 기준 전압(VREF)의 전압 레벨이 터미네이션 전압(VTERM)의 전압 레벨보다 작으면 업 신호(UPS)를 발생한다.
비교부(320)는 래치(330)를 더 구비할 수 있다. 래치(330)는 비교기(325)의 출력을 저장한 후 카운터(340)로 인가하는 기능을 한다.
카운터(340)는 클럭 신호(CLK) 및 업 신호(UPS) 또는 다운 신호(DOWNS)에 응답하여 증가 또는 감소되는 n 비트의 제어 값(CTRLV[n:1])을 발생하고 정해진 시간이 지나면 파워 다운 신호(PDB)를 발생한다.
제어 값(CTRLV[n:1])은 n 비트의 디지털 신호이다. 따라서 n 비트는 "0" 또는 "1"로 구성된다. 제어 값(CTRLV[n:1])은 임피던스 제어부(350)의 트랜지스터들(TR1, TR2 ~ TRn)의 게이트로 인가되며 "1"이 인가되는 트랜지스터는 턴 온 되고 "0"이 인가되는 트랜지스터는 턴 오프 된다.
카운터(340)에서 출력되는 파워 다운 신호(PDB)는 카운터(340)가 동작을 시작하면 제 1 레벨로 발생되고 정해진 시간이 지나면 제 2 레벨로 천이 된다. 파워 다운 신호(PDB)가 제 1 레벨인 경우에는 파워 다운 신호(PDB)가 인가되는 스위치는 연결되고 파워 다운 신호(PDB)가 제 2 레벨인 경우에는 파워 다운 신호(PDB)가 인가되는 스위치는 차단된다.
설명의 편의를 위하여 제 1 레벨은 하이 레벨이고 제 2 레벨은 로우 레벨로 설정한다. 그러나 제 1 레벨은 하이 레벨이고 제 2 레벨은 로우 레벨로 한정되는 것이 아님은 당업자에게 자명할 것이다.
임피던스 제어부(350)는 제어 값(CTRLV[n:1])의 각각의 비트가 대응되는 게이트로 인가되는 제 1 내지 제 n 트랜지스터들(TR1, TR2 ~ TRn)을 구비한다.
제 1 내지 제 n 트랜지스터들(TR1, TR2 ~ TRn)의 제 1 단은 터미네이션 전압(VTERM)에 연결되고 제 1 내지 제 n 트랜지스터들(TR1, TR2 ~ TRn)의 제 2 단은 접지 전압(VSS)에 연결되며, 제 1 내지 제 n 트랜지스터들(TR1, TR2 ~ TRn)은 병렬로 연결된다.
제어 값(CTRLV[n:1])에 응답하여 트랜지스터들(TR1, TR2 ~ TRn)이 턴 온 되는 개수에 따라 터미네이션 전압(VTERM)의 전압 레벨이 정해진다. 즉, 터미네이션 전압(VTERM)은 임피던스 제어부(350)의 임피던스의 변화에 비례하여 전압 레벨이변화된다.
업 신호(UPS) 또는 다운 신호(DOWNS)에 응답하여 임피던스 제어부(350)의 임피던스가 제어되고 터미네이션 전압(VTERM)이 제어된다. 기준 전압(VREF)과 터미네이션 전압(VTERM)이 동일해지면 그 때의 임피던스가 터미네이션 저항으로 사용된다. 이때 기준 전압(VREF)이 다양한 레벨로 발생될 수 있으므로 터미네이션 저항도 다양한 값을 가질 수 있다.
터미네이션 저항이 결정되면 전류 제어부(360)에서 출력되는 전류(I_CON)도 차단된다. 도 5를 참조하여 전류 제어부(360)의 동작을 설명한다.
전류 제어부(360)는 전원 전압(VCC)의 레벨에 비례하여 임피던스 제어부(350)로 일정한 전류(I_CON)를 인가한다.
전류 제어부(360)는 전원 전압(VCC)과 접지 전압(VSS) 사이에 직렬로 연결되는 제 1 및 제 2 제어 저항들(CR1, CR2), 제 1 제어 저항(CR1)과 제 2 제어 저항(CR2)이 연결되는 제 1 제어 노드(CNODE1)가 양의 단자에 연결되고 음의 단자가 소정의 제 2 제어 노드(CNODE2)에 연결되는 제어 비교기(510)를 구비한다.
또한, 전류 제어부(360)는 전원 전압(VCC)에 제 1단이 연결되며 제어 비교기(510)의 출력이 게이트로 인가되는 제 1 제어 트랜지스터(CMP1), 파워 다운 신호(PDB)에 응답하여 제 1 제어 트랜지스터(CMP1)의 제 2단과 제 2 제어 노드(CNODE2)를 연결하거나 차단하는 제 1 제어 스위치(CSW1), 제 2 제어 노드(CSW2)와 접지 전압(VSS) 사이에 연결되는 제 3 제어 저항(CR3)을 구비한다.
또한, 전류 제어부(360)는 전원 전압(VCC)에 제 1단이 연결되며 제어비교기(510)의 출력이 게이트로 인가되는 제 2 제어 트랜지스터(CMP2) 및 제 2 제어 트랜지스터(CMP2)의 제 2단에 연결되며 파워 다운 신호(PDB)에 응답하여 임피던스 제어부(350)로 전류(I_CON)를 인가하거나 차단하는 제 2 제어 스위치(CSW2), 파워 다운 신호(PDB)에 응답하여 전원 전압(VCC)과 제 1 제어 저항(CR1)을 연결하거나 또는 차단하는 제 3 제어 스위치(CSW3)를 구비한다.
종래의 전류원(110)과 달리 본 발명의 실시예의 전류 제어부(360)는 밴드 갭 레퍼런스 발생기(210) 대신 전원 전압(VCC)을 이용하여 전류(I_CON)를 발생한다. 제 1 제어 저항(CR1) 및 제 2 제어 저항(CR2)의 저항 값을 조정하면 전류(I_CON)의 전류 량을 제어할 수 있다.
파워 다운 신호(PDB)가 제 1 레벨인 경우 제 1 내지 제 3 제어 스위치(CSW1, CSW2, CSW3)는 모두 연결되고 제 2 제어 노드(CNODE2)의 전압 레벨과 제 1 제어 노드(CNODE1)의 전압 레벨이 동일해진다.
그러면, 제 1 제어 트랜지스터(CMP1)를 흐르는 전류의 양이 일정해지고 미러(mirror) 구조인 제 2 제어 트랜지스터(CMP2)를 흐르는 전류(I_CON)의 양도 일정해진다. 일정한 시간이 지난 후 파워 다운 신호(PDB)가 제 2 레벨로 전환되면 제 1 내지 제 3 제어 스위치(CSW1, CSW2, CSW3)는 모두 연결이 끊어진다. 그러면 전력 소비를 감소시킬 수 있다.
도 6은 도 3의 온 칩 터미네이션 회로의 동작을 설명하는 타이밍도이다.
일정한 시간이 지나고 터미네이션 전압(VTERM) 레벨이 기준 전압(VREF) 레벨과 거의 동일해지면 파워 다운 신호(PDB)의 레벨이 바뀌어 온 칩 터미네이션회로(300)의 스위치들의 연결을 차단시킨다. 그럼으로써 전력 소모를 줄일 수 있다.
도 7은 본 발명의 다른 실시예에 따른 온 칩 터미네이션 방법을 설명하는 플로우 차트이다.
본 발명의 다른 실시예에 따른 다양한 임피던스를 발생할 수 있는 온 칩 터미네이션 방법(700)은 먼저, 기준 전압의 전압 레벨과 터미네이션 전압의 전압 레벨이 다르면 업 신호 또는 다운 신호를 발생한다.(710 단계) 상기 기준 전압은 제 1 내지 제 m 선택 신호에 응답하여 m 개의 전압 레벨을 가진다.
상기 업 신호 또는 다운 신호에 응답하여 증가 또는 감소되는 n 비트의 제어 값을 발생하고 정해진 시간이 지나면 파워 다운 신호를 발생한다.(720 단계),
온 칩 터미네이션 방법(700)은 상기 기준 전압의 전압 레벨이 상기 터미네이션 전압의 전압 레벨보다 크면 다운 신호를 발생하고, 상기 기준 전압의 전압 레벨이 상기 터미네이션 전압의 전압 레벨보다 작으면 업 신호를 발생한다.
상기 제어 값에 응답하여 소정의 임피던스를 변화시키고, 상기 임피던스의 변화에 비례하는 상기 터미네이션 전압의 전압 레벨을 제어한다.(730 단계)
만일 기준 전압의 전압 레벨과 터미네이션 전압의 전압 레벨이 동일하면 그 때의 상기 임피던스 값을 출력하고 상기 파워 다운 신호에 응답하여 상기 터미네이션 전압의 전압 레벨을 접지 전압 레벨로 만든다.(740 단계)
본 발명의 다른 실시예에 따른 다양한 임피던스를 발생할 수 있는 온 칩 터미네이션 방법(700)은 기준 전압의 전압 레벨이 다양하게 변화될 수 있어서 터미네이션 저항의 저항 값도 다양하게 만들 수 있다.
또한 터미네이션 저항이 결정된 후 파워 다운 신호를 이용하여 전류원을 차단함으로써 전력 소비를 줄일 수 있다. 도 7의 다양한 임피던스를 발생할 수 있는 온 칩 터미네이션 방법(700)은 도 3의 다양한 임피던스를 발생할 수 있는 온 칩 터미네이션 회로(300)의 동작에 대응되므로 상세한 설명은 생략한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 다양한 임피던스를 발생할 수 있는 온 칩 터미네이션 회로 및 방법은 다양한 터미네이션 저항을 발생할 수 있고 또한 터미네이션 저항의 결정 후 불필요한 전류 원을 차단하여 전력 소비도 감소시킬 수 있는 장점이 있다.
그리고, 전류 제어부와 기준 전압 발생기의 회로 구조를 단순하게 구현할 수 있는 장점이 있다.

Claims (14)

  1. 제 1 내지 제 m 선택 신호에 응답하여 출력 노드로 기준 전압을 발생하고 파워 다운 신호에 응답하여 상기 기준 전압의 발생을 중지하는 기준 전압 발생부 ;
    상기 기준 전압과 터미네이션 전압을 비교하여 업 신호 또는 다운 신호를 발생하는 비교부 ;
    클럭 신호 및 상기 업 신호 또는 다운 신호에 응답하여 증가 또는 감소되는 n 비트의 제어 값을 발생하고 정해진 시간이 지나면 상기 파워 다운 신호를 발생하는 카운터 ;
    상기 제어 값에 응답하여 임피던스가 변화되는 임피던스 제어부 ; 및
    상기 임피던스 제어부로 일정한 전류를 인가하며 상기 파워 다운 신호에 응답하여 상기 일정한 전류의 인가를 중지하는 전류 제어부를 구비하는 것을 특징으로 하는 다양한 임피던스를 발생할 수 있는 온 칩 터미네이션 회로.
  2. 제 1항에 있어서, 상기 기준 전압 발생부는,
    상기 제 1 내지 제 m 선택 신호에 응답하여 m 개의 레벨을 가지는 전압을 상기 기준 전압으로서 출력하는 것을 특징으로 하는 다양한 임피던스를 발생할 수 있는 온 칩 터미네이션 회로.
  3. 제 1항에 있어서, 상기 기준 전압 발생부는,
    전원 전압과 접지 전압 사이에 직렬 연결되는 제 1 내지 제 m 저항들 ;
    상기 제 1 내지 제 m 저항들 사이의 제 1 내지 제 m 노드와 상기 출력 노드 사이에 각각 연결되며 대응되는 상기 제 1 내지 제 m 선택 신호에 응답하여 턴 온 또는 턴 오프 되는 제 1 내지 제 m 스위치들 ; 및
    상기 전원 전압과 상기 제 1 노드 사이에 연결되며 상기 파워 다운 신호에 응답하여 턴 온 또는 턴 오프 되는 기준 전압 제어 스위치를 구비하는 것을 특징으로 하는 다양한 임피던스를 발생할 수 있는 온 칩 터미네이션 회로.
  4. 제 1항에 있어서, 상기 터미네이션 전압은,
    상기 임피던스 제어부의 임피던스의 변화에 비례하여 전압 레벨이 변화되는 것을 특징으로 하는 다양한 임피던스를 발생할 수 있는 온 칩 터미네이션 회로.
  5. 제 1항에 있어서, 상기 비교부는,
    상기 기준 전압을 양의 단자로 수신하고 상기 터미네이션 전압을 음의 단자로 수신하여 상기 기준 전압의 크기와 상기 터미네이션 전압의 크기를 비교하는 비교기이며,
    상기 비교기는,
    상기 기준 전압의 전압 레벨이 상기 터미네이션 전압의 전압 레벨보다 크면 다운 신호를 발생하고, 상기 기준 전압의 전압 레벨이 상기 터미네이션 전압의 전압 레벨보다 작으면 업 신호를 발생하는 것을 특징으로 하는 다양한 임피던스를 발생할 수 있는 온 칩 터미네이션 회로.
  6. 제 1항에 있어서, 상기 임피던스 제어부는,
    상기 제어 값의 각각의 비트가 대응되는 게이트로 인가되는 제 1 내지 제 n 트랜지스터들을 구비하고,
    상기 제 1 내지 제 n 트랜지스터들의 제 1 단은 상기 터미네이션 전압에 연결되고 상기 제 1 내지 제 n 트랜지스터들의 제 2 단은 접지 전압에 연결되며,
    상기 제 1 내지 제 n 트랜지스터들은,
    서로 병렬로 연결되는 것을 특징으로 하는 다양한 임피던스를 발생할 수 있는 온 칩 터미네이션 회로.
  7. 제 1항에 있어서, 상기 파워 다운 신호는,
    상기 카운터가 동작을 시작하면 제 1 레벨로 발생되고 정해진 시간이 지나면 제 2 레벨로 천이 되는 것을 특징으로 하는 다양한 임피던스를 발생할 수 있는 온 칩 터미네이션 회로.
  8. 제 1항에 있어서, 상기 전류 제어부는,
    전원 전압의 레벨에 비례하여 상기 임피던스 제어부로 일정한 전류를 인가하는 것을 특징으로 하는 다양한 임피던스를 발생할 수 있는 온 칩 터미네이션 회로.
  9. 제 1항에 있어서, 상기 전류 제어부는,
    전원 전압과 접지 전압 사이에 직렬로 연결되는 제 1 및 제 2 제어 저항들 ;
    상기 제 1 제어 저항과 상기 제 2 제어 저항이 연결되는 제 1 제어 노드가 양의 단자에 연결되고 음의 단자가 소정의 제 2 제어 노드에 연결되는 제어 비교기 ;
    상기 전원 전압에 제 1단이 연결되며 상기 제어 비교기의 출력이 게이트로 인가되는 제 1 제어 트랜지스터 ;
    상기 파워 다운 신호에 응답하여 상기 제 1 제어 트랜지스터의 제 2단과 상기 제 2 제어 노드를 연결하거나 차단하는 제 1 제어 스위치 ;
    상기 제 2 제어 노드와 접지 전압 사이에 연결되는 제 3 제어 저항 ;
    상기 전원 전압에 제 1단이 연결되며 상기 제어 비교기의 출력이 게이트로 인가되는 제 2 제어 트랜지스터 ;
    상기 제 2 제어 트랜지스터의 제 2단에 연결되며 상기 파워 다운 신호에 응답하여 상기 임피던스 제어부로 전류를 인가하거나 차단하는 제 2 제어 스위치 ; 및
    상기 파워 다운 신호에 응답하여 상기 전원 전압과 상기 제 1 제어 저항을 연결하거나 또는 차단하는 제 3 제어 스위치를 구비하는 것을 특징으로 하는 다양한 임피던스를 발생할 수 있는 온 칩 터미네이션 회로.
  10. 기준 전압의 전압 레벨과 터미네이션 전압의 전압 레벨이 다르면 업 신호 또는 다운 신호를 발생하는 단계 ;
    상기 업 신호 또는 다운 신호에 응답하여 증가 또는 감소되는 n 비트의 제어 값을 발생하고 정해진 시간이 지나면 파워 다운 신호를 발생하는 단계 ;
    상기 제어 값에 응답하여 소정의 임피던스를 변화시키고, 상기 임피던스의 변화에 비례하는 상기 터미네이션 전압의 전압 레벨을 제어하는 단계 ;
    기준 전압의 전압 레벨과 터미네이션 전압의 전압 레벨이 동일하면 그 때의 상기 임피던스 값을 출력하고 상기 파워 다운 신호에 응답하여 상기 터미네이션 전압의 전압 레벨을 접지 전압 레벨로 만드는 단계를 구비하는 것을 특징으로 하는 다양한 임피던스를 발생할 수 있는 온 칩 터미네이션 방법.
  11. 제 10항에 있어서, 상기 기준 전압은,
    제 1 내지 제 m 선택 신호에 응답하여 m 개의 전압 레벨을 가지는 것을 특징으로 하는 다양한 임피던스를 발생할 수 있는 온 칩 터미네이션 방법.
  12. 제 10 항에 있어서, 상기 업 신호 또는 다운 신호를 발생하는 단계는,
    상기 기준 전압의 전압 레벨이 상기 터미네이션 전압의 전압 레벨보다 크면 다운 신호를 발생하고, 상기 기준 전압의 전압 레벨이 상기 터미네이션 전압의 전압 레벨보다 작으면 업 신호를 발생하는 것을 특징으로 하는 다양한 임피던스를 발생할 수 있는 온 칩 터미네이션 방법.
  13. 제 10 항에 있어서, 상기 임피던스는,
    상기 n 비트의 제어 값이 증가하면 감소되고 상기 n 비트의 제어 값이 감소되면 증가되는 것을 특징으로 하는 다양한 임피던스를 발생할 수 있는 온 칩 터미네이션 방법.
  14. 제 10항에 있어서, 상기 파워 다운 신호는,
    처음에는 제 1 레벨로 발생되고 정해진 시간이 지나면 제 2 레벨로 천이 되는 것을 특징으로 하는 다양한 임피던스를 발생할 수 있는 온 칩 터미네이션 회로.
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