JP2001326327A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Abstract
(57)【要約】
【課題】 ＬＳＩの外部端子数を低減してパッケージを
小型化し、ＬＳＩ外部の回路を簡単化し、また、実際の
各内部回路の特性に応じた適切な電源電圧の供給を行う
半導体集積回路を得ること。 【解決手段】 回路グループ２ａ〜２ｂ，２ｎを備え、
電源電圧ＶＤＤａ〜ＶＤＤｂ，ＶＤＤｎによって各回路
グループ２ａ〜２ｂ，２ｎを駆動する半導体集積回路１
において、各回路グループ２ａ〜２ｂ，２ｎに電源電圧
ＶＤＤａ〜ＶＤＤｂ，ＶＤＤｎを供給するＤＡＣ６ａ〜
６ｂ，６ｎと、各回路グループ２ａ〜２ｂ，２ｎの回路
素子の遅延を測定する遅延測定回路３ａ〜３ｂ，３ｎ
と、遅延測定回路３ａ〜３ｂ，３ｎの測定結果に基づい
て、レジスタ７ａ〜７ｂ，７ｎの設定を行って電源電圧
ＶＤＤａ〜ＶＤＤｂ，ＶＤＤｎを制御するＣＰＵ８とを
備えている。
小型化し、ＬＳＩ外部の回路を簡単化し、また、実際の
各内部回路の特性に応じた適切な電源電圧の供給を行う
半導体集積回路を得ること。 【解決手段】 回路グループ２ａ〜２ｂ，２ｎを備え、
電源電圧ＶＤＤａ〜ＶＤＤｂ，ＶＤＤｎによって各回路
グループ２ａ〜２ｂ，２ｎを駆動する半導体集積回路１
において、各回路グループ２ａ〜２ｂ，２ｎに電源電圧
ＶＤＤａ〜ＶＤＤｂ，ＶＤＤｎを供給するＤＡＣ６ａ〜
６ｂ，６ｎと、各回路グループ２ａ〜２ｂ，２ｎの回路
素子の遅延を測定する遅延測定回路３ａ〜３ｂ，３ｎ
と、遅延測定回路３ａ〜３ｂ，３ｎの測定結果に基づい
て、レジスタ７ａ〜７ｂ，７ｎの設定を行って電源電圧
ＶＤＤａ〜ＶＤＤｂ，ＶＤＤｎを制御するＣＰＵ８とを
備えている。
Description
【０００１】
【発明の属する技術分野】この発明は、複数の内部回路
を備えた半導体集積回路に関し、特に、複数の電源電圧
によって各内部回路を駆動することにより、低消費電力
化等を可能とする半導体集積回路に関するものである。
を備えた半導体集積回路に関し、特に、複数の電源電圧
によって各内部回路を駆動することにより、低消費電力
化等を可能とする半導体集積回路に関するものである。
【０００２】
【従来の技術】近年、モバイル機器の高性能化等にとも
ない、半導体集積回路（以下、ＬＳＩと呼ぶ）の低消費
電力化等が求められている。低消費電力化等が可能な従
来のＬＳＩとして、たとえば、ＬＳＩの各回路グループ
（内部回路）ごとの複数の電源電圧を使用するものが知
られている。図７は、このような従来のＬＳＩの概略構
成を示す図である。このＬＳＩ９１は、複数の回路グル
ープ９２ａ〜９２ｃと、各回路グループ９２ａ〜９２ｃ
に用いられる複数の電源電圧ＶＤＤＡ〜ＶＤＤＣを入力
する複数の電源用外部端子９３ａ〜９３ｃと、接地用外
部端子９４とを備えている。
ない、半導体集積回路（以下、ＬＳＩと呼ぶ）の低消費
電力化等が求められている。低消費電力化等が可能な従
来のＬＳＩとして、たとえば、ＬＳＩの各回路グループ
（内部回路）ごとの複数の電源電圧を使用するものが知
られている。図７は、このような従来のＬＳＩの概略構
成を示す図である。このＬＳＩ９１は、複数の回路グル
ープ９２ａ〜９２ｃと、各回路グループ９２ａ〜９２ｃ
に用いられる複数の電源電圧ＶＤＤＡ〜ＶＤＤＣを入力
する複数の電源用外部端子９３ａ〜９３ｃと、接地用外
部端子９４とを備えている。
【０００３】ＬＳＩ９１では、回路グループ９２ａ〜９
２ｃの数と同数の、各回路グループ９２ａ〜９２ｃに用
いられる複数の電源電圧ＶＤＤＡ〜ＶＤＤＣを発生させ
る複数の電源をＬＳＩ９１外部に設ける。そして、これ
らの電源からの電源電圧ＶＤＤＡ〜ＶＤＤＣを、回路グ
ループ９２ａ〜９２ｃの数と同数の電源用外部端子９３
ａ〜９３ｃを介して回路グループ９２ａ〜９２ｃに供給
している。
２ｃの数と同数の、各回路グループ９２ａ〜９２ｃに用
いられる複数の電源電圧ＶＤＤＡ〜ＶＤＤＣを発生させ
る複数の電源をＬＳＩ９１外部に設ける。そして、これ
らの電源からの電源電圧ＶＤＤＡ〜ＶＤＤＣを、回路グ
ループ９２ａ〜９２ｃの数と同数の電源用外部端子９３
ａ〜９３ｃを介して回路グループ９２ａ〜９２ｃに供給
している。
【０００４】図８は、低消費電力化等が可能な従来の他
のＬＳＩの概略構成を示す図である。このＬＳＩ９６
は、複数の回路グループ９２ａ，９２ｂ〜９２ｃと、電
源電圧ＶＤＤＡを入力する電源用外部端子９３と、接地
用外部端子９４と、電圧変換に用いられるＤＣ−ＤＣコ
ンバータ９５ａ〜９５ｂとを備えている。ＬＳＩ９６で
は、一つの電源をＬＳＩ９６外部に設ける。そして、こ
の電源からの電源電圧ＶＤＤＡを、一つの電源用外部端
子９３を介して回路グループ９２ａに供給している。ま
た、回路グループ９２ｂ〜９２ｃと同数のＤＣ−ＤＣコ
ンバータ９５ａ〜９５ｂが、電源電圧ＶＤＤＡの電圧変
換を行って電源電圧ＶＤＤＢ〜ＶＤＤＣを発生させ、発
生させた電源電圧ＶＤＤＢ〜ＶＤＤＣを回路グループ９
２ｂ〜９２ｃに供給している。
のＬＳＩの概略構成を示す図である。このＬＳＩ９６
は、複数の回路グループ９２ａ，９２ｂ〜９２ｃと、電
源電圧ＶＤＤＡを入力する電源用外部端子９３と、接地
用外部端子９４と、電圧変換に用いられるＤＣ−ＤＣコ
ンバータ９５ａ〜９５ｂとを備えている。ＬＳＩ９６で
は、一つの電源をＬＳＩ９６外部に設ける。そして、こ
の電源からの電源電圧ＶＤＤＡを、一つの電源用外部端
子９３を介して回路グループ９２ａに供給している。ま
た、回路グループ９２ｂ〜９２ｃと同数のＤＣ−ＤＣコ
ンバータ９５ａ〜９５ｂが、電源電圧ＶＤＤＡの電圧変
換を行って電源電圧ＶＤＤＢ〜ＶＤＤＣを発生させ、発
生させた電源電圧ＶＤＤＢ〜ＶＤＤＣを回路グループ９
２ｂ〜９２ｃに供給している。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の技術によれば、各内部回路に用いられる電源電圧を
ＬＳＩ外部から入力する場合、多数の電源をＬＳＩ外部
に設け、多数の電源用外部端子をＬＳＩに設ける必要が
あるため、ＬＳＩの外部端子数が増加してパッケージが
大型化し、ＬＳＩ外部の回路が複雑化するという問題点
があった。また、ＬＳＩ内部にＤＣ−ＤＣコンバータを
設ける場合は、各ＤＣ−ＤＣコンバータに同一の電圧が
入力され、各ＤＣ−ＤＣコンバータにおいて入力電圧に
応じて出力電圧が決定されるため、製造後に各内部回路
ごとの電源電圧の調整を行うことができず、半導体プロ
セス等によって異なる実際の各内部回路の特性に応じた
適切な電源電圧の供給を行うことができないという問題
点があった。
来の技術によれば、各内部回路に用いられる電源電圧を
ＬＳＩ外部から入力する場合、多数の電源をＬＳＩ外部
に設け、多数の電源用外部端子をＬＳＩに設ける必要が
あるため、ＬＳＩの外部端子数が増加してパッケージが
大型化し、ＬＳＩ外部の回路が複雑化するという問題点
があった。また、ＬＳＩ内部にＤＣ−ＤＣコンバータを
設ける場合は、各ＤＣ−ＤＣコンバータに同一の電圧が
入力され、各ＤＣ−ＤＣコンバータにおいて入力電圧に
応じて出力電圧が決定されるため、製造後に各内部回路
ごとの電源電圧の調整を行うことができず、半導体プロ
セス等によって異なる実際の各内部回路の特性に応じた
適切な電源電圧の供給を行うことができないという問題
点があった。
【０００６】この発明は、上記に鑑みてなされたもので
あって、ＬＳＩの外部端子数を低減してパッケージを小
型化し、ＬＳＩ外部の回路を簡単化し、また、実際の各
内部回路の特性に応じた適切な電源電圧の供給を行うこ
とを可能とする半導体集積回路を得ることを目的とす
る。
あって、ＬＳＩの外部端子数を低減してパッケージを小
型化し、ＬＳＩ外部の回路を簡単化し、また、実際の各
内部回路の特性に応じた適切な電源電圧の供給を行うこ
とを可能とする半導体集積回路を得ることを目的とす
る。
【０００７】
【課題を解決するための手段】上述した課題を解決し、
目的を達成するために、この発明にかかる半導体集積回
路にあっては、複数の内部回路を備え、複数の電源電圧
によって各内部回路を駆動する半導体集積回路におい
て、前記各内部回路に前記電源電圧を供給する複数の第
１の電源供給手段と、前記各内部回路の回路素子の遅延
を測定する複数の遅延測定手段と、前記遅延測定手段の
測定結果に基づいて、前記第１の電源供給手段の設定を
行って前記電源電圧を制御する制御手段と、を具備する
ことを特徴とする。
目的を達成するために、この発明にかかる半導体集積回
路にあっては、複数の内部回路を備え、複数の電源電圧
によって各内部回路を駆動する半導体集積回路におい
て、前記各内部回路に前記電源電圧を供給する複数の第
１の電源供給手段と、前記各内部回路の回路素子の遅延
を測定する複数の遅延測定手段と、前記遅延測定手段の
測定結果に基づいて、前記第１の電源供給手段の設定を
行って前記電源電圧を制御する制御手段と、を具備する
ことを特徴とする。
【０００８】この発明によれば、複数の第１の電源供給
手段が、各内部回路に電源電圧を供給し、複数の遅延測
定手段が、各内部回路の回路素子の遅延を測定し、制御
手段が、遅延測定手段の測定結果に基づいて、第１の電
源供給手段の設定を行って電源電圧を制御する。これに
より、半導体集積回路外部に多数の電源を設ける必要や
半導体集積回路に多数の電源用端子を設ける必要がなく
なり、また、実際の各内部回路の特性に応じた電源電圧
の調整を行うことができる。
手段が、各内部回路に電源電圧を供給し、複数の遅延測
定手段が、各内部回路の回路素子の遅延を測定し、制御
手段が、遅延測定手段の測定結果に基づいて、第１の電
源供給手段の設定を行って電源電圧を制御する。これに
より、半導体集積回路外部に多数の電源を設ける必要や
半導体集積回路に多数の電源用端子を設ける必要がなく
なり、また、実際の各内部回路の特性に応じた電源電圧
の調整を行うことができる。
【０００９】つぎの発明にかかる半導体集積回路にあっ
ては、前記第１の電源供給手段が、前記制御手段による
設定に応じたディジタル値を記憶する記憶手段と、前記
記憶手段に記憶されたディジタル値に応じた電圧値の電
源電圧を前記内部回路に出力するディジタル／アナログ
変換手段と、を具備することを特徴とする。
ては、前記第１の電源供給手段が、前記制御手段による
設定に応じたディジタル値を記憶する記憶手段と、前記
記憶手段に記憶されたディジタル値に応じた電圧値の電
源電圧を前記内部回路に出力するディジタル／アナログ
変換手段と、を具備することを特徴とする。
【００１０】この発明によれば、記憶手段が、制御手段
による設定に応じたディジタル値を記憶し、ディジタル
／アナログ変換手段が、記憶手段に記憶されたディジタ
ル値に応じた電圧値の電源電圧を内部回路に出力する。
これにより、内部回路に供給する電源電圧を容易に制御
することができる。
による設定に応じたディジタル値を記憶し、ディジタル
／アナログ変換手段が、記憶手段に記憶されたディジタ
ル値に応じた電圧値の電源電圧を内部回路に出力する。
これにより、内部回路に供給する電源電圧を容易に制御
することができる。
【００１１】つぎの発明にかかる半導体集積回路にあっ
ては、前記制御手段が、前記内部回路で高速処理が必要
であるか否かを判定し、判定結果に基づいて、前記第１
の電源供給手段の設定を行って前記電源電圧を制御する
ことを特徴とする。
ては、前記制御手段が、前記内部回路で高速処理が必要
であるか否かを判定し、判定結果に基づいて、前記第１
の電源供給手段の設定を行って前記電源電圧を制御する
ことを特徴とする。
【００１２】この発明によれば、制御手段が、内部回路
で高速処理が必要であるか否かを判定し、判定結果に基
づいて、第１の電源供給手段の設定を行って電源電圧を
制御する。これにより、半導体集積回路の動作に応じた
電源電圧を各内部回路に供給することができる。
で高速処理が必要であるか否かを判定し、判定結果に基
づいて、第１の電源供給手段の設定を行って電源電圧を
制御する。これにより、半導体集積回路の動作に応じた
電源電圧を各内部回路に供給することができる。
【００１３】つぎの発明にかかる半導体集積回路にあっ
ては、さらに、前記第１の電源供給手段による電源電圧
の供給が停止している場合、前記内部回路に電源電圧を
供給する第２の電源供給手段を具備することを特徴とす
る。
ては、さらに、前記第１の電源供給手段による電源電圧
の供給が停止している場合、前記内部回路に電源電圧を
供給する第２の電源供給手段を具備することを特徴とす
る。
【００１４】この発明によれば、第２の電源供給手段
が、第１の電源供給手段による電源電圧の供給が停止し
ている場合、内部回路に電源電圧を供給する。これによ
り、第１の電源供給手段の動作が停止している場合でも
内部回路に電源電圧を供給することができる。
が、第１の電源供給手段による電源電圧の供給が停止し
ている場合、内部回路に電源電圧を供給する。これによ
り、第１の電源供給手段の動作が停止している場合でも
内部回路に電源電圧を供給することができる。
【００１５】つぎの発明にかかる半導体集積回路にあっ
ては、前記第２の電源供給手段が、ソース端子を外部か
らの電源に接続し、ドレイン端子およびゲート端子を前
記第１の電源供給手段の電源電圧の出力端子に接続した
ｐＭＯＳトランジスタであることを特徴とする。
ては、前記第２の電源供給手段が、ソース端子を外部か
らの電源に接続し、ドレイン端子およびゲート端子を前
記第１の電源供給手段の電源電圧の出力端子に接続した
ｐＭＯＳトランジスタであることを特徴とする。
【００１６】この発明によれば、ソース端子を外部から
の電源に接続し、ドレイン端子およびゲート端子を前記
第１の電源供給手段の電源電圧の出力端子に接続したｐ
ＭＯＳトランジスタによって第２の電源供給手段を構成
する。これにより、第１の電源供給手段の動作が停止し
ている場合でも内部回路に電源電圧を供給することがで
きる。
の電源に接続し、ドレイン端子およびゲート端子を前記
第１の電源供給手段の電源電圧の出力端子に接続したｐ
ＭＯＳトランジスタによって第２の電源供給手段を構成
する。これにより、第１の電源供給手段の動作が停止し
ている場合でも内部回路に電源電圧を供給することがで
きる。
【００１７】つぎの発明にかかる半導体集積回路にあっ
ては、さらに、前記第１の電源供給手段の電源電圧の出
力端子に接続された外部端子を具備することを特徴とす
る。
ては、さらに、前記第１の電源供給手段の電源電圧の出
力端子に接続された外部端子を具備することを特徴とす
る。
【００１８】この発明によれば、第１の電源供給手段の
電源電圧の出力端子に接続された外部端子が設けられて
いる。これにより、この外部端子とグランドとの間に容
量を接続して電源電圧の安定化を図ったり、この外部端
子を電源電圧のモニター用として使用することができ
る。
電源電圧の出力端子に接続された外部端子が設けられて
いる。これにより、この外部端子とグランドとの間に容
量を接続して電源電圧の安定化を図ったり、この外部端
子を電源電圧のモニター用として使用することができ
る。
【００１９】
【発明の実施の形態】以下、この発明にかかる半導体集
積回路の実施の形態を、図面に基づいて詳細に説明す
る。なお、この実施の形態により、この発明が限定され
るものではない。
積回路の実施の形態を、図面に基づいて詳細に説明す
る。なお、この実施の形態により、この発明が限定され
るものではない。
【００２０】実施の形態１．図１は、この発明の実施の
形態１にかかる半導体集積回路（以下、ＬＳＩと呼ぶ）
の概略構成を示す図である。このＬＳＩ１は、複数の回
路グループ（内部回路）２ａ〜２ｂ，２ｎと、各回路グ
ループ２ａ〜２ｂ，２ｎごとに設けられ、各回路グルー
プ２ａ〜２ｂ，２ｎの回路素子の遅延を測定する遅延測
定回路３ａ〜３ｂ，３ｎと、外部の電源から電源電圧Ｖ
ＤＤを入力する外部端子４と、接地用の外部端子５と、
各回路グループ２ａ〜２ｂ，２ｎに用いられる複数の電
源電圧ＶＤＤａ〜ＶＤＤｂ，ＶＤＤｎを各回路グループ
２ａ〜２ｂ，２ｎに供給するディジタル／アナログ変換
回路（以下、ＤＡＣと呼ぶ）６ａ〜６ｂ，６ｎと、設定
されたディジタル値に応じたディジタル信号を各ＤＡＣ
６ａ〜６ｂ，６ｎに出力するレジスタ７ａ〜７ｂ，７ｎ
と、各遅延測定回路３ａ〜３ｂ，３ｎの測定結果および
動作モード（高速処理，低速処理等）に基づいて各レジ
スタ７ａ〜７ｂ，７ｎの設定を行うＣＰＵ８と、ＣＰＵ
８と各レジスタ７ａ〜７ｂ，７ｎとを通信接続するＣＰ
Ｕインターフェース（ＣＰＵ−Ｉ／Ｆ）９とを備えてい
る。
形態１にかかる半導体集積回路（以下、ＬＳＩと呼ぶ）
の概略構成を示す図である。このＬＳＩ１は、複数の回
路グループ（内部回路）２ａ〜２ｂ，２ｎと、各回路グ
ループ２ａ〜２ｂ，２ｎごとに設けられ、各回路グルー
プ２ａ〜２ｂ，２ｎの回路素子の遅延を測定する遅延測
定回路３ａ〜３ｂ，３ｎと、外部の電源から電源電圧Ｖ
ＤＤを入力する外部端子４と、接地用の外部端子５と、
各回路グループ２ａ〜２ｂ，２ｎに用いられる複数の電
源電圧ＶＤＤａ〜ＶＤＤｂ，ＶＤＤｎを各回路グループ
２ａ〜２ｂ，２ｎに供給するディジタル／アナログ変換
回路（以下、ＤＡＣと呼ぶ）６ａ〜６ｂ，６ｎと、設定
されたディジタル値に応じたディジタル信号を各ＤＡＣ
６ａ〜６ｂ，６ｎに出力するレジスタ７ａ〜７ｂ，７ｎ
と、各遅延測定回路３ａ〜３ｂ，３ｎの測定結果および
動作モード（高速処理，低速処理等）に基づいて各レジ
スタ７ａ〜７ｂ，７ｎの設定を行うＣＰＵ８と、ＣＰＵ
８と各レジスタ７ａ〜７ｂ，７ｎとを通信接続するＣＰ
Ｕインターフェース（ＣＰＵ−Ｉ／Ｆ）９とを備えてい
る。
【００２１】回路グループ（内部回路）２ａ〜２ｂ，２
ｎは、ディジタル回路であってもアナログ回路であって
もよく、ＬＳＩ１内部の回路を電源電圧，動作，機能，
配置等によってグループ分けしたものである。遅延測定
回路３ａ〜３ｂ，３ｎは、たとえば、リングオシレー
タ，インバータチェーン等、回路素子の遅延の大きさに
よって出力を変化させる回路であって、半導体プロセス
の出来や温度の変化によってばらつきを生じる各回路グ
ループ２ａ〜２ｂ，２ｎの回路素子の遅延を測定する。
ｎは、ディジタル回路であってもアナログ回路であって
もよく、ＬＳＩ１内部の回路を電源電圧，動作，機能，
配置等によってグループ分けしたものである。遅延測定
回路３ａ〜３ｂ，３ｎは、たとえば、リングオシレー
タ，インバータチェーン等、回路素子の遅延の大きさに
よって出力を変化させる回路であって、半導体プロセス
の出来や温度の変化によってばらつきを生じる各回路グ
ループ２ａ〜２ｂ，２ｎの回路素子の遅延を測定する。
【００２２】ＤＡＣ６ａ〜６ｂ，６ｎは、電源入力に用
いられる外部端子４を介して入力された電源電圧ＶＤＤ
によって動作し、レジスタ７ａ〜７ｂ，７ｎからのディ
ジタル信号に基づいてアナログ信号を生成し、生成した
アナログ信号を電源電圧ＶＤＤａ〜ＶＤＤｂ，ＶＤＤｎ
として回路グループ３ａ〜３ｂ，３ｎに供給する。レジ
スタ７ａ〜７ｂ，７ｎは、たとえば、フラッシュメモリ
等の不揮発性メモリからなり、ＣＰＵ８からの設定に応
じたディジタル値を記憶し、記憶したディジタル値に応
じたディジタル信号をＤＡＣ６ａ〜６ｂ，６ｎに出力す
る。
いられる外部端子４を介して入力された電源電圧ＶＤＤ
によって動作し、レジスタ７ａ〜７ｂ，７ｎからのディ
ジタル信号に基づいてアナログ信号を生成し、生成した
アナログ信号を電源電圧ＶＤＤａ〜ＶＤＤｂ，ＶＤＤｎ
として回路グループ３ａ〜３ｂ，３ｎに供給する。レジ
スタ７ａ〜７ｂ，７ｎは、たとえば、フラッシュメモリ
等の不揮発性メモリからなり、ＣＰＵ８からの設定に応
じたディジタル値を記憶し、記憶したディジタル値に応
じたディジタル信号をＤＡＣ６ａ〜６ｂ，６ｎに出力す
る。
【００２３】ＣＰＵ８は、たとえば、工場での検査時、
図示しないＲＯＭに記憶されたテストプログラムに従っ
て各遅延測定回路３ａ〜３ｂ，３ｎを制御して遅延測定
を行い、測定結果に基づいて、各回路グループ２ａ〜２
ｂ，２ｎの特性に応じたディジタル値を各レジスタ７ａ
〜７ｂ，７ｎに設定する。また、実使用時においても温
度変化等によって変化する各回路グループ２ａ〜２ｂ，
２ｎの特性を測定し、各回路グループ２ａ〜２ｂ，２ｎ
の特性に応じたディジタル値を各レジスタ７ａ〜７ｂ，
７ｎに設定するようにしてもよい。さらに、求められる
処理速度に応じたディジタル値を各レジスタ７ａ〜７
ｂ，７ｎに設定するようにしてもよい。
図示しないＲＯＭに記憶されたテストプログラムに従っ
て各遅延測定回路３ａ〜３ｂ，３ｎを制御して遅延測定
を行い、測定結果に基づいて、各回路グループ２ａ〜２
ｂ，２ｎの特性に応じたディジタル値を各レジスタ７ａ
〜７ｂ，７ｎに設定する。また、実使用時においても温
度変化等によって変化する各回路グループ２ａ〜２ｂ，
２ｎの特性を測定し、各回路グループ２ａ〜２ｂ，２ｎ
の特性に応じたディジタル値を各レジスタ７ａ〜７ｂ，
７ｎに設定するようにしてもよい。さらに、求められる
処理速度に応じたディジタル値を各レジスタ７ａ〜７
ｂ，７ｎに設定するようにしてもよい。
【００２４】なお、ＤＡＣ６ａ〜６ｂ，６ｎおよびレジ
スタ７ａ〜７ｂ，７ｎは、この発明の第１の電源供給手
段に対応し、ＣＰＵ８は、この発明の制御手段に対応
し、レジスタ７ａ〜７ｂ，７ｎは、この発明の記憶手段
に対応する。
スタ７ａ〜７ｂ，７ｎは、この発明の第１の電源供給手
段に対応し、ＣＰＵ８は、この発明の制御手段に対応
し、レジスタ７ａ〜７ｂ，７ｎは、この発明の記憶手段
に対応する。
【００２５】以上の構成において、実施の形態１の動作
について図２，図３を参照して説明する。図２は、実施
の形態１にかかるＬＳＩ１の動作の流れを示すフローチ
ャートである。ＬＳＩ１の動作において、ＣＰＵ８は、
まず、各遅延測定回路３ａ〜３ｂ，３ｎを制御して各回
路グループ２ａ〜２ｂ，２ｎの遅延測定を行う（Ｓ
１）。つぎに、動作モードが高速処理を求めるものであ
るか否かを判定する（Ｓ２）。そして、各回路グループ
２ａ〜２ｂ，２ｎの特性および動作モードに基づいて、
電源電圧ＶＤＤａ〜ＶＤＤｂ，ＶＤＤｎを適切な電圧値
に制御するためのディジタル値を算出する。つづいて、
算出したディジタル値を各レジスタ７ａ〜７ｂ，７ｎに
設定し（Ｓ３）、ステップＳ１に戻る。
について図２，図３を参照して説明する。図２は、実施
の形態１にかかるＬＳＩ１の動作の流れを示すフローチ
ャートである。ＬＳＩ１の動作において、ＣＰＵ８は、
まず、各遅延測定回路３ａ〜３ｂ，３ｎを制御して各回
路グループ２ａ〜２ｂ，２ｎの遅延測定を行う（Ｓ
１）。つぎに、動作モードが高速処理を求めるものであ
るか否かを判定する（Ｓ２）。そして、各回路グループ
２ａ〜２ｂ，２ｎの特性および動作モードに基づいて、
電源電圧ＶＤＤａ〜ＶＤＤｂ，ＶＤＤｎを適切な電圧値
に制御するためのディジタル値を算出する。つづいて、
算出したディジタル値を各レジスタ７ａ〜７ｂ，７ｎに
設定し（Ｓ３）、ステップＳ１に戻る。
【００２６】たとえば、遅延が大きく、動作に余裕がな
ければ、電源電圧を上げて遅延を小さくし、遅延が小さ
く、動作に余裕があれば、電源電圧を下げ、消費電力を
低減する。また、高速処理を要求する動作モードであれ
ば、電源電圧を上げて遅延を小さくし、低速処理の動作
モードであれば、電源電圧を下げ、消費電力を低減す
る。これにより、電源電圧ＶＤＤａ〜ＶＤＤｂ，ＶＤＤ
ｎが各回路グループ２ａ〜２ｂ，２ｎの特性および動作
に見合った最適な電圧値に制御される。
ければ、電源電圧を上げて遅延を小さくし、遅延が小さ
く、動作に余裕があれば、電源電圧を下げ、消費電力を
低減する。また、高速処理を要求する動作モードであれ
ば、電源電圧を上げて遅延を小さくし、低速処理の動作
モードであれば、電源電圧を下げ、消費電力を低減す
る。これにより、電源電圧ＶＤＤａ〜ＶＤＤｂ，ＶＤＤ
ｎが各回路グループ２ａ〜２ｂ，２ｎの特性および動作
に見合った最適な電圧値に制御される。
【００２７】図３は、実施の形態１にかかるＤＡＣの動
作を説明するための図である。なお、ＤＡＣ６ｍは、Ｄ
ＡＣ６ａ〜６ｂ，６ｎのいずれか任意のＤＡＣである。
このＤＡＣ６ｍは、たとえば、０／１（ハイ／ロー）の
８ビットのパラレル信号を、対応するレジスタから入力
する。この例では、１０進数で「９」、２進数で「１０
０１」のディジタル信号を入力している。そして、入力
したディジタル信号に応じたアナログ信号を電源電圧Ｖ
ＤＤｍとして、対応する回路グループ２ｍに供給する。
たとえば、ディジタル値が「９」である場合、電源電圧
ＶＤＤｍの電圧値は、ＶＤＤ・９／１６となる。
作を説明するための図である。なお、ＤＡＣ６ｍは、Ｄ
ＡＣ６ａ〜６ｂ，６ｎのいずれか任意のＤＡＣである。
このＤＡＣ６ｍは、たとえば、０／１（ハイ／ロー）の
８ビットのパラレル信号を、対応するレジスタから入力
する。この例では、１０進数で「９」、２進数で「１０
０１」のディジタル信号を入力している。そして、入力
したディジタル信号に応じたアナログ信号を電源電圧Ｖ
ＤＤｍとして、対応する回路グループ２ｍに供給する。
たとえば、ディジタル値が「９」である場合、電源電圧
ＶＤＤｍの電圧値は、ＶＤＤ・９／１６となる。
【００２８】前述したように、実施の形態１によれば、
複数のＤＡＣ６ａ〜６ｂ，６ｎが、各回路グループ２ａ
〜２ｂ，２ｎに電源電圧ＶＤＤａ〜ＶＤＤｂ，ＶＤＤｎ
を供給し、複数の遅延測定回路３ａ〜３ｂ，３ｎが、各
回路グループ２ａ〜２ｂ，２ｎの回路素子の遅延を測定
し、ＣＰＵ８が、遅延測定回路３ａ〜３ｂ，３ｎの測定
結果に基づいて、レジスタ７ａ〜７ｂ，７ｎの設定を行
って電源電圧ＶＤＤａ〜ＶＤＤｂ，ＶＤＤｎを制御す
る。
複数のＤＡＣ６ａ〜６ｂ，６ｎが、各回路グループ２ａ
〜２ｂ，２ｎに電源電圧ＶＤＤａ〜ＶＤＤｂ，ＶＤＤｎ
を供給し、複数の遅延測定回路３ａ〜３ｂ，３ｎが、各
回路グループ２ａ〜２ｂ，２ｎの回路素子の遅延を測定
し、ＣＰＵ８が、遅延測定回路３ａ〜３ｂ，３ｎの測定
結果に基づいて、レジスタ７ａ〜７ｂ，７ｎの設定を行
って電源電圧ＶＤＤａ〜ＶＤＤｂ，ＶＤＤｎを制御す
る。
【００２９】これにより、ＬＳＩ１外部に多数の電源を
設ける必要やＬＳＩ１に多数の電源用端子を設ける必要
がなくなり、また、実際の各回路グループ２ａ〜２ｂ，
２ｎの特性に応じた電源電圧ＶＤＤａ〜ＶＤＤｂ，ＶＤ
Ｄｎの調整を行うことができるため、ＬＳＩ１の外部端
子数を低減してパッケージを小型化し、ＬＳＩ１外部の
回路を簡単化し、また、実際の各回路グループ２ａ〜２
ｂ，２ｎの特性に応じた適切な電源電圧ＶＤＤａ〜ＶＤ
Ｄｂ，ＶＤＤｎの供給を行うことができる。
設ける必要やＬＳＩ１に多数の電源用端子を設ける必要
がなくなり、また、実際の各回路グループ２ａ〜２ｂ，
２ｎの特性に応じた電源電圧ＶＤＤａ〜ＶＤＤｂ，ＶＤ
Ｄｎの調整を行うことができるため、ＬＳＩ１の外部端
子数を低減してパッケージを小型化し、ＬＳＩ１外部の
回路を簡単化し、また、実際の各回路グループ２ａ〜２
ｂ，２ｎの特性に応じた適切な電源電圧ＶＤＤａ〜ＶＤ
Ｄｂ，ＶＤＤｎの供給を行うことができる。
【００３０】また、ＣＰＵ８が、ＬＳＩ１の動作モード
が高速処理のものであるか低速処理のものであるかに基
づいて、各レジスタ７ａ〜７ｂ，７ｎの設定を行って電
源電圧ＶＤＤａ〜ＶＤＤｂ，ＶＤＤｎを制御する。これ
により、ＬＳＩ１の動作に応じた電源電圧ＶＤＤａ〜Ｖ
ＤＤｂ，ＶＤＤｎを各回路グループ２ａ〜２ｂ，２ｎに
供給することができるため、さらに適切な電源電圧ＶＤ
Ｄａ〜ＶＤＤｂ，ＶＤＤｎの供給を行うことができる。
なお、前述した実施の形態１では、ＬＳＩ１内にＣＰＵ
８を設けた例を説明したが、ＬＳＩ１の外部にＣＰＵ８
を設けても同様の効果を得ることができる。
が高速処理のものであるか低速処理のものであるかに基
づいて、各レジスタ７ａ〜７ｂ，７ｎの設定を行って電
源電圧ＶＤＤａ〜ＶＤＤｂ，ＶＤＤｎを制御する。これ
により、ＬＳＩ１の動作に応じた電源電圧ＶＤＤａ〜Ｖ
ＤＤｂ，ＶＤＤｎを各回路グループ２ａ〜２ｂ，２ｎに
供給することができるため、さらに適切な電源電圧ＶＤ
Ｄａ〜ＶＤＤｂ，ＶＤＤｎの供給を行うことができる。
なお、前述した実施の形態１では、ＬＳＩ１内にＣＰＵ
８を設けた例を説明したが、ＬＳＩ１の外部にＣＰＵ８
を設けても同様の効果を得ることができる。
【００３１】実施の形態２．この発明の実施の形態２
は、前述した実施の形態１において、ＤＡＣがオフの場
合も回路グループに電源供給を行うことができるように
したものである。なお、基本的な構成および動作は実施
の形態１と同様につき、同一の部分についてはその説明
を省略し、ここでは異なる部分についてのみ説明する。
図３は、この発明の実施の形態２にかかるＬＳＩの概略
構成を示す図である。実施の形態２のＬＳＩでは、実施
の形態１のＬＳＩ１において、任意のＤＡＣ６ｍと回路
グループ２ｍとの間にｐＭＯＳトランジスタ１１ｍが設
けられた構成となっている。
は、前述した実施の形態１において、ＤＡＣがオフの場
合も回路グループに電源供給を行うことができるように
したものである。なお、基本的な構成および動作は実施
の形態１と同様につき、同一の部分についてはその説明
を省略し、ここでは異なる部分についてのみ説明する。
図３は、この発明の実施の形態２にかかるＬＳＩの概略
構成を示す図である。実施の形態２のＬＳＩでは、実施
の形態１のＬＳＩ１において、任意のＤＡＣ６ｍと回路
グループ２ｍとの間にｐＭＯＳトランジスタ１１ｍが設
けられた構成となっている。
【００３２】ｐＭＯＳトランジスタ１１ｍは、ソース端
子が電源用の外部端子４に接続され、ドレイン端子およ
びゲート端子がＤＡＣ６ｍの電源電圧ＶＤＤｍの出力端
子に接続されている。このｐＭＯＳトランジスタは、Ｌ
ＳＩ内の全てのＤＡＣ，回路グループ間に設けてもよい
し、一部のＤＡＣ，回路グループ間に設けてもよい。ま
た、ｐＭＯＳトランジスタに代えて、プルアップ抵抗
等、他の電源供給回路を設けてもよい。その他の構成は
実施の形態１と同様である。
子が電源用の外部端子４に接続され、ドレイン端子およ
びゲート端子がＤＡＣ６ｍの電源電圧ＶＤＤｍの出力端
子に接続されている。このｐＭＯＳトランジスタは、Ｌ
ＳＩ内の全てのＤＡＣ，回路グループ間に設けてもよい
し、一部のＤＡＣ，回路グループ間に設けてもよい。ま
た、ｐＭＯＳトランジスタに代えて、プルアップ抵抗
等、他の電源供給回路を設けてもよい。その他の構成は
実施の形態１と同様である。
【００３３】以上の構成において、実施の形態２の動作
について説明する。実施の形態２の動作においては、リ
セット時等、ＤＡＣ６ｍの値が決まる前、すなわちＤＡ
Ｃ６ｍの出力がハイインピーダンスの場合でも、ｐＭＯ
Ｓトランジスタ１１ｍを介して回路グループ２ｍに電源
が供給される。また、特に低消費電流が求められる場
合、ＤＡＣ６ｍによって消費される電流がＬＳＩ全体か
ら見て無視できない場合、ＤＡＣ６ｍを停止して消費電
流を低減しつつ、ｐＭＯＳトランジスタ１１ｍから電流
を供給することによって、回路ブロック２ｍに必要な電
流量を確保することができる。その他の動作は実施の形
態１と同様である。
について説明する。実施の形態２の動作においては、リ
セット時等、ＤＡＣ６ｍの値が決まる前、すなわちＤＡ
Ｃ６ｍの出力がハイインピーダンスの場合でも、ｐＭＯ
Ｓトランジスタ１１ｍを介して回路グループ２ｍに電源
が供給される。また、特に低消費電流が求められる場
合、ＤＡＣ６ｍによって消費される電流がＬＳＩ全体か
ら見て無視できない場合、ＤＡＣ６ｍを停止して消費電
流を低減しつつ、ｐＭＯＳトランジスタ１１ｍから電流
を供給することによって、回路ブロック２ｍに必要な電
流量を確保することができる。その他の動作は実施の形
態１と同様である。
【００３４】前述したように、実施の形態２によれば、
ｐＭＯＳトランジスタ１１ｍのソース端子を電源用の外
部端子４に接続し、ドレイン端子およびゲート端子をＤ
ＡＣ６ｍの電源電圧ＶＤＤｍの出力端子に接続する。こ
れにより、ＤＡＣ６ｍの動作が停止している場合でも回
路グループ２ｍに電源電圧ＶＤＤｍを供給することがで
きるため、ＣＰＵ８の制御を待たずにリセット直後から
回路グループ２ｍに電源を供給することができ、また、
低消費電力が特に求められる場合、ＤＡＣ６ｍの動作を
停止しつつ回路グループ２ｍに電源を供給することがで
きる。
ｐＭＯＳトランジスタ１１ｍのソース端子を電源用の外
部端子４に接続し、ドレイン端子およびゲート端子をＤ
ＡＣ６ｍの電源電圧ＶＤＤｍの出力端子に接続する。こ
れにより、ＤＡＣ６ｍの動作が停止している場合でも回
路グループ２ｍに電源電圧ＶＤＤｍを供給することがで
きるため、ＣＰＵ８の制御を待たずにリセット直後から
回路グループ２ｍに電源を供給することができ、また、
低消費電力が特に求められる場合、ＤＡＣ６ｍの動作を
停止しつつ回路グループ２ｍに電源を供給することがで
きる。
【００３５】実施の形態３．この発明の実施の形態３
は、前述した実施の形態１または実施の形態２におい
て、ＤＡＣのアナログ出力を外部に取り出す外部端子を
設けるようにしたものである。なお、基本的な構成およ
び動作は実施の形態１，実施の形態２と同様につき、同
一の部分についてはその説明を省略し、ここでは異なる
部分についてのみ説明する。図５は、この発明の実施の
形態３にかかるＬＳＩの概略構成を示す図である。実施
の形態３のＬＳＩでは、実施の形態１のＬＳＩ１におい
て、任意のＤＡＣ６ｍの出力端子に接続された外部端子
１２ｍが設けられている。
は、前述した実施の形態１または実施の形態２におい
て、ＤＡＣのアナログ出力を外部に取り出す外部端子を
設けるようにしたものである。なお、基本的な構成およ
び動作は実施の形態１，実施の形態２と同様につき、同
一の部分についてはその説明を省略し、ここでは異なる
部分についてのみ説明する。図５は、この発明の実施の
形態３にかかるＬＳＩの概略構成を示す図である。実施
の形態３のＬＳＩでは、実施の形態１のＬＳＩ１におい
て、任意のＤＡＣ６ｍの出力端子に接続された外部端子
１２ｍが設けられている。
【００３６】外部端子１２ｍにコンデンサ１３ｍの一端
を接続し、コンデンサ１３ｍの他端を接地することによ
り、電源電圧ＶＤＤｍの安定化を図ることができる。ま
た、外部端子１２ｍにより、電源電圧ＶＤＤｍを外部で
モニターすることもできる。このようにして、ＬＳＩ内
の全てのＤＡＣの出力を外部に取り出すようにしてもよ
いし、一部のＤＡＣの出力を外部に取り出すようにして
もよい。その他の構成および動作は実施の形態１と同様
である。
を接続し、コンデンサ１３ｍの他端を接地することによ
り、電源電圧ＶＤＤｍの安定化を図ることができる。ま
た、外部端子１２ｍにより、電源電圧ＶＤＤｍを外部で
モニターすることもできる。このようにして、ＬＳＩ内
の全てのＤＡＣの出力を外部に取り出すようにしてもよ
いし、一部のＤＡＣの出力を外部に取り出すようにして
もよい。その他の構成および動作は実施の形態１と同様
である。
【００３７】前述したように、実施の形態３によれば、
ＤＡＣ６ｍの電源電圧ＶＤＤｍの出力端子に接続された
外部端子１２ｍが設けられているため、この外部端子１
２ｍとグランドとの間にコンデンサ１３ｍを接続して電
源電圧ＶＤＤｍの安定化を図ったり、この外部端子１２
ｍを電源電圧ＶＤＤｍのモニター用として使用すること
ができる。なお、図６に示すように、実施の形態２のＬ
ＳＩにおいて任意のＤＡＣ６ｍの出力端子に接続された
外部端子１２ｍを設けるようにしても同様の効果を得る
ことができる。
ＤＡＣ６ｍの電源電圧ＶＤＤｍの出力端子に接続された
外部端子１２ｍが設けられているため、この外部端子１
２ｍとグランドとの間にコンデンサ１３ｍを接続して電
源電圧ＶＤＤｍの安定化を図ったり、この外部端子１２
ｍを電源電圧ＶＤＤｍのモニター用として使用すること
ができる。なお、図６に示すように、実施の形態２のＬ
ＳＩにおいて任意のＤＡＣ６ｍの出力端子に接続された
外部端子１２ｍを設けるようにしても同様の効果を得る
ことができる。
【００３８】
【発明の効果】以上説明したとおり、この発明によれ
ば、複数の第１の電源供給手段が、各内部回路に電源電
圧を供給し、複数の遅延測定手段が、各内部回路の回路
素子の遅延を測定し、制御手段が、遅延測定手段の測定
結果に基づいて、第１の電源供給手段の設定を行って電
源電圧を制御する。これにより、半導体集積回路外部に
多数の電源を設ける必要や半導体集積回路に多数の電源
用端子を設ける必要がなくなり、また、実際の各内部回
路の特性に応じた電源電圧の調整を行うことができるた
め、ＬＳＩの外部端子数を低減してパッケージを小型化
し、ＬＳＩ外部の回路を簡単化し、また、実際の各内部
回路の特性に応じた適切な電源電圧の供給を行うことが
できる、という効果を奏する。
ば、複数の第１の電源供給手段が、各内部回路に電源電
圧を供給し、複数の遅延測定手段が、各内部回路の回路
素子の遅延を測定し、制御手段が、遅延測定手段の測定
結果に基づいて、第１の電源供給手段の設定を行って電
源電圧を制御する。これにより、半導体集積回路外部に
多数の電源を設ける必要や半導体集積回路に多数の電源
用端子を設ける必要がなくなり、また、実際の各内部回
路の特性に応じた電源電圧の調整を行うことができるた
め、ＬＳＩの外部端子数を低減してパッケージを小型化
し、ＬＳＩ外部の回路を簡単化し、また、実際の各内部
回路の特性に応じた適切な電源電圧の供給を行うことが
できる、という効果を奏する。
【００３９】つぎの発明によれば、記憶手段が、制御手
段による設定に応じたディジタル値を記憶し、ディジタ
ル／アナログ変換手段が、記憶手段に記憶されたディジ
タル値に応じた電圧値の電源電圧を内部回路に出力する
ため、内部回路に供給する電源電圧を容易に制御するこ
とができる、という効果を奏する。
段による設定に応じたディジタル値を記憶し、ディジタ
ル／アナログ変換手段が、記憶手段に記憶されたディジ
タル値に応じた電圧値の電源電圧を内部回路に出力する
ため、内部回路に供給する電源電圧を容易に制御するこ
とができる、という効果を奏する。
【００４０】つぎの発明によれば、制御手段が、内部回
路で高速処理が必要であるか否かを判定し、判定結果に
基づいて、第１の電源供給手段の設定を行って電源電圧
を制御する。これにより、半導体集積回路の動作に応じ
た電源電圧を各内部回路に供給することができるため、
さらに適切な電源電圧の供給を行うことができる、とい
う効果を奏する。
路で高速処理が必要であるか否かを判定し、判定結果に
基づいて、第１の電源供給手段の設定を行って電源電圧
を制御する。これにより、半導体集積回路の動作に応じ
た電源電圧を各内部回路に供給することができるため、
さらに適切な電源電圧の供給を行うことができる、とい
う効果を奏する。
【００４１】つぎの発明によれば、第２の電源供給手段
が、第１の電源供給手段による電源電圧の供給が停止し
ている場合、内部回路に電源電圧を供給する。これによ
り、第１の電源供給手段の動作が停止している場合でも
内部回路に電源電圧を供給することができるため、制御
手段の制御を待たずにリセット直後から内部回路に電源
を供給することができ、また、低消費電力が特に求めら
れる場合、第１の電源供給手段の動作を停止しつつ内部
回路に電源を供給することができる、という効果を奏す
る。
が、第１の電源供給手段による電源電圧の供給が停止し
ている場合、内部回路に電源電圧を供給する。これによ
り、第１の電源供給手段の動作が停止している場合でも
内部回路に電源電圧を供給することができるため、制御
手段の制御を待たずにリセット直後から内部回路に電源
を供給することができ、また、低消費電力が特に求めら
れる場合、第１の電源供給手段の動作を停止しつつ内部
回路に電源を供給することができる、という効果を奏す
る。
【００４２】つぎの発明によれば、ソース端子を外部か
らの電源に接続し、ドレイン端子およびゲート端子を前
記第１の電源供給手段の電源電圧の出力端子に接続した
ｐＭＯＳトランジスタによって第２の電源供給手段を構
成する。これにより、第１の電源供給手段の動作が停止
している場合でも内部回路に電源電圧を供給することが
できるため、制御手段の制御を待たずにリセット直後か
ら内部回路に電源を供給することができ、また、低消費
電力が特に求められる場合、第１の電源供給手段の動作
を停止しつつ内部回路に電源を供給することができる、
という効果を奏する。
らの電源に接続し、ドレイン端子およびゲート端子を前
記第１の電源供給手段の電源電圧の出力端子に接続した
ｐＭＯＳトランジスタによって第２の電源供給手段を構
成する。これにより、第１の電源供給手段の動作が停止
している場合でも内部回路に電源電圧を供給することが
できるため、制御手段の制御を待たずにリセット直後か
ら内部回路に電源を供給することができ、また、低消費
電力が特に求められる場合、第１の電源供給手段の動作
を停止しつつ内部回路に電源を供給することができる、
という効果を奏する。
【００４３】つぎの発明によれば、第１の電源供給手段
の電源電圧の出力端子に接続された外部端子が設けられ
ているため、この外部端子とグランドとの間に容量を接
続して電源電圧の安定化を図ったり、この外部端子を電
源電圧のモニター用として使用することができる、とい
う効果を奏する。
の電源電圧の出力端子に接続された外部端子が設けられ
ているため、この外部端子とグランドとの間に容量を接
続して電源電圧の安定化を図ったり、この外部端子を電
源電圧のモニター用として使用することができる、とい
う効果を奏する。
【図１】 この発明の実施の形態１にかかるＬＳＩの概
略構成を示す図である。
略構成を示す図である。
【図２】 実施の形態１にかかるＬＳＩの動作の流れを
示すフローチャートである。
示すフローチャートである。
【図３】 実施の形態１にかかるＤＡＣの動作を説明す
るための図である。
るための図である。
【図４】 この発明の実施の形態２にかかるＬＳＩの概
略構成を示す図である。
略構成を示す図である。
【図５】 この発明の実施の形態３にかかるＬＳＩの概
略構成を示す図である。
略構成を示す図である。
【図６】 実施の形態３にかかる他のＬＳＩの構成を示
す図である。
す図である。
【図７】 従来におけるＬＳＩの概略構成を示す図であ
る。
る。
【図８】 従来における他のＬＳＩの概略構成を示す図
である。
である。
１ 半導体集積回路（ＬＳＩ）、２ａ〜２ｎ 回路グル
ープ、３ａ〜３ｎ 遅延測定回路、４，５，１２ｍ 外
部端子、６ａ〜６ｎ ディジタル／アナログ変換回路
（ＤＡＣ）、７ａ〜７ｎ レジスタ、８ ＣＰＵ、９
ＣＰＵインターフェース（ＣＰＵ−Ｉ／Ｆ）、１１ｍ
ｐＭＯＳトランジスタ，１３ｍ コンデンサ。
ープ、３ａ〜３ｎ 遅延測定回路、４，５，１２ｍ 外
部端子、６ａ〜６ｎ ディジタル／アナログ変換回路
（ＤＡＣ）、７ａ〜７ｎ レジスタ、８ ＣＰＵ、９
ＣＰＵインターフェース（ＣＰＵ−Ｉ／Ｆ）、１１ｍ
ｐＭＯＳトランジスタ，１３ｍ コンデンサ。
フロントページの続き (72)発明者 白石 竹虎 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 釆女 豊 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 木下 聡 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F038 AV06 BB08 BE01 BE09 BG06 CD09 DF03 DF11 DT08 DT17 DT18 EZ20 5H410 CC02 DD02 DD05 EA11 EB25 EB37 FF12 GG07 5J022 AB01 BA01 BA06 CE08 CG01
Claims (6)
- 【請求項１】 複数の内部回路を備え、複数の電源電圧
によって各内部回路を駆動する半導体集積回路におい
て、 前記各内部回路に前記電源電圧を供給する複数の第１の
電源供給手段と、 前記各内部回路の回路素子の遅延を測定する複数の遅延
測定手段と、 前記遅延測定手段の測定結果に基づいて、前記第１の電
源供給手段の設定を行って前記電源電圧を制御する制御
手段と、 を具備することを特徴とする半導体集積回路。 - 【請求項２】 前記第１の電源供給手段は、 前記制御手段による設定に応じたディジタル値を記憶す
る記憶手段と、 前記記憶手段に記憶されたディジタル値に応じた電圧値
の電源電圧を前記内部回路に出力するディジタル／アナ
ログ変換手段と、 を具備することを特徴とする請求項１に記載の半導体集
積回路。 - 【請求項３】 前記制御手段は、前記内部回路で高速処
理が必要であるか否かを判定し、判定結果に基づいて、
前記第１の電源供給手段の設定を行って前記電源電圧を
制御することを特徴とする請求項１または２に記載の半
導体集積回路。 - 【請求項４】 さらに、前記第１の電源供給手段による
電源電圧の供給が停止している場合、前記内部回路に電
源電圧を供給する第２の電源供給手段を具備することを
特徴とする請求項１，２または３に記載の半導体集積回
路。 - 【請求項５】 前記第２の電源供給手段は、ソース端子
を外部からの電源に接続し、ドレイン端子およびゲート
端子を前記第１の電源供給手段の電源電圧の出力端子に
接続したｐＭＯＳトランジスタであることを特徴とする
請求項１〜４のいずれか一つに記載の半導体集積回路。 - 【請求項６】 さらに、前記第１の電源供給手段の電源
電圧の出力端子に接続された外部端子を具備することを
特徴とする請求項１〜５のいずれか一つに記載の半導体
集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000140623A JP2001326327A (ja) | 2000-05-12 | 2000-05-12 | 半導体集積回路 |
| US09/636,553 US6601177B1 (en) | 2000-05-12 | 2000-08-11 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000140623A JP2001326327A (ja) | 2000-05-12 | 2000-05-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001326327A true JP2001326327A (ja) | 2001-11-22 |
Family
ID=18647879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000140623A Pending JP2001326327A (ja) | 2000-05-12 | 2000-05-12 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6601177B1 (ja) |
| JP (1) | JP2001326327A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7412613B2 (en) | 2004-02-20 | 2008-08-12 | Samsung Electronics Co., Ltd. | Integrated circuit devices that support dynamic voltage scaling of power supply voltages |
| JP2022173138A (ja) * | 2021-05-06 | 2022-11-17 | インフィニオン テクノロジーズ アクチエンゲゼルシャフト | 電源・デジタル制御ループ |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7036029B2 (en) * | 2003-06-27 | 2006-04-25 | Sigmatel, Inc. | Conserving power of a system on a chip using speed sensing |
| US7437580B2 (en) * | 2004-05-05 | 2008-10-14 | Qualcomm Incorporated | Dynamic voltage scaling system |
| JP4761833B2 (ja) * | 2005-05-24 | 2011-08-31 | 株式会社東芝 | 半導体装置及びシステム |
| JP4876624B2 (ja) * | 2006-02-22 | 2012-02-15 | 富士通セミコンダクター株式会社 | 電源装置の制御回路、電源装置及びその制御方法 |
| KR101094947B1 (ko) * | 2010-02-26 | 2011-12-15 | 주식회사 하이닉스반도체 | 반도체 집적회로 |
| JP5946251B2 (ja) * | 2011-07-06 | 2016-07-06 | ルネサスエレクトロニクス株式会社 | 半導体装置およびシステム |
| JP5806529B2 (ja) | 2011-07-06 | 2015-11-10 | ルネサスエレクトロニクス株式会社 | 半導体装置、それを用いた無線通信端末、及びクロック周波数制御方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5014226A (en) * | 1988-09-29 | 1991-05-07 | Lsi Logic Corporation | Method and apparatus for predicting the metastable behavior of logic circuits |
| JPH0334361A (ja) | 1989-06-29 | 1991-02-14 | Nec Corp | 半導体集積回路装置 |
| US5625803A (en) * | 1994-12-14 | 1997-04-29 | Vlsi Technology, Inc. | Slew rate based power usage simulation and method |
| JP3543493B2 (ja) | 1996-06-07 | 2004-07-14 | 株式会社デンソー | 電子回路の動作特性補正装置 |
| JP4390304B2 (ja) * | 1998-05-26 | 2009-12-24 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
-
2000
- 2000-05-12 JP JP2000140623A patent/JP2001326327A/ja active Pending
- 2000-08-11 US US09/636,553 patent/US6601177B1/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7412613B2 (en) | 2004-02-20 | 2008-08-12 | Samsung Electronics Co., Ltd. | Integrated circuit devices that support dynamic voltage scaling of power supply voltages |
| JP2022173138A (ja) * | 2021-05-06 | 2022-11-17 | インフィニオン テクノロジーズ アクチエンゲゼルシャフト | 電源・デジタル制御ループ |
| JP7392032B2 (ja) | 2021-05-06 | 2023-12-05 | インフィニオン テクノロジーズ アクチエンゲゼルシャフト | 電源・デジタル制御ループ |
Also Published As
| Publication number | Publication date |
|---|---|
| US6601177B1 (en) | 2003-07-29 |
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