KR20220133836A - 저장 장치 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 향상된 확장성을 갖는 메모리 컨트롤러는, 기준 전압과 외부로부터 수신되는 데이터 신호를 비교하여 상기 데이터 신호를 저장하는 입력 버퍼 및 제1 규격조건 및 제2 규격조건 중 상기 수신되는 데이터 신호의 규격조건에 대응하는 상기 기준 전압을 생성하고 상기 기준 전압을 상기 입력 버퍼에 제공하는 기준 전압 제어부를 포함한다.

Description

저장 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 저장 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다.
불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.
본 발명의 실시 예는 향상된 확장성을 갖는 메모리 컨트롤러와 이를 포함하는 저장장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 컨트롤러는, 기준 전압과 외부로부터 수신되는 데이터 신호를 비교하여 상기 데이터 신호를 저장하는 입력 버퍼 및 제1 규격조건 및 제2 규격조건 중 상기 수신되는 데이터 신호의 규격조건에 대응하는 상기 기준 전압을 생성하고 상기 기준 전압을 상기 입력 버퍼에 제공하는 기준 전압 제어부를 포함한다.
본 기술에 따르면, 향상된 확장성을 갖는 메모리 컨트롤러와 이를 포함하는 저장장치 및 그 동작 방법을 제공한다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 컨트롤러의 구조를 설명하기 위한 블록도이다.
도 3은 도 2의 입력 버퍼의 구조를 설명하기 위한 회로도이다.
도 4는 종래 기준 전압 생성부의 구조를 나타낸 회로도이다.
도 5는 서로 다른 규격 조건에 따른 기준 전압의 전압 레벨 범위를 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 기준 전압 생성부를 설명하기 위한 회로이다.
도 7은 제1 규격조건의 제1 범위에 따른 기준 전압을 생성하는 기준 전압 생성부의 동작을 설명하기 위한 도면이다.
도 8은 제1 규격조건의 제2 범위에 따른 기준 전압을 생성하는 기준 전압 생성부의 동작을 설명하기 위한 도면이다.
도 9는 제2 규격조건의 제3 범위에 따른 기준 전압을 생성하는 기준 전압 생성부의 동작을 설명하기 위한 도면이다.
도 10은 제2 규격조건의 제4 범위에 따른 기준 전압을 생성하는 기준 전압 생성부의 동작을 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함할 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND flash memory), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다.
메모리 컨트롤러(200)는 메모리 장치(100)로 데이터 신호를 출력하거나, 메모리 장치(100) 또는 호스트(300)로부터 데이터 신호를 입력 받을 수 있다.
메모리 컨트롤러(200)가 입력 받는 데이터 신호는 커맨드, 어드레스 또는 데이터 중 어느 하나 이상에 대응될 수 있다.
메모리 컨트롤러(200)는 정해진 규격 조건에 따라 메모리 장치(100)와 통신할 수 있다.
예컨대, 메모리 컨트롤러(200)는 제1 규격조건에 따라 메모리 장치(100)와 통신하거나 제2 규격조건에 따라 메모리 장치(100)와 통신할 수 있다. 여기서 각각의 제1 규격조건과 제2 규격조건은 JEDEC표준에서 규정하고 있는 디램 반도체의 동작 속도 및 소비전력에 따른 규격조건일 수 있다. 실시 예에서 제1 규격조건은 double data rate fourth-generation synchronous dynamic random-access memory(DDR4)일 수 있고, 제2 규격조건은 LOW POWER DOUBLE DATA RATE 4 SDRAM(LPDDR4)일 수 있다. 다만, 이는 본 발명의 설명의 편의를 위한 것으로, 제1 규격조건과 제2 규격조건은 이에 한정되지 않는다.
메모리 컨트롤러(200)는 기준 전압 제어부(210)를 더 포함할 수 있다.
기준 전압 제어부(210)는 메모리 컨트롤러(200)가 수신하는 데이터 신호의 전압 레벨과 비교하기 위한 기준 전압을 생성할 수 있다. 실시 예에서, 기준 전압 제어부(210)는 제1 규격조건에 따른 기준 전압과 제2 규격조건에 따른 기준 전압을 생성할 수 있다. 예를 들어 제1 규격조건이 DDR4인 경우, 기준 전압은 제1 범위 또는 제2 범위 중 어느 하나에 해당하는 전압 레벨을 가질 수 있다. 또는 제2 규격조건이 LPDDR4인 경우, 기준 전압은 제3 범위 또는 제4 범위 중 어느 하나에 해당하는 전압 레벨을 가질 수 있다. 실시 예에서, 제1 내지 제4 범위는 JEDEC표준에서 규정된 각각의 규격조건에 따라 정의된 전압 범위일 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 컨트롤러(200)의 구조를 설명하기 위한 블록도이다.
도 2를 참조하면, 메모리 컨트롤러(200)는 기준 전압 제어부(210) 및 입력 버퍼(220)을 포함할 수 있다.
기준 전압 제어부(210)는 기준 전압 설정부(211) 및 기준 전압 생성부(212)를 포함할 수 있다.
기준 전압 설정부(211)는 도 1을 참조하여 설명된 메모리 장치(100)와의 통신 규격조건에 따라 해당 통신 규격조건에 대응하는 기준전압을 생성하도록 기준 전압 생성부(212)를 제어하는 제어신호(CTRL)를 생성할 수 있다.
실시 예에서, 기준 전압 설정부(211)가 생성하는 제어신호(CTRL)는 제1 규격조건에 따라 정의된 전압 레벨 범위 중 제1 범위에 대응하는 제1 모드 제어신호, 제1 규격조건에 따라 정의된 전압 레벨 범위 중 제2 범위에 대응하는 제2 모드 제어신호, 제2 규격조건에 따라 정의된 전압 레벨 범위 중 제3 범위에 대응하는 제3 모드 제어신호 및 제2 규격조건에 따라 정의된 전압 레벨 범위 중 제4 범위에 대응하는 제4 모드 제어신호 중 어느 하나에 해당할 수 있다.
기준 전압 생성부(212)는 기준 전압 설정부(211)로부터 수신한 제1 모드 내지 제4 모드 제어신호에 응답하여, 해당 제어신호에 대응되는 범위에 속하는 전압레벨을 갖는 기준 전압(VREF)을 생성할 수 있다. 기준 전압 생성부(212)는 생성된 기준 전압(VREF)을 입력 버퍼(220)에 제공할 수 있다.
입력 버퍼(220)는 기준 전압 생성부(212)로부터 제공된 기준 전압(VREF)을 수신하고, 외부로부터 입력되는 데이터 신호와 기준 전압(VREF)를 비교하여, 데이터 신호를 0 또는 1의 디지털 신호로 저장할 수 있다.
도 3은 도 2의 입력 버퍼(220)의 구조를 설명하기 위한 회로도이다.
도 3을 참조하면, 입력 버퍼(220)는 정전기 보호 회로(221), 풀업 풀다운 제어부(222), 제1 입력경로(223) 및 제2 입력경로(224)를 포함할 수 있다.
입력 버퍼(220)는 입력 단자(DQ_IN)를 통해 외부로부터 데이터 신호를 수신한다.
수신된 데이터 신호는 정전기 보호 회로(221)를 거쳐, 풀업 풀다운 제어부(222)로 입력된다. 풀업 풀다운 제어부(222)는 입력된 데이터 신호의 전압레벨을 상승 또는 하강시켜 제1 입력경로(223) 또는 제2 입력경로(224)에 제공할 수 있다.
메모리 컨트롤러(200)는 제1 규격조건에 따라 데이터 통신을 수행하는 경우 제1 입력경로(223)에 따라 데이터 신호를 입력할 수 있다. 메모리 컨트롤러(200)는 제2 규격조건에 따라 데이터 통신을 수행하는 경우 제2 입력경로(224)에 따라 데이터 신호를 입력할 수 있다.
제1 입력경로(223)에 제공되는 기준 전압(VREF)은 도 2를 참조하여 설명된 기준 전압 설정부(211)가 생성한 제1 규격조건의 제1 범위 또는 제2 범위 중 어느 하나의 범위에 해당하는 전압 레벨을 가진 기준 전압일 수 있다.
제2 입력경로(224)에 제공되는 기준 전압(VREF)은 도 2를 참조하여 설명된 기준 전압 설정부(211)가 생성한 제2 규격조건의 제3 범위 또는 제4 범위 중 어느 하나의 범위에 해당하는 전압 레벨을 가진 기준 전압일 수 있다.
도 4는 종래 기준 전압 생성부의 구조를 나타낸 회로도이다.
도 4를 참조하면, 기준 전압 생성부(400)는 제1 스위치(410), 제2 스위치(420) 및 래더 저항(430)을 포함할 수 있다. 기준 전압 생성부(400)는 제1 스위치(410) 및 제2 스위치(420)가 턴 온 상태에 있을 때, 전원 전압(VDD)과 접지 전압(VSS) 사이에 연결된 래더 저항(430)을 이용하여, 전원 전압(VDD)을 전압 분배 방식에 따라 분배하여 다양한 레벨을 갖는 기준 전압들(Vres[0]~Vres[63])을 생성할 수 있다.
제1 스위치(410)는 NMOS트랜지스터로 구성될 수 있다. 제1 스위치(410)의 게이트 전극에는 반전 인에이블 신호(ENB)가 입력될 수 있다. 제1 스위치(410)의 드레인 전극에는 전원전압이 인가될 수 있다.
제2 스위치(420)는 PMOS트랜지스터로 구성될 수 있다. 제2 스위치(420)의 소스 전극은 접지 전압(VSS)에 연결될 수 있다.
래더 저항(430)은 복수의 저항들을 포함할 수 있다. 도 4에서 래더 저항(430)은 64개의 저항들을 포함하는 것으로 도시되어 있으나, 래더 저항(430)에 포함된 저항의 개수는 이에 한정되지 않는다.
래더 저항(430)은 복수의 저항들 사이의 노드들을 통해 전원전압(VDD)을 단위 저항값에 따라 분배한 복수의 기준 전압들(Vres[0]~Vres[63])을 출력한다. 실시 예에서, 래더 저항(430)에 포함된 단위 저항들의 저항 값은 동일하거나 서로 다른 저항 값을 가질 수 있다.
래더 저항(430)은 복수의 저항들 사이의 노드들을 통해 출력되는 64개의 서로 다른 전압 레벨을 갖는 기준 전압들(Vres[0]~Vres[63])을 멀티플렉서(440)로 출력할 수 있다.
멀티플렉서(440)는 입력되는 제어신호(Vcntr[4:0])에 따라 어느 하나의 기준 전압을 출력 기준 전압(vref_out)으로 출력할 수 있다. 출력 기준 전압(vref_out)은 도 3을 참조하여 설명된 입력 버퍼(220)에 입력되는 기준 전압(Vref)일 수 있다.
저장 장치(50)가 한 개의 규격 조건에 따라 동작하는 경우에는 도 4의 실시 예에 따른 기준 전압 생성부(400)를 이용하여 동작할 수 있으나, 다수의 규격조건을 만족하는 기준 전압을 생성하기 위해서는 멀티플렉서(440)를 여러 개 사용하거나, 래더 저항(430)을 여러 개 사용하여야 한다.
도 5는 서로 다른 규격 조건에 따른 기준 전압의 전압 레벨 범위를 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 컨트롤러는 여러가지 규격 조건 중 어느 하나의 규격 조건에 따라 메모리 장치와 통신할 수 있다.
예를 들어, 메모리 컨트롤러는 제1 규격조건에 따라 메모리 장치와 통신하거나 제2 규격조건에 따라 메모리 장치와 통신할 수 있다. 도 5에서는 설명의 편의상 제1 규격조건은 DDR4이고, 제2 규격조건은 LPDDR4인 경우를 가정하여 설명한다. 다만, 이는 설명의 편의를 위한 것으로, 제1 규격조건과 제2 규격조건은 이에 한정되지 않는다.
제1 규격조건은 그 동작 모드에 따라 제1 범위 또는 제2 범위 중 어느 하나에 해당하는 전압 레벨을 갖는 기준 전압을 사용한다.
제2 규격조건은 그 동작 모드에 따라 제3 범위 또는 제4 범위 중 어느 하나에 해당하는 전압 레벨을 갖는 기준 전압을 사용한다.
제1 규격조건에서 전원전압은 1.2V이고, 제2 규격조건에서 전원전압은 1.1V일 수 있다.
제1 규격조건에 따라 메모리 컨트롤러가 메모리 장치와 통신하는 경우 사용되는 기준 전압은 제1 범위(RANGE1, DDR4_R1) 또는 제2 범위(RANGE2, DDR4_R2) 중 어느 하나에 해당하는 전압 레벨을 가질 수 있다. 실시 예에서, 제1 범위(RANGE1, DDR4_R1)의 전압 레벨은 0.72V 보다 크고, 1.1V 보다 작을 수 있다. 제2 범위(RANGE2, DDR4_R2)의 전압 레벨은 0.54V 보다 크고, 0.924V 보다 작을 수 있다.
제2 규격조건에 따라 메모리 컨트롤러가 메모리 장치와 통신하는 경우 사용되는 기준 전압은 제3 범위(RANGE3, LPDDR4_R0) 또는 제4 범위(RANGE4, LPDDR4_R1) 중 어느 하나에 해당하는 전압 레벨을 가질 수 있다. 실시 예에서, 제3 범위(RANGE3, LPDDR4_R0)의 전압 레벨은 0.242V 보다 크고, 0.462V 보다 작을 수 있다. 제4 범위(RANGE4, LPDDR4_R1)의 전압 레벨은 0.11V 보다 크고, 0.33V 보다 작을 수 있다.
본 발명의 실시 예에 따르면, 메모리 컨트롤러는 서로 다른 규격조건을 만족하는 기준 전압을 생성할 수 있다. 예컨대, 메모리 컨트롤러에 포함된 기준 전압 생성부는 제1 규격조건을 만족하는 기준 전압 또는 제2 규격조건을 만족하는 기준 전압을 생성할 수 있다. 기준 전압 생성부는 두 개의 저전압강하(Low Drop Out, LDO) 레귤레이터를 포함할 수 있다. 상대적으로 높은 전압 레벨의 기준 전압을 사용하는 제1 규격조건의 경우, NMOS트랜지스터를 이용한 LDO 레귤레이터(NMOS LDO)를 사용하고, 상대적으로 낮은 전압 레벨의 기준 전압을 사용하는 제2 규격조건의 경우, PMOS트랜지스터를 이용한 LDO레귤레이터(PMOS LDO)를 사용하는 것이 유리할 수 있다.
도 6은 본 발명의 실시 예에 따른 기준 전압 생성부를 설명하기 위한 회로이다.
도 6을 참조하면, 기준 전압 생성부(600)는 동작 설정부(610), 제1 구동부(620), 제2 구동부(630), 전압생성부(640) 및 멀티플랙서(650)를 포함할 수 있다.
동작 설정부(610)는 동작 모드에 따라 제1 구동부(620)와 제2 구동부에 입력되는 신호를 설정할 수 있다. 실시 예에서, 동작 모드는 도 5를 참조하여 설명된 제1 규격조건 또는 제2 규격조건 중 어느 하나에 대응되는 모드일 수 있다. 예를 들어, 동작 모드는 제1 규격조건에 따라 정의된 전압 레벨 범위 중 제1 범위에 대응하는 기준 전압을 생성하는 모드인 제1 모드, 제1 규격조건에 따라 정의된 전압 레벨 범위 중 제2 범위에 대응하는 기준 전압을 생성하는 모드인 제2 모드, 제2 규격조건에 따라 정의된 전압 레벨 범위 중 제3 범위에 대응하는 기준 전압을 생성하는 모드인 제3 모드 및 제2 규격조건에 따라 정의된 전압 레벨 범위 중 제4 범위에 대응하는 기준 전압을 생성하는 모드인 제4 모드 중 어느 하나에 해당할 수 있다.
동작 설정부(610)는 도 2의 실시 예를 통해 설명된 기준 전압 설정부(211)가 출력하는 제어신호에 따라 제1 구동부(620) 또는 제2 구동부(630) 중 어느 하나를 구동시킬 수 있다. 동작 설정부(610)가 수신하는 제어신호는 제1 규격조건에 따라 정의된 전압 레벨 범위 중 제1 범위에 대응하는 제1 모드 제어신호, 제1 규격조건에 따라 정의된 전압 레벨 범위 중 제2 범위에 대응하는 제2 모드 제어신호, 제2 규격조건에 따라 정의된 전압 레벨 범위 중 제3 범위에 대응하는 제3 모드 제어신호 및 제2 규격조건에 따라 정의된 전압 레벨 범위 중 제4 범위에 대응하는 제4 모드 제어신호 중 어느 하나에 해당할 수 있다.
도면에는 나타나 있지 않으나, 제1 모드 내지 제4 모드 제어신호에 따라 동작 설정부(610), 제1 구동부(620), 제2 구동부(630), 전압생성부(640) 및 멀티플랙서(650)가 제어될 수 있다.
제1 구동부(620)는 제1 연산증폭기(OP1) 및 제1 스위치(N1)를 포함한다.
제1 연산증폭기(OP1)는 비반전단자로 소스전압(Vsrc)을 입력받고, 반전단자로 구동신호 또는 피드백 전압(VFB) 중 어느 하나를 입력 받을 수 있다. 제1 연산증폭기(OP1)는 반전단자와 비반전단자를 통해 입력되는 신호의 전압 차이에 해당하는 신호를 출력할 수 있다.
제1 스위치(N1)는 NMOS트랜지스터로 구성될 수 있다. 제1 스위치(N1)는 제1 연산증폭기(OP1)의 출력을 게이트 신호에 응답하여, 턴 온될 수 있다. 제1 스위치(N1)의 드레인 전극은 전원전압(VDD)에 연결되고, 소스 전극은 제1 노드(node1)에 연결될 수 있다.
실시 예에서, 제1 구동부(620)는, 제1 모드 제어신호 또는 제2 모드 제어신호에 응답하여, 제1 노드(node1)에 전원전압(VDD)을 전달할 수 있다. 또는 제1 구동부(620)는, 제3 모드 제어신호 또는 제4 모드 제어신호에 응답하여, 제1 노드에 전원전압(VDD)보다 낮고 접지전압(VSS)보다 높은 제2 전압(V2)을 제공할 수 있다.
제2 구동부(630)는 제2 연산증폭기(OP2) 및 제2 스위치(P1)를 포함한다.
제2 연산증폭기(OP2)는 비반전단자로 소스전압(Vsrc)을 입력 받고, 반전단자로 구동신호 또는 피드백 전압(VFB) 중 어느 하나를 입력 받을 수 있다. 제2 연산증폭기(OP2)는 반전단자와 비반전단자를 통해 입력되는 신호의 전압 차이에 해당하는 신호를 출력할 수 있다.
제2 스위치(P1)는 PMOS트랜지스터로 구성될 수 있다. 제2 스위치(P1)는 제2 연산증폭기(OP2)의 출력을 게이트 신호에 응답하여, 턴 온될 수 있다. 제2 스위치(P1)는 제2 노드(node2)와 접지전압(VSS)사이에 연결될 수 있다.
제2 구동부(630)는, 제1 모드 제어신호 또는 제2 모드 제어신호에 응답하여, 제2 노드(node2)에 접지전압(VSS)보다 높고 전원전압(VDD)보다 낮은 제1 전압(V1)을 제공할 수 있다. 또는 제2 구동부(630)는, 제3 모드 제어신호 또는 제4 모드 제어신호에 응답하여 제2 노드(node2)에 접지전압(VSS)을 제공할 수 있다.
전압생성부(640)는 제1 분배저항(x-RUNIT), 제2 분배저항(y-RUNIT) 및 래더 저항(64-RUNIT R_LADDER)을 포함할 수 있다.
제1 분배저항(x-RUNIT)은 제1 노드(node1)와 래더 저항(64-RUNIT R_LADDER) 사이에 연결된 가변저항일 수 있다. 제1 분배저항(x-RUNIT)은 동작 모드에 따라 적어도 하나 이상의 단위 저항 값을 가질 수 있다.
제2 분배저항(y-RUNIT)은 래더 저항(64-RUNIT R_LADDER)과 제2 노드(node2) 사이에 연결된 가변저항일 수 있다. 제2 분배저항(y-RUNIT)은 동작 모드에 따라 적어도 하나 이상의 단위 저항 값을 가질 수 있다.
제1 모드 내지 제4 모드 제어신호에 따라 제1 분배저항(x-RUNIT) 및 제2 분배저항(y-RUNIT)은 미리 설정된 적어도 하나 이상의 단위 저항값을 갖도록 제어될 수 있다.
래더 저항(64-RUNIT R_LADDER)은 제1 분배저항(x-RUNIT)과 제2 분배저항(y-RUNIT)사이에 연결될 수 있다.
래더 저항(64-RUNIT R_LADDER)은 설정된 동작 모드에 따라 변경되는 제1 분배저항(x-RUNIT) 및 제2 분배저항(y-RUNIT)의 단위 저항값에 따라 결정되는 제3 노드(node3) 전압과 제4 노드(node4) 전압의 차이를 전압 분배 방식으로 분배하여 복수의 기준 전압들(Vres[63:0])을 생성할 수 있다.
실시 예에서, 래더 저항(64-RUNIT R_LADDER)은 제1 모드 내지 제4 모드 제어신호에 따라 서로 다른 전압 레벨을 갖은 피드백 전압(VFB)을 제1 구동부(620) 또는 제2 구동부(630) 중 어느 하나에 제공할 수 있다.
멀티플랙서(650)는 래더 저항(64-RUNIT R_LADDER)에 포함된 복수의 저항들 사이의 노드들로부터 출력되는 복수의 기준 전압들(Vres[63:0])을 수신하고, 복수의 기준 전압들(Vres[63:0])중 어느 하나의 기준 전압을 출력 기준 전압(vres_out)으로 출력할 수 있다. 실시 예에서, 출력 기준 전압(vres_out)은 도 3을 참조하여 설명된 입력 버퍼(220)의 기준 전압(VREF)일 수 있다.
실시 예에서, 도 6의 기준 전압 생성부는 전체 회로 구성상 제1 구동부(620)를 중심으로 하는 NMOS LDO 레귤레이터와 제2 구동부(630)를 중심으로 하는 PMOS LDO 레귤레이터가 결합된 형태로 구성된다.
LDO 레귤레이터는 피드백 구조이므로 보상(compensation)을 하여야 위상 마진(phase margin)을 확보할 수 있다. 본 발명의 실시 예에 따른 기준 전압 생성부(600)는 두 개의 피드백 루프를 포함하여 원칙적으로는 2개의 보상(compensation)저항과 커패시터가 요구되나, 제1 구동부(620) 또는 제2 구동부(630)가 동시에 동작하지 않고, 어느 하나만이 동작하므로, 보상(compensation) 저항 및 커패시터(660)는 공유될 수 있다. 따라서, 전체 회로의 면적이 줄어들 수 있다.
이하에서는 도 7 내지 도 10을 통해 도 6의 기준 전압 생성부(600)의 동작을 상세하게 설명한다.
도 7 내지 도 10의 실시 예에서, 도 6을 참조하여 설명된 제1 분배저항(x-RUNIT)과 제2 분배저항(y-RUNIT)에 포함된 단위 저항은 총 77개이고(x+y=77), 동작 모드에 따라 제1 분배저항(x-RUNIT)과 제2 분배저항(y-RUNIT)에 77개의 단위 저항이 각각 상이하게 분배되어 사용될 수 있다. 또한 래더 저항에 포함된 단위 저항은 64개이다. 따라서, 기준 전압 생성부에 포함된 단위 저항은 총 141개일 수 있다(x+64+y=144). 다만, 이는 설명의 편의를 위한 것으로, 본 발명의 실시 예에 따른 기준 전압 생성부에 포함된 저항의 수는 이에 한정되지 않는다.
도 7은 제1 규격조건의 제1 범위에 따른 기준 전압을 생성하는 기준 전압 생성부의 동작을 설명하기 위한 도면이다.
도 6 및 도 7을 참조하면, 제1 규격조건의 제1 범위에 따른 기준 전압을 생성하기 위해서 제1 모드 제어신호가 입력될 수 있다. 제1 모드 제어신호에 따라 제1 구동부(620)는 제1 노드(node1)에 전원전압(VDD)를 전달할 수 있다. 구체적으로, 제1 연산증폭기(OP1)의 출력이 0이 되도록 제1 연산증폭기(OP1)의 반전단자에 “1”에 해당하는 구동신호가 입력될 수 있다.
또한 제2 구동부(630)는 래더 저항(64-RUNIT R_LADDER)으로부터 피드백 전압1(VFB1)을 입력 받으며, 피드백 전압1(VFB1)은 제2 연산증폭기(OP2)의 반전단자에 입력될 수 있다. 피드백 전압1(VFB1)은 제2 연산증폭기(OP2)의 비반전단자에 입력되는 소스 전압(Vsrc)과 같도록 제어되어, 제2 연산증폭기(OP2)에는 네거티브 피드백(negative feedback)이 걸리게 된다. 제2 구동부(630)는 제2 노드(node2)에 접지전압(VSS)보다 높고, 전원전압(VDD)보다 낮은 제1 전압(V1)을 제공할 수 있다.
따라서, 제1 노드(node1)는 전원 전압(VDD)이고, 제2 노드(node2)는 제1 전압(V1)이다.
래더 저항(64-RUNIT R_LADDER)과 멀티플랙서(650)는 연결 되고 제1 모드 제어신호에 따라 래더 저항(64-RUNIT R_LADDER)의 위쪽의 제1 분배저항(x-RUNIT)과 래더 저항(64-RUNIT R_LADDER)의 아래쪽의 제2 분배저항(y-RUNIT)에 포함되는 단위 저항의 개수가 조절될 수 있다.
래더 저항(64-RUNIT R_LADDER)은 제1 모드 제어신호에 따라 제1 분배저항(x-RUNIT)은 7개의 단위 저항에 해당하는 저항 값을 갖는다. 제2 분배저항(y-RUNIT)은 70개의 단위 저항에 해당하는 저항값을 가진다(21+29+20). 래더 저항(64-RUNIT R_LADDER)은 7개의 단위 저항에 해당하는 저항값을 갖는 제1 분배저항(x-RUNIT)과 70개의 단위 저항에 해당하는 저항값을 갖는 제2 분배저항(y-RUNIT)에 의해 결정되는 제3 노드(node3) 전압과 제4 노드(node4) 전압의 차이를 전압 분배 방식으로 분배하여 복수의 기준 전압들(Vres[63:0])을 생성할 수 있다.
도 8은 제1 규격조건의 제2 범위에 따른 기준 전압을 생성하는 기준 전압 생성부의 동작을 설명하기 위한 도면이다.
도 6 및 도 8을 참조하면, 제1 규격조건의 제2 범위에 따른 기준 전압을 생성하기 위해서 제2 모드 제어신호가 입력될 수 있다. 제1 모드 제어신호에 따라 제1 구동부(620)는 제1 노드(node1)에 전원전압(VDD)를 전달할 수 있다. 구체적으로, 제1 연산증폭기(OP1)의 출력이 0이 되도록 제1 연산증폭기(OP1)의 반전단자에 “1”에 해당하는 구동신호가 입력될 수 있다.
또한 제2 구동부(630)는 래더 저항(64-RUNIT R_LADDER)으로부터 피드백 전압3(VFB3)을 입력 받으며, 피드백 전압3(VFB3)은 제2 연산증폭기(OP2)의 반전단자에 입력될 수 있다. 피드백 전압3(VFB3)은 제2 연산증폭기(OP2)의 비반전단자에 입력되는 소스 전압(Vsrc)과 같도록 제어되어, 제2 연산증폭기(OP2)에는 네거티브 피드백(negative feedback)이 걸리게 된다. 제2 구동부(630)는 제2 노드(node2)에 접지전압(VSS)보다 높고, 전원전압(VDD)보다 낮은 제1 전압(V1)을 제공할 수 있다.
따라서, 제1 노드(node1)는 전원 전압(VDD)이고, 제2 노드(node2)는 제1 전압(V1)이다.
래더 저항(64-RUNIT R_LADDER)과 멀티플랙서(650)는 연결 되고 제2 모드 제어신호에 따라 래더 저항(64-RUNIT R_LADDER)의 위쪽의 제1 분배저항(x-RUNIT)과 래더 저항(64-RUNIT R_LADDER)의 아래쪽의 제2 분배저항(y-RUNIT)에 포함되는 단위 저항의 개수가 조절될 수 있다.
래더 저항(64-RUNIT R_LADDER)은 제1 모드 제어신호에 따라 제1 분배저항(x-RUNIT)은 28개의 단위 저항에 해당하는 저항 값을 갖는다(7+21). 제2 분배저항(y-RUNIT)은 49개의 단위 저항에 해당하는 저항값을 가진다(29+20). 래더 저항(64-RUNIT R_LADDER)은 28개의 단위 저항에 해당하는 저항값을 갖는 제1 분배저항(x-RUNIT)과 49개의 단위 저항에 해당하는 저항값을 갖는 제2 분배저항(y-RUNIT)에 의해 결정되는 제3 노드(node3) 전압과 제4 노드(node4) 전압의 차이를 전압 분배 방식으로 분배하여 복수의 기준 전압들(Vres[63:0])을 생성할 수 있다.
도 9는 제2 규격조건의 제3 범위에 따른 기준 전압을 생성하는 기준 전압 생성부의 동작을 설명하기 위한 도면이다.
도 6 및 도 9를 참조하면, 제2 규격조건의 제3 범위에 따른 기준 전압을 생성하기 위해서 제3 모드 제어신호가 입력될 수 있다. 제3 모드 제어신호에 따라 제2 구동부(630)는 제2 노드(node2)에 접지전압(VSS)를 전달할 수 있다. 구체적으로, 제2 연산증폭기(OP2)의 출력이 1이 되도록 제2 연산증폭기(OP2)의 반전단자에 “0”에 해당하는 구동신호가 입력될 수 있다.
또한 제1 구동부(620)는 래더 저항(64-RUNIT R_LADDER)으로부터 피드백 전압0(VFB0)을 입력 받으며, 피드백 전압0(VFB0)은 제1 연산증폭기(OP1)의 반전단자에 입력될 수 있다. 피드백 전압0(VFB0)은 제1 연산증폭기(OP1)의 비반전단자에 입력되는 소스 전압(Vsrc)과 같도록 제어되어, 제1 연산증폭기(OP1)에는 네거티브 피드백(negative feedback)이 걸리게 된다. 제1 구동부(620)는 제1 노드(node2)에 접지전압(VSS)보다 높고, 전원전압(VDD)보다 낮은 제2 전압(V2)을 제공할 수 있다.
따라서, 제1 노드(node1)는 제2 전압(V2)이고, 제2 노드(node2)는 접지전압일 수 있다.
래더 저항(64-RUNIT R_LADDER)과 멀티플랙서(650)는 연결 되고 제3 모드 제어신호에 따라 래더 저항(64-RUNIT R_LADDER)의 위쪽의 제1 분배저항(x-RUNIT)과 래더 저항(64-RUNIT R_LADDER)의 아래쪽의 제2 분배저항(y-RUNIT)에 포함되는 단위 저항의 개수가 조절될 수 있다.
래더 저항(64-RUNIT R_LADDER)은 제1 모드 제어신호에 따라 제1 분배저항(x-RUNIT)은 57개의 단위 저항에 해당하는 저항 값을 갖는다(7+21+29). 제2 분배저항(y-RUNIT)은 20개의 단위 저항에 해당하는 저항값을 가진다. 래더 저항(64-RUNIT R_LADDER)은 57개의 단위 저항에 해당하는 저항값을 갖는 제1 분배저항(x-RUNIT)과 20개의 단위 저항에 해당하는 저항값을 갖는 제2 분배저항(y-RUNIT)에 의해 결정되는 제3 노드(node3) 전압과 제4 노드(node4) 전압의 차이를 전압 분배 방식으로 분배하여 복수의 기준 전압들(Vres[63:0])을 생성할 수 있다.
도 10은 제2 규격조건의 제4 범위에 따른 기준 전압을 생성하는 기준 전압 생성부의 동작을 설명하기 위한 도면이다.
도 6 및 도 10을 참조하면, 제2 규격조건의 제4 범위에 따른 기준 전압을 생성하기 위해서 제4 모드 제어신호가 입력될 수 있다. 제4 모드 제어신호에 따라 제2 구동부(630)는 제2 노드(node2)에 접지전압(VSS)를 전달할 수 있다. 구체적으로, 제2 연산증폭기(OP2)의 출력이 1이 되도록 제2 연산증폭기(OP2)의 반전단자에 “0”에 해당하는 구동신호가 입력될 수 있다.
또한 제1 구동부(620)는 래더 저항(64-RUNIT R_LADDER)으로부터 피드백 전압2(VFB2)을 입력 받으며, 피드백 전압2(VFB2)은 제1 연산증폭기(OP1)의 반전단자에 입력될 수 있다. 피드백 전압2(VFB2)은 제1 연산증폭기(OP1)의 비반전단자에 입력되는 소스 전압(Vsrc)과 같도록 제어되어, 제1 연산증폭기(OP1)에는 네거티브 피드백(negative feedback)이 걸리게 된다. 제1 구동부(620)는 제1 노드(node2)에 접지전압(VSS)보다 높고, 전원전압(VDD)보다 낮은 제2 전압(V2)을 제공할 수 있다.
따라서, 제1 노드(node1)는 제2 전압(V2)이고, 제2 노드(node2)는 접지전압일 수 있다.
래더 저항(64-RUNIT R_LADDER)과 멀티플랙서(650)는 연결 되고 제4 모드 제어신호에 따라 래더 저항(64-RUNIT R_LADDER)의 위쪽의 제1 분배저항(x-RUNIT)과 래더 저항(64-RUNIT R_LADDER)의 아래쪽의 제2 분배저항(y-RUNIT)에 포함되는 단위 저항의 개수가 조절될 수 있다.
래더 저항(64-RUNIT R_LADDER)은 제1 모드 제어신호에 따라 제1 분배저항(x-RUNIT)은 28개의 단위 저항에 해당하는 저항 값을 갖는다(7+21). 제2 분배저항(y-RUNIT)은 49개의 단위 저항에 해당하는 저항값을 가진다(29+20). 래더 저항(64-RUNIT R_LADDER)은 28개의 단위 저항에 해당하는 저항값을 갖는 제1 분배저항(x-RUNIT)과 49개의 단위 저항에 해당하는 저항값을 갖는 제2 분배저항(y-RUNIT)에 의해 결정되는 제3 노드(node3) 전압과 제4 노드(node4) 전압의 차이를 전압 분배 방식으로 분배하여 복수의 기준 전압들(Vres[63:0])을 생성할 수 있다.
도 6 내지 도 10의 회로 구성을 통해 기준 전압 생성부(212)에 포함된 모든 단위 저항이 사용될 수 있다. 또한, 서로 다른 규격조건을 만족하는 기준 전압의 생성이 가능하다.
50: 저장 장치
100: 메모리 장치
200: 메모리 컨트롤러
210: 기준 전압 제어부

Claims (16)

  1. 기준 전압과 외부로부터 수신되는 데이터 신호를 비교하여 상기 데이터 신호를 저장하는 입력 버퍼; 및
    제1 규격조건 및 제2 규격조건 중 상기 수신되는 데이터 신호의 규격조건에 따라 정의된 전압 레벨 범위에 속하는 상기 기준 전압을 생성하고 상기 기준 전압을 상기 입력 버퍼에 제공하는 기준 전압 제어부;를 포함하고,
    상기 기준 전압 제어부는,
    상기 규격조건에 대응되는 상기 기준 전압을 생성하는 기준 전압 생성부를 포함하고,
    상기 규격조건에 따라 상기 기준 전압 생성부에 입력되는 전압의 범위 및 상기 기준 전압 생성부에서 출력되는 전압 범위 모두가 조절되는 메모리 컨트롤러.
  2. 제 1항에 있어서, 상기 기준 전압 제어부는,
    상기 제1 규격조건 및 제2 규격조건 중 어느 하나의 설정된 규격조건에 대응하는 상기 제어신호를 제공하는 기준 전압 설정부; 및
    상기 제어신호에 응답하여, 상기 설정된 규격조건에 따라 정의된 전압 레벨 범위에 해당하는 기준 전압을 생성하는 기준 전압 생성부;를 포함하는 메모리 컨트롤러.
  3. 제 2항에 있어서, 상기 제어신호는,
    상기 제1 규격조건에 따라 정의된 전압 레벨 범위 중 제1 범위에 대응하는 제1 모드 제어신호, 상기 제1 규격조건에 따라 정의된 전압 레벨 범위 중 제2 범위에 대응하는 제2 모드 제어신호, 상기 제2 규격조건에 따라 정의된 전압 레벨 범위 중 제3 범위에 대응하는 제3 모드 제어신호 및 상기 제2 규격조건에 따라 정의된 전압 레벨 범위 중 제4 범위에 대응하는 제4 모드 제어신호 중 어느 하나인 메모리 컨트롤러.
  4. 제 3항에 있어서, 상기 기준 전압 생성부는,
    전원전압과 제1 노드 사이에 연결되는 제1 구동부;
    제2 노드와 접지전압 사이에 연결되는 제2 구동부; 및
    상기 제1 노드와 제2 노드 사이에 직렬로 연결되는 전압생성부;를 포함하는 메모리 컨트롤러.
  5. 제 4항에 있어서, 상기 전압생성부는,
    상기 제1 노드에 연결되는 제1 분배저항;
    상기 제2 노드에 연결되는 제2 분배저항; 및
    상기 제1 분배저항과 상기 제2 분배저항 사이에 연결되는 래더 저항;을 포함하는 메모리 컨트롤러.
  6. 제 4항에 있어서,
    상기 전압생성부에서 출력되는 복수의 기준전압들 중 어느 하나의 기준전압을 출력기준전압으로 선택하는 멀티플랙서;를 더 포함하는 메모리 컨트롤러.
  7. 제 5항에 있어서, 상기 제1 구동부는,
    상기 제1 모드 제어신호 또는 제2 모드 제어신호에 응답하여, 상기 제1 노드에 상기 전원전압을 전달하고,
    상기 제2 구동부는,
    상기 제1 모드 제어신호 또는 제2 모드 제어신호에 응답하여, 상기 제2 노드에 상기 접지전압 보다 높고 상기 전원전압 보다 낮은 제1 전압을 제공하는 메모리 컨트롤러.
  8. 제 5항에 있어서, 상기 제1 구동부는,
    상기 제3 모드 제어신호 또는 제4 모드 제어신호에 응답하여, 상기 제1 노드에 상기 전원전압 보다 낮고 상기 접지전압 보다 높은 제2 전압을 제공하고,
    상기 제2 구동부는,
    상기 제3 모드 제어신호 또는 제4 모드 제어신호에 응답하여 상기 제2 노드에 상기 접지전압을 제공하는 메모리 컨트롤러.
  9. 제 7항에 있어서, 상기 제1 구동부는,
    소스 전압을 비반전단자로 입력 받고, 상기 제1 모드 제어신호 또는 제2 모드 제어신호에 응답하여 입력되는 구동신호를 반전단자로 입력받는 제1 연산증폭기; 및
    상기 제1 연산증폭기의 출력을 게이트 전극으로 입력 받고, 상기 제1 연산증폭기의 출력에 따라 상기 전원전압과 상기 제1 노드를 연결하는 제1 스위치;를 포함하는 메모리 컨트롤러.
  10. 제 9항에 있어서, 상기 제2 구동부는,
    상기 소스 전압을 비반전단자로 입력 받고, 상기 제1 모드 제어신호 또는 제2 모드 제어신호에 응답하여 상기 래더 저항으로부터 출력되는 피드백 전압을 반전단자로 입력 받는 제2 연산증폭기; 및
    상기 제2 연산증폭기의 출력을 게이트 전극으로 입력 받고, 상기 제2 연산증폭기의 출력에 따라 상기 제2 노드에 상기 제1 전압을 제공하는 제2 스위치;를 포함하는 메모리 컨트롤러.
  11. 제 8항에 있어서, 상기 제1 구동부는,
    소스 전압을 비반전단자로 입력 받고, 상기 제3 모드 제어신호 또는 제4 모드 제어신호에 응답하여 상기 래더 저항으로부터 출력되는 피드백 전압을 반전단자로 입력 받는 제1 연산증폭기; 및
    상기 제1 연산증폭기의 출력을 게이트 전극으로 입력 받고, 상기 제1 연산증폭기의 출력에 따라 상기 제1 노드에 상기 제2 전압을 제공하는 제1 스위치;를 포함하는 메모리 컨트롤러.
  12. 제 11항에 있어서, 상기 제2 구동부는,
    상기 소스 전압을 비반전단자로 입력 받고, 상기 제3 모드 제어신호 또는 제4 모드 제어신호에 응답하여 입력되는 구동신호를 반전단자로 입력 받는 제2 연산증폭기; 및
    상기 제2 연산증폭기의 출력을 게이트 전극으로 입력 받고, 상기 제2 연산증폭기의 출력에 따라 상기 제2 노드와 상기 접지전압을 연결하는 제2 스위치;를 포함하는 메모리 컨트롤러.
  13. 제 9항에 있어서, 상기 제1 스위치는,
    엔모스 트랜지스터인 메모리 컨트롤러.
  14. 제 10항에 있어서, 상기 제2 스위치는,
    피모스 트랜지스터인 메모리 컨트롤러.
  15. 제 2항에 있어서, 상기 제1 규격조건은,
    DDR4인 메모리 컨트롤러.
  16. 제 2항에 있어서, 상기 제2 규격조건은,
    LPDDR4인 메모리 컨트롤러.
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