KR100674975B1 - 저전력을 소모하는 반도체 메모리 시스템 - Google Patents

저전력을 소모하는 반도체 메모리 시스템 Download PDF

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Abstract

고주파수에서 안정적으로 동작함으로써 동작속도의 한계를 극복하며, 데이터 전송시 발생하는 전력 소모를 최소화 할 수 있는 반도체 메모리 시스템이 개시된다. 상기 반도체 메모리 시스템은, 복수 개의 반도체 메모리 장치들을 포함하는 하나 이상의 메모리 모듈 및 상기 반도체 메모리 장치들을 제어하는 메모리 콘트롤러를 구비한다. 상기 반도체 메모리 장치들은 각각 입력버퍼 및 출력버퍼를 구비하고, 데이터 신호를 입출력함에 있어서 인접한 반도체 메모리 장치들을 통해 상기 데이터 신호를 전송하는 포인트 투 포인트(point to point) 방식으로 연결된다. 상기 반도체 메모리 장치들 각각의 출력버퍼는, 인접한 반도체 메모리 장치로 데이터 신호를 출력하는 경우 상기 데이터 신호의 전송 경로의 길이에 따라 턴온 저항값이 다르게 설정되도록 한다.

Description

저전력을 소모하는 반도체 메모리 시스템{Low power consuming semiconductor memory system}
도 1a,b은 종래의 반도체 메모리 시스템을 나타내는 도이다.
도 2는 포인트 투 포인트(point to point) 방식에 의해 데이터를 입출력하는 반도체 메모리 시스템을 나타내는 도이다.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 시스템에서 데이터 기입동작을 나타내기 위한 블록도이다.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 시스템에서 데이터 판독동작을 나타내기 위한 블록도이다.
도 5는 본 발명에 따른 반도체 메모리 시스템에서 반도체 메모리 장치간 데이터의 입출력 동작을 나타내기 위한 회로도이다.
도 6은 하나 이상의 트랜지스터 소자를 구비하는 출력버퍼를 나타내는 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 메모리 콘트롤러 210: DRAM0
220: DRAM1 230: DRAMn
102,212,222: 출력버퍼 211,221,231: 입력버퍼
Rt0,Rt1,Rtn: 터미네이션 저항
본 발명은 반도체 메모리 시스템에 관한 것으로서, 더 상세하게는 고주파수에서 안정적으로 동작함으로써 동작속도의 한계를 극복하며, 데이터 전송시 발생하는 전력 소모를 최소화 할 수 있는 반도체 메모리 시스템에 관한 것이다.
최근 들어 대용량의 메모리를 구비하는 메모리 시스템의 필요가 점점 증가됨에 따라 많은 수의 메모리 장치를 장착한 메모리 모듈을 메인보드 상에 연결하는 반도체 메모리 시스템이 많이 사용되고 있다.
도 1a은 종래의 반도체 메모리 시스템을 나타내는 도이다. 도시된 바와 같이 메인보드(10) 상에는 반도체 메모리 모듈을 연결하기 위한 소켓들(11)이 장착되며, 상기 반도체 메모리 모듈에 장착된 반도체 메모리 장치들로 인가되는 신호를 제어하기 위한 메모리 콘트롤러(20)가 장착된다.
상기 소켓들(11) 마다 반도체 메모리 모듈(30,40)이 연결되며, 상기 반도체 메모리 모듈(30,40)은 반도체 메모리 장치를 연결하기 위한 PCB(31,41)과, 상기 PCB(31,41)에 연결되어지는 적어도 하나 이상의 반도체 메모리 장치(32,33,42,43)들을 구비한다.
도 1b는 상기 도 1a의 반도체 메모리 시스템에서 반도체 메모리 장치의 연결상태를 나타내는 블록도이다. 도시된 바와 같이 메모리 콘트롤러(20)와 시스템 상 의 반도체 메모리 장치들(32,33,42,43)은 소켓(11)을 경유하여 서로 전기적으로 연결되어진다. 상기 콘트롤러(20)는 메인보드 상의 시스템 버스를 통해 제어신호 및 데이터 신호등을 상기 반도체 메모리 장치들(32,33,42,43)로 인가하는데, 이 경우 상기 신호들은 반도체 메모리 모듈 상의 PCB에 형성된 메모리 버스를 통해 상기 반도체 메모리 장치들(32,33,34,35)로 인가된다.
그러나 상술한 바와 같이 구성되는 반도체 메모리 시스템은, 시스템의 클럭 속도 및 데이터의 전송속도가 증가함에 따라, 임피던스 부정합에 기인하는 리플렉션(reflection) 증가하게 되어, 입출력되는 데이터가 손실되거나 왜곡되어지는 문제가 발생하게 된다. 즉, 시스템 버스를 통해 제어신호 및 데이터 신호등을 인가하는 경우 상기 신호들이 전송되는 경로상에서 임피던스 정합이 이루어질 것이 요구되는데, 상기 도시된 바와 같은 반도체 메모리 시스템 상에서는, 각 반도체 메모리 장치들간의 신호 경로의 분기점에서 임피던스 부정합이 크게 발생하게 된다. 특히, 임피던스 부정합에 따른 이에 따른 상기 데이터 신호의 손실 및 왜곡 문제는 상기 시스템의 클럭 속도 및 데이터의 전송속도가 증가함에 따라 더 심화되어진다. 이로 인해, 시스템 동작 속도를 높이는 데는 한계가 발생하게 되거나, 상기 시스템 상에 장착할 수 있는 메모리 모듈의 수를 감소시킬 수 밖에 없다.
도 2는 포인트 투 포인트(point to point) 방식에 의해 데이터를 입출력하는 반도체 메모리 시스템을 나타내는 도이다. 상기 포인트 투 포인트 방식으로 데이터를 입출력하는 반도체 메모리 시스템에 관해서는 일본특허출원 2001-331397호 등에 개시되어 있으며, 이러한 구성을 갖는 반도체 메모리 시스템은 상술한 바와 같은 동작 속도의 한계를 개선할 수 있는 특징을 갖는다.
상기 도 2에 도시된 바와 같이 포인트 투 포인트 방식에 따라 데이터 신호를 입출력하는 반도체 메모리 시스템은, 메모리 콘트롤러(20) 및 하나 이상의 반도체 메모리 모듈이 소켓(11)을 통해 서로 전기적으로 연결되며, 상기 반도체 메모리 모듈 각각은 하나 이상의 반도체 메모리 장치들(32,33,42,43)을 구비한다.
특히 상기 도 2의 경우 메모리 콘트롤러(20) 및 반도체 메모리 장치들(32,33,42,43)은, 포인트 투 포인트(point to point) 방식에 의해 데이터 신호를 입출력하도록 구성함으로써, 임피던스 부정합에 기인한 속도 증가의 한계에 따른 문제점을 개선할 수 있는데, 상기 포인트 투 포인트(point to point) 방식에 따른 데이터 신호의 입출력 동작은 다음과 같다.
상기 반도체 메모리 장치들(32,33,42,43) 중 어느 하나의 반도체 메모리 장치에 데이터를 기입하기 위하여, 상기 메모리 콘트롤러(20)는 데이터 기입 신호를 메인보드의 시스템 버스 및 PCB 상의 메모리 버스를 통해 DRAM0(32)로 출력한다. 상기 데이터 신호를 입력받은 DRAM0(32)는, 상기 데이터 신호를 상기 DRAM0(32)과 인접하여 장착된 DRAM1(33)으로 전달한다. 이 경우 상기 DRAM0(32)은 신호를 출력하는 드라이버(driver)로서 동작하며, 상기 DRAM1(33)는 신호를 입력받는 리시버(receiver)로서 동작한다.
이후, 상기 DRAM1(33)은 입력받은 데이터 신호를 상기 DRAM1(33)과 인접한 DRAM2(42)으로 출력하며, 이러한 방식에 따라 데이터를 기입하고자 하는 반도체 메모리 장치로 상기 데이터 신호를 전달하게 된다. 또한, 위와 같은 방식과 유사한 방식에 따라, 데이터를 판독하기 위한 데이터 신호의 입출력이 이루어진다.
일반적으로 상기 메모리 콘트롤러(20) 및 반도체 메모리 장치들(32,33,42,43)은, 데이터 신호를 입출력하기 위한 입력버퍼 및 출력버퍼(이상 미도시)를 구비한다. 또한, 상기 입력버퍼 각각에는, 상기 데이터 신호 입력시 데이터 신호의 이동 경로를 형성하는 터미네이션(termination) 저항을 연결함으로써 상기 데이터 신호의 리플렉션(reflection) 발생을 감소시킬 수 있다.
상기 출력버퍼는 하나 이상의 트랜지스터 소자로 이루어지는 것이 일반적이며, 상기 반도체 메모리 장치들(32,33,42,43)간 데이터 신호를 입출력하는 경우, 출력버퍼의 트랜지스터 소자의 턴온 저항값의 크기에 따라 입출력되는 데이터 신호의 전류의 크기가 결정된다. 또한, 입력버퍼와 전기적으로 연결되는 터미네이션(termination) 저항의 크기에 따라서도, 상기 데이터 신호의 전류의 크기가 결정된다.
메모리의 고속 동작을 위하여 도 2에 도시된 바와 같이 구성되는 포인트 투 포인트 방식의 반도체 메모리 시스템에서, 메모리 콘트롤러(20)와 DRAM0(32)은 상대적으로 신호의 전송 경로가 길게 된다. 반면에 반도체 메모리 모듈 상의 PCB의 양면으로 장착되어지는 DRAM0(32)과 DRAM1(33)의 신호의 전송 경로는 상대적으로 짧게 된다. 또한, 각각 다른 반도체 메모리 모듈 상에 장착되는 DRAM1(33)과 DRAM2(42)는, 신호의 전송 경로에 있어서 상기 DRAM0(32)과 DRAM1(33)간의 신호 경로에 비해서 길지만, 상기 메모리 콘트롤러(20)와 DRAM0(32)간의 전송 경로보다는 짧게 하는 것이 가능하다. 상기 DRAM2(42)과 DRAM3(43)간의 전송 경로는, 상기 DRAM0(32)과 DRAM1(33)간의 전송 경로와 같은 정도로 짧게 이루어진다.
상기 데이터 신호의 전송 경로가 길게 되면, 상기 전송 경로의 커패시턴스 성분의 증가로 인하여 데이터 신호의 감쇄 현상이 크게 발생한다. 따라서 메모리 콘트롤러(20)와 DRAM0(32) 간, 또는 DRAM1(33)과 DRAM2(42) 간의 데이터 신호 입출력시와 같이, 상대적으로 긴 전송 경로를 통해 데이터 신호를 출력하는 경우에는, 상기 데이터 신호의 에너지가 상대적으로 커야 한다. 이에 반해, DRAM0(32)과 DRAM1(33)간 또는 DRAM0(32)과 DRAM1(33)간의 데이터 신호 입출력시에는, 상대적으로 상기 데이터 신호의 에너지가 작아도 정상적인 데이터 신호 전송이 가능하다.
그러나, 종래의 반도체 메모리 시스템의 경우에는 상기 반도체 메모리 장치들 각각에 구비되는 출력버퍼의 턴온 저항값이 같도록 설계하였다. 또한, 상기 입력버퍼와 전기적으로 연결되는 각각의 터미네이션(termination) 저항값이 같도록 설계하였다. 이에 따라 상기 반도체 메모리 장치를 고속으로 동작하는 경우에 불필요하게 큰 에너지를 갖도록 하여 데이터 신호를 전송함으로써, 시스템 전체적으로 전력 소모가 심해지는 문제가 발생하였다. US 6,834,014에서는 칩선택 신호에 따라 터미네이션 저항과 소정의 터미네이션 전압의 연결을 제어하는 방법에 관하여 개시하고 있으나, 상기 개시된 반도체 메모리 시스템에서도 마찬가지로 데이터 신호의 입출력시 전력 소모를 최소화할 수는 없었다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 데이터 신호를 입출력하는 반도체 메모리 장치간의 전송 경로의 길이에 따라, 출력되는 데이터 신호 의 에너지를 각각 다른 크기를 갖도록 하여, 불필요한 전력소비가 발생하는 문제를 개선할 수 있는 반도체 메모리 시스템을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 반도체 메모리 시스템의 특징에 따르면, 복수 개의 반도체 메모리 장치들을 포함하는 하나 이상의 메모리 모듈 및 상기 반도체 메모리 장치들을 제어하는 메모리 콘트롤러를 구비하며, 상기 반도체 메모리 장치들은 각각 입력버퍼 및 출력버퍼를 구비하고, 데이터 신호를 입출력함에 있어서 인접한 반도체 메모리 장치들을 통해 상기 데이터 신호를 전송하는 포인트 투 포인트(point to point) 방식으로 연결되며, 상기 반도체 메모리 장치들 각각의 출력버퍼는, 인접한 반도체 메모리 장치로 데이터 신호를 출력하는 경우 상기 데이터 신호의 전송 경로의 길이에 따라 턴온 저항값이 다르게 설정되는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 반도체 메모리 시스템의 특징에 따르면, 복수 개의 반도체 메모리 장치들을 포함하는 하나 이상의 메모리 모듈 및 상기 반도체 메모리 장치들을 제어하는 메모리 콘트롤러를 구비하며, 상기 반도체 메모리 장치들은 각각 입력버퍼 및 출력버퍼를 구비하고, 상기 입력버퍼 각각에 터미네이션(termination) 저항이 연결되며, 데이터 신호를 입출력함에 있어서 인접한 반도체 메모리 장치들을 통해 상기 데이터 신호를 전송하는 포인트 투 포인트(point to point) 방식으로 연결되고, 상기 반도체 메모리 장치들 각각의 터미네이션 저항은, 인접한 반도체 메모리 장치로부터 데이터 신호를 입력받는 경우 상기 데이터 신호의 전송 경로의 길이에 따라 저항값이 다르게 설정되는 것을 특징으로 한다.
또한, 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템의 특징에 따르면, 복수 개의 반도체 메모리 장치들을 포함하는 하나 이상의 메모리 모듈 및 상기 반도체 메모리 장치들을 제어하는 메모리 콘트롤러를 구비하며, 상기 반도체 메모리 장치들은 각각 입력버퍼 및 출력버퍼를 구비하고, 상기 입력버퍼 각각에 터미네이션(termination) 저항이 연결되며, 데이터 신호를 입출력함에 있어서 인접한 반도체 메모리 장치들을 통해 상기 데이터 신호를 전송하는 포인트 투 포인트(point to point) 방식으로 연결되고, 상기 반도체 메모리 장치들 각각의 출력버퍼는, 인접한 반도체 메모리 장치로 데이터 신호를 출력하는 경우 상기 데이터 신호의 전송 경로의 길이에 따라 턴온 저항값이 다르게 설정되며, 상기 반도체 메모리 장치들 각각의 터미네이션 저항은, 인접한 반도체 메모리 장치로부터 데이터 신호를 입력받는 경우 상기 데이터 신호의 전송 경로의 길이에 따라 저항값이 다르게 설정되는 것을 특징으로 한다.
상기와 같이 구성되는 반도체 메모리 시스템에 있어서 상기 출력버퍼는, 상기 인접한 반도체 메모리 장치로 데이터 신호를 출력함에 있어서, 상기 데이터 신호의 전송 경로의 길이가 긴 경우 작은 턴온 저항값을 가지며, 데이터 신호의 전송 경로의 길이가 짧은 경우 큰 턴온 저항값을 갖도록 한다.
특히 상기 출력버퍼는, 서로 연결되는 복수 개의 트랜지스터 소자들을 구비하며, 상기 출력버퍼의 턴온 저항값이 다르게 설정되도록, 상기 데이터 신호의 전송 경로의 길이에 따라 상기 복수 개의 트랜지스터 소자들로 인가되는 제어신호가 다르게 설정되도록 하는 것이 바람직하다.
또한, 상기 터미네이션 저항은, 인접한 반도체 메모리 장치로부터 데이터 신호를 입력받음에 있어서, 데이터 신호의 전송 경로의 길이가 긴 경우 작은 저항값을 가지며, 데이터 신호의 전송 경로의 길이가 짧은 경우 큰 저항값을 갖도록 한다.
특히 상기 터미네이션 저항은, 서로 연결되는 복수 개의 트랜지스터 소자들을 각각 구비하며, 상기 터미네이션 저항의 저항값이 다르게 설정되도록, 상기 데이터 신호의 전송 경로의 길이에 따라 상기 복수 개의 트랜지스터 소자들로 인가되는 제어신호가 다르게 설정되도록 하는 것이 바람직하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 시스템에서 데이터 기입동작을 나타내기 위한 블록도이다. 상기 도 3에 도시된 바와 같이 반도체 메모리 시스템은, 메모리 콘트롤러(100) 및 하나 이상의 메모리 모듈을 구비한다. 또한, 상기 메모리 모듈 각각은 하나 이상의 반도체 메모리 장치들(210,220,230)을 포함하여 이루어진다. 상기 도에서는 상기 메모리 콘트롤러(100)와 가장 가까운 거 리에 위치한 DRAM0(210)와, 상기 DRAM0(210)과 인접한 DRAM1(220) 및 상기 메모리 콘트롤러(100)와 가장 먼 거리에 위치한 DRAMn(230)을 나타내고 있다.
한편 상기 메모리 콘트롤러(100)는, 상기 반도체 메모리 장치들(210,220,230)로 제어신호, 어드레스 신호 및 커맨드 신호 등을 인가한다. 상기 메모리 콘트롤러(100)가 상기 메모리 장치들(210,220,230)로 상기와 같은 신호를 인가함에 있어서 그 신호 경로는 어떤 것이어도 무방하다. 예를 들면, 별도로 형성된 제어신호 라인(미도시)을 통해 상기 제어신호가 인가될 수 있으며, 상기 별도의 제어라인은 각 메모리 모듈의 소켓을 경유하여 직렬로 연결되거나 또는 상기 메모리 장치들 각각으로 상기 제어라인이 다이렉트(direct)하게 연결될 수 있다.
반도체 메모리 시스템의 클럭 속도 및 데이터의 전송속도가 증가함에 따라, 데이터 신호의 전송 속도의 한계를 개선하기 위하여, 상기 메모리 콘트롤러(100) 및 상기 메모리 장치들(210,220,230)은 포인트 투 포인트(point to point) 방식에 의해 데이터 신호를 입출력하도록 한다. 이에 따라 상기 메모리 콘트롤러(100)의 출력버퍼(102)와 DRAM0(210)의 입력버퍼(211)가 전기적으로 연결되어짐으로써 데이터 신호가 메모리 콘트롤러(100)에서 DRAM0(210)으로 출력되어진다. 또한, 상기 데이터 신호를 수신한 DRAM0(210)의 출력버퍼(212)와 DRAM1(220)의 입력버퍼(221)가 전기적으로 연결되어짐으로써, 상기 데이터 신호가 DRAM1(220)으로 출력되어진다. 이와 같은 방식에 따라 데이터를 기입하고자 하는 소정의 반도체 메모리 장치로 상기 데이터 신호가 출력되어진다.
또한, 상기 데이터 신호를 입출력함에 있어서 상기 데이터 신호의 리플렉션 (reflection) 발생을 감소시키기 위하여, 상기 반도체 메모리 장치의 입력버퍼에는 터미네이션(termination) 저항(Rt0,Rt1, Rtn)이 연결되는 것이 바람직하다. 상기 터미네이션(termination) 저항의 일단에는 소정의 전원전압(Vtt)이 연결되어진다.
한편, 상기 데이터 신호를 입출력함에 있어서 상기 반도체 메모리 장치들(210,220,230)이 시스템에서 장착되는 위치에 따라, 상기 반도체 메모리 장치들(210,220,230)간에는 데이터 신호의 전송 경로의 길이가 각각 다르게 된다. DRAM0(210)과 DRAM1(220)이 동일 반도체 메모리 모듈 상에서 PCB의 양면에 위치하는 경우에는, 상기 DRAM0(210)과 DRAM1(220)간의 데이터 신호 전송 경로는 그 길이가 짧다. 또한, DRAMn(230)는 상기 DRAM1(220)과 전기적으로 연결되고 상기 DRAM1(220)이 장착되는 반도체 메모리 모듈과 서로 인접한 모듈에 위치하는 경우, 상기 DRAM1(220)과 DRAMn(230)간의 데이터 신호 전송 경로는 DRAM0(210)과 DRAM1(220)간의 데이터 신호 전송 경로에 비해 상대적으로 길다.
이 때, 반도체 메모리 장치를 설계함에 있어서, 상기 반도체 메모리 장치들(210,220,230)이 시스템에서 장착되는 위치에 따라, 출력버퍼들(212,222)의 턴온 저항값을 각각 다르게 설정한다. 즉, 데이터 신호 전송 경로가 긴 반도체 메모리 장치간 데이터 신호를 입출력하는 경우에는, 데이터 신호를 출력하는 드라이버(driver)로서 동작하는 반도체 메모리 장치의 출력버퍼의 턴온 저항값을 작게 설정한다. 이에 반해, 데이터 신호 전송 경로가 짧은 반도체 메모리 장치간 데이터 신호를 입출력하는 경우에는, 데이터 신호를 출력하는 드라이버(driver)로서 동작하는 반도체 메모리 장치의 출력버퍼의 턴온 저항값을 크게 설정한다.
상기 도 3에 도시된 바와 같이 각 반도체 메모리 장치들의 출력버퍼들(212,222)에 표시된 가변저항은, 상기 반도체 메모리 장치들이 시스템에서 장착되는 위치에 따라 상기 출력버퍼의 턴온 저항값을 각각 다르게 설정할 수 있음을 나타낸다.
상기 턴온 저항값을 크게 설정하여, 전송되어지는 데이터 신호의 전류값을 작게 함으로써 상대적으로 적은 에너지로도 데이터 신호를 전달할 수 있도록 하는데, 이러한 경우는 상기 데이터 신호를 출력하는 반도체 메모리 장치를 위크 드라이버(weak driver)로 사용하는 경우이다. 또한, 상기 턴온 저항값을 작게 설정하여, 전송되어지는 데이터 신호의 전류값을 크게 하는 경우는, 상기 반도체 메모리 장치를 스트롱 드라이버(strong driver)로 사용하는 경우이다.
한편, 상기 반도체 메모리 장치의 입력버퍼(211,221,231)에 전기적으로 연결되는 터미네이션(termination) 저항(Rt0,Rt1,Rtn)값의 크기를 설정함으로써 상기 전송되어지는 데이터 신호의 전류값의 크기를 조절할 수 있다. 상기 터미네이션 저항(Rt0,Rt1,Rtn)값의 크기를 크게 설정하는 경우에는 전송되는 데이터 신호의 전류값을 작게 할 수 있고, 상기 터미네이션 저항(Rt0,Rt1,Rtn)값의 크기를 작게 설정하는 경우에는 전송되는 데이터 신호의 전류값을 크게 할 수 있다. 따라서, 상기 터미네이션 저항(Rt0,Rt1,Rtn)값 또한, 반도체 메모리 장치가 시스템 내에서 장착되는 위치에 따라 그 크기를 적절히 조절함으로써, 상기 데이터 신호 전송시 불필요한 전력 소모를 방지할 수 있다.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 시스템에서 데이터 판독동작을 나타내기 위한 블록도이다. 상기 메모리 콘트롤러(100)가 상기 반도체 메모리 장치들(210,220,230)로 데이터의 판독 동작을 위한 제어신호를 인가하면, 데이터 신호가 해당 반도체 메모리 장치로부터 상기 메모리 콘트롤러(100)로 출력되어진다.
이 경우에는 상기 도 3과 반대 방향으로 데이터 신호가 전송되어지며, DRAMn(230)이 DRAM1(220)과 인접한 경우, DRAMn(230)은 상기 DRAM1(220)에 대해 드라이버(driver)로서 동작하며, 상기 DRAM1(220)은 인접한 반도체 메모리 장치인 상기 DRAMn(230)에 대해 리시버(receiver)로서 동작한다. 상술한 바와 같은 동작에 의해 상기 데이터 신호가, DRAM1(220) 및 DRAM0(210)을 거쳐 상기 메모리 콘트롤러(100)로 출력되어짐으로써 데이터의 판독 동작이 이루어진다.
상기 데이터를 판독하는 동작에서도 마찬가지로, 데이터 신호 출력시 상기 반도체 메모리 장치들이 시스템 내에서 장착되는 위치에 따라, 상기 반도체 메모리 장치들에 각각 구비되는 출력버퍼의 턴온 저항값을 다르게 설정한다.
이때, 상술하였던 도 3에서와 같이 상기 DRAM0(210)이 상기 DRAM1(220)으로 데이터 신호를 출력하는 드라이버(driver)로서 동작하는 경우에는, 상기 DRAM0(210)과 DRAM1(220)간의 전송 경로의 길이가 짧기 때문에, 상기 DRAM1(220)으로 데이터 신호를 출력하기 위한 상기 DRAM0(210)의 출력버퍼(212)의 턴온 저항값을 크게 한다.
반면, 도 4에서와 같이 상기 DRAM0(210)이 상기 메모리 콘트롤러(100)로 데이터 신호를 출력하는 드라이버(driver)로서 동작하는 경우에는, 상기 메모리 콘트 롤러(100)로 데이터 신호를 출력하기 위한 상기 DRAM0(210)의 출력버퍼(212)의 턴온 저항값을 작게 한다. 상기 DRAM0(210)과 상기 메모리 콘트롤러(100)간의 데이터 신호의 전송 경로가 상대적으로 길기 때문이다. 즉, 상기 DRAM0(210)은 데이터 기입 동작시 상기 DRAM1(220)으로 데이터 신호를 출력할 때와, 데이터 판독 동작시 상기 메모리 콘트롤러(100)로 데이터 신호를 출력할 때 그 전송 경로의 길이가 서로 다른 경우, 상기 출력버퍼(212)의 턴온 저항값이 다르게 설정되도록 한다.
메모리 콘트롤러(100)로 데이터 신호를 출력하기 위한 출력버퍼(214)는, 상기 도 3에서의 DRAM1(220)로 데이터 신호를 출력하기 위한 출력버퍼(212)와 별도로 형성되며, 각각 별도의 턴온 저항값을 갖는다.
상기 도 4에 도시된 바와 같이 반도체 메모리 장치(210,220,230)에 구비되는 출력버퍼들(212,222,232)은, 상기 반도체 메모리 장치(210,220,230)가 시스템 내에 장착되는 위치에 따라 서로 다른 턴온 저항값을 갖도록 한다. 또한, 반도체 메모리 장치(210,220,230)에 입력버퍼들(211,221)이 구비되며, 상기 입력버퍼들(211,221)과 전기적으로 연결되는 터미네이션 저항(Rt0,Rt1)값의 크기 또한, 상기 반도체 메모리 장치(210,220,230)가 시스템 내에 장착되는 위치에 따라 서로 다른 저항값을 갖도록 한다.
도 5는 본 발명에 따른 반도체 메모리 시스템에서 반도체 메모리 장치간 데이터 신호의 입출력 동작을 나타내기 위한 회로도이다. 상기 도 5는 DRAM0(210)이 데이터 신호를 출력하는 드라이버(driver)로서 동작하며, DRAM1(220)이 상기 데이터 신호를 입력받는 리시버(receiver)로서 동작하는 경우를 나타낸다. 이는 데이터 신호를 전달하기 위한 반도체 메모리 장치의 일예를 도시하는 것이며, 본 발명이 반드시 이에 국한되는 것은 아니고 다양한 변형이 이루어질 수 있다.
도시된 바와 같이 DRAM0(210)의 입력버퍼(211)는 메모리 콘트롤러(미도시)로부터 데이터 신호(D)를 입력받고, 상기 데이터 신호(D)에 따른 전압을 기준전압(Vref)에 대해 차동 증폭하여 출력한다. 상기 출력된 신호는 내부 회로(213)를 거쳐 출력버퍼(212)를 통해 외부로 출력되어진다.
상기 출력버퍼(212)는 상호 교대로 턴온 동작하는 PMOS 트랜지스터(MP0) 및 NMOS 트랜지스터(MN0)를 구비할 수 있다. 상기 PMOS 트랜지스터(MP0) 및 NMOS 트랜지스터(MN0)의 일전극은 서로 연결되며, 상기 연결되는 지점은 DRAM0(210)의 출력단(Q)이 된다.
상기 PMOS 트랜지스터(MP0)의 타전극은 높은 전위의 전압(VDDQ)에 연결되며, 상기 NMOS 트랜지스터(MN0)의 타전극은 낮은 전위의 전압(GND)에 연결된다. 또한, 상기 PMOS 트랜지스터(MP0) 및 NMOS 트랜지스터(MN0)가 연결되는 지점을 통하여, 상기 DRAM1(220)로 데이터 신호를 출력한다.
전송되는 데이터 신호가 로우 레벨(low level)의 값을 갖는 경우에는, 상기 출력버퍼(212)의 PMOS 트랜지스터(MP0)가 턴온 되어진다. 이에 따라 출력단(Q)을 통해 소싱(sourcing) 전류를 공급함으로써, 상기 출력단(Q)의 외부에 형성되는 부하 커패시터를 충전한다.
반대로 상기 데이터 신호가 하이 레벨(high level)의 값을 갖는 경우에는, 상기 출력버퍼(212)의 NMOS 트랜지스터(MN0)가 턴온 되어진다. 이 경우에는 출력단(Q)을 통해 부하 커패시터에 충전된 싱킹(sinking) 전류를 방전시키게 된다.
상기 PMOS 트랜지스터(MP0) 또는 NMOS 트랜지스터(MN0)가 턴온 되어지는 경우 고유의 턴온 저항값을 갖는데, 상기 턴온 저항값의 크기에 따라 전송되어지는 데이터 신호의 전류값의 크기를 조절할 수 있다. 또한, 상기 데이터 신호를 입력받는 DRAM1(220)의 입력버퍼(221)에 연결되는 터미네이션 저항(Rt1)값의 크기에 의해 상기 데이터 신호의 전류값의 크기를 조절할 수 있다. PMOS 트랜지스터(MP0)가 턴온되는 경우 상기 데이터 신호의 전류값
Figure 112005029815598-pat00001
의 크기는 다음의 수학식과 같다.
Figure 112005029815598-pat00002
상기 수학식 1에 따라, DRAM0(210)의 출력버퍼(212)의 턴온 저항값(
Figure 112005029815598-pat00003
) 및 DRAM1(220)의 입력버퍼(221)의 터미네이션 저항(Rt1)값의 크기를 설정하여, 상기 데이터 신호의 전류값(
Figure 112005029815598-pat00004
)의 크기를 조절한다. 이에 따라 상대적으로 짧은 전송 경로를 통해 데이터 신호를 출력하는 경우에 상기 전류값(
Figure 112005029815598-pat00005
)의 크기를 작게 하여 불필요한 전력 소모에 따른 문제점을 개선할 수 있게 된다.
도 6은 하나 이상의 트랜지스터 소자를 구비하는 출력버퍼를 나타내는 회로도이다. 특히 상술하였던 DRAM0(210)의 출력버퍼(212)를 상세히 나타낸 것으로서, 상기 출력버퍼(212)의 PMOS트랜지스터(MP0)는 병렬로 연결된 복수 개의 PMOS트랜지스터들(MP0a,MP0b,MP0c)을 등가적으로 나타낸 것이며, 상기 NMOS 트랜지스터(MN0)는 병렬로 연결된 복수 개의 NMOS트랜지스터들(MN0a,MN0b,MN0c)을 등가적으로 나타 낸 것이다. 그러나, 본 발명에 적용되어질 수 있는 출력버퍼가 반드시 도 6에 도시된 바에 국한되는 것은 아니다.
한편, 상기 복수 개의 PMOS트랜지스터들(MP0a,MP0b,MP0c)의 각각에는 PMOS트랜지스터들로 이루어진 제어 트랜지스터들(MPa,MPb,MPc)이 직렬로 연결되어 있다. 마찬가지로, 상기 복수 개의 NMOS트랜지스터들(MN0a,MN0b,MN0c)의 각각에는 NMOS트랜지스터들로 이루어진 제어 트랜지스터들(MNa,MNb,MNc)이 직렬로 연결되어 있다.
상기 PMOS트랜지스터들(MP0a,MP0b,MP0c)과 각각 직렬로 연결된 제어 트랜지스터들(MPa,MPb,MPc)의 제어전극으로 각각 제어신호들(CTR0,CTR1,CTR2)이 인가되며, 상기 NMOS트랜지스터들(MN0a,MN0b,MN0c)과 각각 직렬로 연결된 제어 트랜지스터들(MNa,MNb,MNc)의 제어전극으로 각각 상기 제어신호들의 반전된 신호(
Figure 112005029815598-pat00006
,
Figure 112005029815598-pat00007
,
Figure 112005029815598-pat00008
)가 인가된다. 각 트랜지스터 소자는 고유한 턴온 저항값을 가지며, 상기 제어신호(CTR0,CTR1,CTR2)에 따라 턴온되어지는 소정의 트랜지스터 소자들의 개수를 조절함으로써, 전체 턴온 저항값의 크기를 원하는 값으로 설정할 수 있다.
한편, 터미네이션 저항(미도시) 또한 하나 이상의 트랜지스터 소자로 이루어지도록 할 수 있으며, 이에 따라 상술한 바와 같은 방법으로 상기 터미네이션 저항값의 크기를 원하는 값으로 설정할 수 있다.
상기 턴온 동작되는 트랜지스터 소자들의 개수를 조절함으로써 전체 턴온 저항값을 설정하기 위하여 모드 레지스터 세트(MRS, Mode register set)를 이용하는 것이 바람직하다.
반도체 메모리 장치에서 사용되는 상기 MRS(Mode register set)는, 메모리 장치의 다양한 동작모드를 제어하기 위한 데이터를 프로그래밍 하여 저장하는 장치로서, 상기 다양한 동작모드를 셋팅하여 저장하는 장소가 모드 레지스터(Mode register)이며, 이러한 일련의 모드 레지스터의 집합을 MRS(Mode register set)라고 한다. 따라서, 상기 MRS(Mode register set)에는 메모리 장치의 모드를 나타내는 일련의 코드들이 셋팅되며, 이러한 코드들을 MRS 코드(Mode register set code)라 한다.
메모리 모듈이 시스템 상의 슬롯에 장착되어 반도체 메모리 장치의 상대적인 위치가 정해지면, 각 반도체 메모리 장치간에 있어서 데이터 신호의 전송 경로의 길이가 확정되어진다. 데이터 신호의 전송 경로의 길이에 따라 상기 MRS(Mode register set)는, 트랜지스터 소자들(MPa,MPb,MPc) 중 소정의 트랜지스터들이 턴온 되도록 하는 데이터를 프로그래밍 하여 저장한다. 셋팅된 MRS 코드에 따라 상기 트랜지스터 소자들(MPa,MPb,MPc)로 제어신호(CTR0,CTR1,CTR2)를 인가함으로써, 출력버퍼의 턴온 저항값을 설정할 수 있다. 터미네이션 저항(미도시) 또한 모드 레지스터 세트를 이용하여 상술한 바와 같은 방법에 의하여 그 크기를 설정할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
상기한 바와 같은 본 발명에 따르면, 데이터 신호를 전송하는 반도체 메모리 장치간의 전송 경로의 길이에 따라, 전송되는 데이터 신호의 에너지를 각각 다른 크기를 갖도록 하여, 고주파수에서 안정적으로 동작함으로써 동작속도의 한계를 극복하며, 데이터 전송시 발생하는 전력 소모를 최소화 할 수 있는 효과가 있다.

Claims (15)

  1. 복수 개의 반도체 메모리 장치들을 포함하는 하나 이상의 메모리 모듈; 및
    상기 반도체 메모리 장치들을 제어하는 메모리 콘트롤러를 구비하며,
    상기 반도체 메모리 장치들은
    각각 입력버퍼 및 출력버퍼를 구비하고, 데이터 신호를 입출력함에 있어서 인접한 반도체 메모리 장치들을 통해 상기 데이터 신호를 전송하는 포인트 투 포인트(point to point) 방식으로 연결되며,
    상기 반도체 메모리 장치들 각각의 출력버퍼는,
    인접한 반도체 메모리 장치로 데이터 신호를 출력하는 경우 상기 데이터 신호 전송 경로의 길이에 따라 상기 데이터 신호의 전류 값이 조정 되도록, 턴온 저항값이 다르게 설정되는 것을 특징으로 하는 반도체 메모리 시스템.
  2. 제 1항에 있어서, 상기 출력버퍼는,
    상기 인접한 반도체 메모리 장치로 데이터 신호를 출력함에 있어서, 상기 데이터 신호의 전송 경로의 길이가 긴 경우 작은 턴온 저항값을 가지며, 데이터 신호의 전송 경로의 길이가 짧은 경우 큰 턴온 저항값을 갖는 것을 특징으로 하는 반도체 메모리 시스템.
  3. 제 1항에 있어서, 상기 출력버퍼는,
    서로 연결되는 복수 개의 트랜지스터 소자들을 구비하며,
    상기 출력버퍼의 턴온 저항값이 다르게 설정되도록, 상기 데이터 신호의 전 송 경로의 길이에 따라 상기 복수 개의 트랜지스터 소자들로 인가되는 제어신호가 다르게 설정되는 것을 특징으로 하는 반도체 메모리 시스템.
  4. 제 3항에 있어서, 상기 출력버퍼는,
    모드 레지스터 세트(Mode Register Set)에 의하여 상기 복수 개의 트랜지스터 소자들이 제어되는 것을 특징으로 하는 반도체 메모리 시스템.
  5. 복수 개의 반도체 메모리 장치들을 포함하는 하나 이상의 메모리 모듈; 및
    상기 반도체 메모리 장치들을 제어하는 메모리 콘트롤러를 구비하며,
    상기 반도체 메모리 장치들은
    각각 입력버퍼 및 출력버퍼를 구비하고, 상기 입력버퍼 각각에 터미네이션(termination) 저항이 연결되며, 데이터 신호를 입출력함에 있어서 인접한 반도체 메모리 장치들을 통해 상기 데이터 신호를 전송하는 포인트 투 포인트(point to point) 방식으로 연결되고,
    상기 반도체 메모리 장치들 각각의 터미네이션 저항은,
    인접한 반도체 메모리 장치로부터 데이터 신호를 입력받는 경우 상기 데이터 신호의 전송 경로의 길이에 따라 상기 데이터 신호의 전류 값이 조정되도록, 저항값이 다르게 설정되는 것을 특징으로 하는 반도체 메모리 시스템.
  6. 제 5항에 있어서, 상기 터미네이션 저항은,
    인접한 반도체 메모리 장치로부터 데이터 신호를 입력받음에 있어서, 데이터 신호의 전송 경로의 길이가 긴 경우 작은 저항값을 가지며, 데이터 신호의 전송 경 로의 길이가 짧은 경우 큰 저항값을 갖는 것을 특징으로 하는 반도체 메모리 시스템.
  7. 제 5항에 있어서, 상기 터미네이션 저항은,
    서로 연결되는 복수 개의 트랜지스터 소자들을 각각 구비하며,
    상기 터미네이션 저항의 저항값이 다르게 설정되도록, 상기 데이터 신호의 전송 경로의 길이에 따라 상기 복수 개의 트랜지스터 소자들로 인가되는 제어신호가 다르게 설정되는 것을 특징으로 하는 반도체 메모리 시스템.
  8. 제 7항에 있어서, 상기 터미네이션 저항은,
    모드 레지스터 세트(Mode Register Set)에 의하여 상기 복수 개의 트랜지스터 소자들이 제어되는 것을 특징으로 하는 반도체 메모리 시스템.
  9. 복수 개의 반도체 메모리 장치들을 포함하는 하나 이상의 메모리 모듈; 및
    상기 반도체 메모리 장치들을 제어하는 메모리 콘트롤러를 구비하며,
    상기 반도체 메모리 장치들은
    각각 입력버퍼 및 출력버퍼를 구비하고, 상기 입력버퍼 각각에 터미네이션(termination) 저항이 연결되며, 데이터 신호를 입출력함에 있어서 인접한 반도체 메모리 장치들을 통해 상기 데이터 신호를 전송하는 포인트 투 포인트(point to point) 방식으로 연결되고,
    상기 반도체 메모리 장치들 각각의 출력버퍼는,
    인접한 반도체 메모리 장치로 데이터 신호를 출력하는 경우 상기 데이터 신호의 전송 경로의 길이에 따라 상기 데이터 신호의 전류 값이 조정되도록, 턴온 저항값이 다르게 설정되며,
    상기 반도체 메모리 장치들 각각의 터미네이션 저항은,
    인접한 반도체 메모리 장치로부터 데이터 신호를 입력받는 경우 상기 데이터 신호의 전송 경로의 길이에 따라 상기 데이터 신호의 전류 값이 조정되도록, 저항값이 다르게 설정되는 것을 특징으로 하는 반도체 메모리 시스템.
  10. 제 9항에 있어서, 상기 출력버퍼는,
    상기 인접한 반도체 메모리 장치로 데이터 신호를 출력함에 있어서, 상기 데이터 신호의 전송 경로의 길이가 긴 경우 작은 턴온 저항값을 가지며, 데이터 신호의 전송 경로의 길이가 짧은 경우 큰 턴온 저항값을 갖는 것을 특징으로 하는 반도체 메모리 시스템.
  11. 제 9항에 있어서, 상기 출력버퍼는,
    서로 연결되는 복수 개의 트랜지스터 소자들을 구비하며,
    상기 출력버퍼의 턴온 저항값이 다르게 설정되도록, 상기 데이터 신호의 전송 경로의 길이에 따라 상기 복수 개의 트랜지스터 소자들로 인가되는 제어신호가 다르게 설정되는 것을 특징으로 하는 반도체 메모리 시스템.
  12. 제 11항에 있어서, 상기 출력버퍼는,
    모드 레지스터 세트(Mode Register Set)에 의하여 상기 복수 개의 트랜지스 터 소자들이 제어되는 것을 특징으로 하는 반도체 메모리 시스템.
  13. 제 9항에 있어서, 상기 터미네이션 저항은,
    인접한 반도체 메모리 장치로부터 데이터 신호를 입력받음에 있어서, 데이터 신호의 전송 경로의 길이가 긴 경우 작은 저항값을 가지며, 데이터 신호의 전송 경로의 길이가 짧은 경우 큰 저항값을 갖는 것을 특징으로 하는 반도체 메모리 시스템.
  14. 제 9항에 있어서, 상기 터미네이션 저항은,
    서로 연결되는 복수 개의 트랜지스터 소자들을 각각 구비하며,
    상기 터미네이션 저항의 저항값이 다르게 설정되도록, 상기 데이터 신호의 전송 경로의 길이에 따라 상기 복수 개의 트랜지스터 소자들로 인가되는 제어신호가 다르게 설정되는 것을 특징으로 하는 반도체 메모리 시스템.
  15. 제 14항에 있어서, 상기 터미네이션 저항들은,
    모드 레지스터 세트(Mode Register Set)에 의하여 상기 복수 개의 트랜지스터 소자들이 제어되는 것을 특징으로 하는 반도체 메모리 시스템.
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