KR100457746B1

KR100457746B1 - 출력 버퍼

Info

Publication number: KR100457746B1
Application number: KR1019970081322A
Authority: KR
Inventors: 김정필; 김용기
Original assignee: 주식회사 하이닉스반도체
Priority date: 1997-12-31
Filing date: 1997-12-31
Publication date: 2005-01-17
Also published as: KR19990061068A

Abstract

본 발명은 항상 정전류를 공급함으로써 로우 데이터의 출력지연 및 데이터 상실을 방지하도록 된 출력 버퍼를 제공하기 위한 것이다.

이를 위해 본 발명은, 외부로부터의 데이터 출력 인에이블신호에 따라 데이터를 입력하는 데이터 입력수단과, 출력전원에서 만들어진 일정전위의 기준전위를 기초로 하여 상기 데이터입력수단으로부터의 신호에 대한 출력구동용 정전류를 제공하는 신호전달수단 및, 상기 신호전달수단을 통해 전달된 데이터를 출력시키는 출력구동수단을 구비함으로써, 신호전달소자의 기준전위가 불안해져 발생되는 로우 데이터의 출력지연 및 데이터 상실을 방지한다.

Description

출력 버퍼

본 발명은 반도체 메모리 장치에 채용되는 출력 버퍼에 관한 것으로, 보다 상세하게는 항상 정전류를 공급받아 동작하도록 된 출력 버퍼에 관한 것이다.

반도체 메모리 장치는 장방형의 이차원 행렬 형식을 갖는 메모리 셀 어레이와, 그 셀 어레이중에서 임의의 셀들에게 데이터를 쓰는 동작 및 읽는 동작을 담당하는 로직들과 제어신호를 입력하는 외부 제어신호단자와, 이차원 메모리 셀 배열에 접근하기 위한 방향을 지시하는 어드레스 및, 임의의 메모리 셀에 읽고 쓸 데이터를 입출력시키는 데이터 단자로 구성된다.

이러한 반도체 메모리 장치에서 CMOS 로직을 채용한 반도체 메모리 소자는 높은 전압에서 빠르게 동작하고 낮은 전압에서 느리게 동작한다.

이와 같은 현상은 높은 전압에서 보다 더 많은 전류를 구동함으로 보다 빠른 시간에 부하를 압도함으로써 전체적인 로직의 진행속도를 높이게 된다.

그러나, 전압에 비례하여 증가하는 전류는 인덕턴스형 노이즈를 유발시키는데, 그 유발된 노이즈는 특히 순간 전류를 많이 사용하는 반도체 메모리 장치에서 일반적으로 발생되는 잡음으로서, 반도체 메모리 장치의 경우 센스 앰프의 동작 및 데이터 출력 버퍼의 동작에서 이와 같은 노이즈가 발생된다.

그에 따라 어떠한 경우에도 일정한 전류를 보장하여 인덕턴스형 노이즈를 감쇄시키는 기술이 시도되고 있다.

도 1은 종래 독립 전원을 사용하는 출력 버퍼를 채용한 반도체 메모리 장치의 예를 나타낸 도면으로서, 출력 버퍼(20∼27)는 내부 데이터 버스(15)를 통해 입력된 메모리 & 로직부(10)로부터의 신호에 의해 데이터(DO0∼DO7)를 출력한다.

여기서, 상기 메모리 & 로직부(10)는 일반적인 전원전압(Vdd)을 이용하여 구동되고, 상기 출력 버퍼(20∼27)는 전원전압(Vdd)보다 작거나 같은 출력전압(Vddq)을 이용하여 구동된다.

여기서, 상기 출력 버퍼(20∼27)에는 균일한 전류를 획득하기 위한 신호전달소자용 바이어스 전원을 발생시키는 기준전압 발생기가 채용되는데, 일반적으로 그 기준전압 발생기는 도 2에 도시된 바와 같이 구성된다.

즉, 그 기준전압 발생기는 접지전위와 대비하여 일정한 차이를 갖는 기준전위를 발생시키는 기준전위 발생부(30)와, 이 기준전위 발생부(30)로부터의 신호(vr)에 의해 접지전압과 항상 일정한 전위차를 유지하는 기준전위(vref_n) 및 전원전압(Vdd)과 항상 일정한 전위차를 유지하는 기준전위(vref_p)를 생성하는 기준전위 유지부(35)로 구성된다.

그 기준전위 발생부(30)는 전원전압(Vdd)과 접지단 사이에 상호 직렬로 접속된 복수의 저항(R1, R2) 및 다이오드 접속된 NMOS 트랜지스터(N1)로 구성되고, 그 복수의 저항(R1, R2) 사이를 출력단(vr)으로 한다.

상기 저항(R1)은 전류원 소자이고, 상기 저항(R2)은 문턱전압이상의 필요전위를 얻어내는 조정기이며, 상기 NMOS 트랜지스터(N1)는 문턱전압 이상의 전위를 허용하지 않는다.

그리고, 상기 기준전위 유지부(35)는 전원전압(Vdd)과 접지단 사이에 상호 직렬로 접속되고 접속된 노드를 출력단으로 하는 복수의 PMOS 트랜지스터(P1, P2) 및, 전원전압(Vdd)과 접지단 사이에 상호 직렬로 접속되고 접속된 노드를 출력단으로 하는 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N2)로 구성된다.

동 도면에서, vref_n은 접지전압과 대비하여 항상 일정한 전위(xv)를 나타내도록 상기 PMOS 트랜지스터(P2)의 사이즈를 결정하고, vref_p는 전원전압(Vdd)과 대비하여 항상 일정한 전위(xv)를 나타내도록 상기 PMOS 트랜지스터(P3)의 사이즈를 결정한다.

이와 같이 복수개의 전원(Vdd, Vddq)을 사용하는 반도체 메모리 장치의 경우, 시스템 설계자는 데이터 버스의 상태에 따라 원하는 전원으로 반도체 메모리 장치를 운용할 수 있고, 많은 소비전력을 갖는 데이터 버스의 구동을 낮은 전원을 이용함으로써 소비전력을 낮출 수 있으며, 동작중 발생되는 잡음을 감소시킬 수 있다. 또한, 반도체 메모리 칩을 초기에 전원인가하는 과정에서 발생할지도 모를 데이터 버스의 전원충돌을 방지할 수 있다.

그러나, 일반적인 전원(Vdd)에서 만들어진 기준전위가 일반전원(Vdd)과 다른 어떤 출력전원으로 동작하는 출력 버퍼의 신호전달소자에 채용될 경우 다음과 같은 문제점이 발생된다.

즉 도 2에 도시된 종래의 기준전압 발생기에서 만들어진 두개의 기준전위는 "vref_p = Vdd-xv", "vref_n = xv-Vss"로서, vref_n은 아무런 문제가 없겠으나, vref_p는 드라이버의 게이트에 인가되는 전위가 되므로 드라이버의 소오스 전원은 Vddq일 것이기 때문에 결국 "Vgs = Vdd-xv-Vddq"가 된다.

만일, "Vdd = Vddq"이면 "Vgs = -xv"이므로 이상적인 정전류 효과를 보일 것이지만, Vdd가 Vddq보다 클 경우에는 Vgs값은 절대값 기준하여 점점 낮아져 저전압 영역에서는 결국 흐르지 않게 된다.

이와 같은 현상은 로우 데이터의 현저한 지연으로 나타나 저전압 영역에서 데이터 출력속도를 만족시키지 못하는 결과를 초래한다.

따라서 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 항상 정전류를 공급함으로써 로우 데이터의 출력지연 및 데이터 상실을 방지하도록 된 출력 버퍼를 제공함에 그 목적이 있다.

상기한 목적을 달성하기 위해 본 발명에 따른 출력 버퍼는, 외부로부터의 데이터 출력 인에이블신호에 따라 데이터를 입력하는 데이터 입력수단과, 출력전원에서 만들어진 일정전위의 기준전위를 기초로 하여 상기 데이터입력수단으로부터의 신호에 대한 출력구동용 정전류를 제공하는 신호전달수단 및, 이 신호전달수단을 통해 전달된 데이터를 출력시키는 출력구동수단을 구비한 것을 특징으로 한다.

도 1은 일반적인 복수의 전원전압을 이용하는 반도체 메모리 장치의 구성을 설명하는 도면,

도 2는 도 1에 도시된 출력 버퍼에서 신호전달소자의 바이어스 전원으로 사용되는 기준전압을 발생시키는 기준전압 발생기의 내부회로도,

도 3은 본 발명의 실시예에 따른 출력 버퍼의 구성을 나타낸 회로도,

도 4는 도 3에 도시된 출력 버퍼에서 기준전압을 발생시키기 위해 채용된 기준전압발생기의 일예를 나타낸 회로도이다.

< 도면의 주요부분에 대한 부호의 설명 >

10 : 메모리 & 로직부 15 : 내부 데이터 버스

20∼27 : 출력 버퍼 30 : 기준전위 발생부

35 : 기준전위 유지부 40 : 레지스터부

45 : 스위치부 50 : 신호구분부

55 : 신호전달부 60 : 출력구동부

이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.

도 3은 본 발명의 실시예에 따른 출력 버퍼의 구성을 나타낸 회로도로서, 레지스터부(40)는 입력되는 데이터(do)를 임시저장하게 되는데, 출력될 데이터가 하이레벨의 데이터인지 아니면 로우 레벨의 데이터인지를 구분하는 역할을 한다. 그 레지스터부(40)는 일반적인 전원전압(Vdd)에 의해 구동되는 복수개의 인버터(IV1, IV2, IV3)로 구성된다.

스위치부(45)는 데이터 출력 인에이블신호(doe)의 상태에 따라 상기 레지스터부(40)에 임시로 저장된 데이터의 출력을 결정하게 되는데, 그 스위치부(45)는 입력되는 데이터 출력 인에이블신호(doe)와 상기 인버터(IV1)의 출력신호를 낸드(NAND)처리하는 낸드 게이트(L1) 및, 상기 데이터 출력 인에이블신호(doe)와 상기 인버터(IV3)의 출력신호를 낸드처리하는 낸드 게이트(L2)로 구성된다.

여기서, 상기 데이터 출력 인에이블신호(doe)는 데이터 출력의 여부와 시간을 결정하는 신호로서 라스(RAS)신호와 카스(CAS)신호의 조합에 의해 구현된다.

신호구분부(50)는 상기 스위치부(45)에서 출력되는 데이터를 입력받아 출력데이터의 신호 결정을 구분하는데, 그 신호구분부(50)는 상기 낸드 게이트(L1)의 출력단에 접속된 인버터(IV4)와, 상기 낸드 게이트(L2)의 출력단에 접속된 인버터(IV5)와, 상기 인버터(IV4, IV5)의 출력단에 일대일 접속되면서 서로 반대의 로직을 갖도록 래치구조를 이루는 낸드 게이트(L3, L4)로 구성된다.

본 발명의 실시예에서는, 상기 레지스터부(40)와 스위치부(45) 및 신호구분부(50)를 데이터 입력수단으로 통칭한다.

신호전달부(55)는 상기 신호구분부(50)에서 출력되는 신호에 대한 출력구동용 정전류를 제공하는데, 그 신호전달부(55)는 풀업용 신호전달소자와 풀다운용 신호전달소자로 이루어져서 출력구동부(60)를 구성하는 풀업 구동소자(P7) 및 풀다운 구동소자(N6)를 일정한 속도로 액티브시킨다.

상기 풀업용 신호전달소자는 상기 낸드 게이트(L3)의 출력단에 접속된 인버터(IV6)와, 그 인버터(IV6)의 출력단에 게이트가 상호 접속되고 출력전원(Vddq)과 접지단 사이에 상호 직렬로 연결된 PMOS 트랜지스터(P4)와 NMOS 트랜지스터(N3) 및, 그 NMOS 트랜지스터(N3)와 접지단 사이에 설치되어 해당 버퍼의 출력전원(Vddq)을 사용하여 생성시킨 기준전위(vref_n)에 의해 온/오프 스위칭제어되는 NMOS 트랜지스터(N4)로 구성된다.

상기 풀다운용 신호전달소자는 소오스가 출력전원(Vddq)에 접속되고 해당 버퍼의 출력전원(Vddq)을 사용하여 생성시킨 기준전위(vref_p)에 의해 온/오프 스위칭제어되는 PMOS 트랜지스터(P5)와, 상기 PMOS 트랜지스터(P5)와 접지단 사이에 상호 직렬로 접속되고 상호간의 게이트가 상기 낸드 게이트(L4)의 출력단에 접속된 PMOS 트랜지스터(P6)와 NMOS 트랜지스터(N5)로 구성된다.

여기서, 상기 풀업용 신호전달소자 및 풀다운용 신호전달소자에 바이어스되는 기준전위(vref_n, vref_p)는 신호전달소자의 동작속도를 일정하게 만들기 위하여 구동전위에 관계없이 항상 일정한 전류를 만들어 준다.

출력구동부(60)는 상기 신호전달부(55)를 통해 전달되는 데이터를 출력시키는데, 상기 신호전달부(55)내의 PMOS 트랜지스터(P4)와 NMOS 트랜지스터(N3) 사이에 게이트가 접속되고 소오스는 해당 버퍼의 출력전원(Vddq)에 접속된 풀업 구동소자로서의 PMOS 트랜지스터(P7)와, 상기 PMOS 트랜지스터(P7)의 드레인과 접지단 사이에 설치되고 게이트가 상기 신호전달부(55)내의 PMOS 트랜지스터(P6)와 NMOS 트랜지스터(N5) 사이의 노드에 접속된 풀다운 구동소자로서의 NMOS 트랜지스터(N6)로 구성된다.

도 4는 도 3에 도시된 출력 버퍼에서 기준전압을 발생시키기 위해 채용된 기준전압발생기의 일예를 나타낸 회로도로서, 도 2에서 설명한 바와 같은 기준전위 발생부(30)와 기준전위 유지부(35)로 구성된다.

동 도면이 도 2와 차이나는 점은 기준전위(vref_n, vref_p)를 만들기 위해 해당 버퍼의 출력전원인 "Vddq"를 사용한다는 점과 기준전위(vref_p)의 산출전위가 "Vddq-dV"라는 점이다. 여기서, 상기 "Vddq"는 "Vdd"보다 작거나 같은 전원이다.

이어, 상기와 같이 구성된 본 발명의 실시예에 따른 출력 버퍼의 동작에 대해 설명하면 다음과 같다.

일단, 레지스터부(40)에 "하이(H)"레벨의 데이터(do)가 입력되면 그 레지스터부(40)에서 임시저장된 후 스위치부(45)로 전송되고, 그 스위치부(45)의 낸드 게이트(L1, L2)에 데이터 출력 인에이블신호(doe)가 "하이"레벨의 상태로 입력되면 상기 낸드 게이트(L1)에서는 "하이"레벨의 신호를, 상기 낸드 게이트(L2)에서는 "로우(L)"레벨의 신호를 각각 신호구분부(50)로 인가한다.

그에 따라 인버터(IV4)에 의해 "로우"레벨로 반전된 신호는 래치 구조의 낸드 게이트(L3)의 일입력단으로 입력되고, 인버터(IV5)에 의해 "하이"레벨로 반전된 신호는 낸드 게이트(L4)의 일입력단으로 입력되므로, 그 낸드 게이트(L3)에서는 "하이"레벨의 신호를, 그 낸드 게이트(L4)에서는 "로우"레벨의 신호를 신호전달부(55)로 전송한다.

이어, 그 신호전달부(55)에서의 풀업용 신호전달소자중에서 PMOS 트랜지스터(P4)가 턴온되고 NMOS 트랜지스터(N3)는 턴오프되고, 풀다운용 신호전달소자중에서 PMOS 트랜지스터(P5, P6)만이 턴온되므로, 출력구동부(60)내의 NMOS 트랜지스터(N6)만이 턴온되어 로우 데이터가 출력된다.

여기서, 상기 풀다운용 신호전달소자의 PMOS 트랜지스터(P5)의 게이트에 인가되는 기준전위(vref_p)는 "Vddq-xv"이므로, 그 풀다운용 신호전달소자의 전류 공급원은 "Vddq-xv-Vddq"가 되고 그로 인해 항상 "xv"값을 인가전위로 갖게 되어 정전류를 만든다.

따라서, 신호전달소자의 전달속도는 구동전위의 불안한 변화에 관계없이 일정한 속도를 갖게 된다.

이상 설명한 바와 같은 본 발명에 의하면, 신호전달소자의 드라이버는 항상 정전류를 공급할 수 있으므로 신호전달소자의 기준전위가 불안해져 발생되는 로우 데이터의 출력지연 및 데이터 상실을 방지한다.

그리고, 본 발명의 효과는 일반 구동전원 및 출력 구동전원이 저전압 상태로 낮아지는 상황에서 그 효과가 두드러진다. 즉, Vddq와 Vdd 사이의 전위차가 커지면 커질수록 데이터의 출력은 위험해지는데, 본 발명의 실시예에 따르면 그 기준전위를 안정화시켜 주므로 이를 해소시켜 준다.

한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라, 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다.

Claims

외부로부터의 데이터 출력 인에이블신호에 따라 데이터를 입력하는 데이터 입력수단과,

출력전원에서 만들어진 일정전위의 기준전위를 기초로 하여 상기 데이터입력수단으로부터의 신호에 대한 출력구동용 정전류를 제공하는 신호전달수단 및,

상기 신호전달수단을 통해 전달된 데이터를 출력시키는 출력구동수단을 구비한 것을 특징으로 하는 출력 버퍼.
제 1항에 있어서, 상기 출력전원은 전원전압(Vdd)보다 작거나 같은 전원인 것을 특징으로 하는 출력 버퍼.
제 1항에 있어서, 상기 신호전달수단은 상기 출력구동수단내의 풀업소자를 제어하는 풀업제어부와, 상기 출력구동수단내의 풀다운소자를 제어하는 풀다운제어부로 구성되고, 상기 풀업제어부의 접지측 드라이버에는 접지전원과 대비하여 일정전위를 유지하는 기준전위가 인가되고, 상기 풀다운제어부의 전원전압측 드라이에는 상기 출력전원과 대비하여 일정전위를 유지하는 기준전위가 인가되는 것을 특징으로 하는 출력 버퍼.