JPH0575028A - 半導体集積回路及び製造方法 - Google Patents
半導体集積回路及び製造方法Info
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- JPH0575028A JPH0575028A JP3230438A JP23043891A JPH0575028A JP H0575028 A JPH0575028 A JP H0575028A JP 3230438 A JP3230438 A JP 3230438A JP 23043891 A JP23043891 A JP 23043891A JP H0575028 A JPH0575028 A JP H0575028A
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Abstract
(57)【要約】
【目的】 本発明は半導体集積回路及びその製造方法に
係り、高い電源電圧を印加した時でも高速性を確保でき
る半導体集積回路及び製造方法を提供することを目的と
する。 【構成】 入力電圧ＩＮ１、ＩＮ２及び基準電圧Ｖｒｅ
ｆを差動増幅する電流切換回路１と、前記基準電圧Ｖｒ
ｅｆを生成する基準電圧発生回路３と、前記電流切換回
路１の差動出力を電力増幅する出力バッファ回路５とを
有して構成し、前記電流切換回路１内の定電流電源用ト
ランジスタＱ１、及び基準電圧発生回路３内のトランジ
スタＱ１及びＱ２のコレクタ−エミッタ間耐圧を、他の
トランジスタのコレクタ−エミッタ間耐圧よりも高くす
る。
係り、高い電源電圧を印加した時でも高速性を確保でき
る半導体集積回路及び製造方法を提供することを目的と
する。 【構成】 入力電圧ＩＮ１、ＩＮ２及び基準電圧Ｖｒｅ
ｆを差動増幅する電流切換回路１と、前記基準電圧Ｖｒ
ｅｆを生成する基準電圧発生回路３と、前記電流切換回
路１の差動出力を電力増幅する出力バッファ回路５とを
有して構成し、前記電流切換回路１内の定電流電源用ト
ランジスタＱ１、及び基準電圧発生回路３内のトランジ
スタＱ１及びＱ２のコレクタ−エミッタ間耐圧を、他の
トランジスタのコレクタ−エミッタ間耐圧よりも高くす
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路及びその
製造方法に係り、特に高電源電圧印加時にも高速動作の
可能なＥＣＬ型及びＣＭＬ型の半導体集積回路及びその
製造方法に関する。
製造方法に係り、特に高電源電圧印加時にも高速動作の
可能なＥＣＬ型及びＣＭＬ型の半導体集積回路及びその
製造方法に関する。
【０００２】
【従来の技術】ＥＣＬ型及びＣＭＬ型の半導体集積回路
では、その回路の性質から、特定のトランジスタのコレ
クタ−エミッタ間に大きな電圧が印加される。このた
め、トランジスタのコレクタ−エミッタ耐圧（ＣＥ耐
圧）をその電圧に合わせて高くしておく必要がある。
では、その回路の性質から、特定のトランジスタのコレ
クタ−エミッタ間に大きな電圧が印加される。このた
め、トランジスタのコレクタ−エミッタ耐圧（ＣＥ耐
圧）をその電圧に合わせて高くしておく必要がある。
【０００３】ところで、トランジスタのＣＥ耐圧を高く
しようとすると、ベースを厚くする必要がでてくる。こ
の時、ベースを厚くすると、遮断周波数ｆTを高くする
ことが出来ない。つまり、回路の高速化の為には、トラ
ンジスタのＣＥ耐圧を高くすることが出来ないことにな
る。
しようとすると、ベースを厚くする必要がでてくる。こ
の時、ベースを厚くすると、遮断周波数ｆTを高くする
ことが出来ない。つまり、回路の高速化の為には、トラ
ンジスタのＣＥ耐圧を高くすることが出来ないことにな
る。
【０００４】このため、電源電圧を低くする等の手段が
採られてきたが、回路の安定動作のためには、余り低く
は出来ない。更に、使用状態等において誤って高い電源
電圧を印加した場合には、これらのトランジスタが破壊
されることがある。
採られてきたが、回路の安定動作のためには、余り低く
は出来ない。更に、使用状態等において誤って高い電源
電圧を印加した場合には、これらのトランジスタが破壊
されることがある。
【０００５】
【発明が解決しようとする課題】以上のように、従来の
ＥＣＬ型及びＣＭＬ型半導体集積回路では、トランジス
タのコレクタ−エミッタ耐圧と回路の高速化との間にト
レードオフが存在し、電源電圧を低くする方法において
も、回路が不安定となるという問題があった。
ＥＣＬ型及びＣＭＬ型半導体集積回路では、トランジス
タのコレクタ−エミッタ耐圧と回路の高速化との間にト
レードオフが存在し、電源電圧を低くする方法において
も、回路が不安定となるという問題があった。
【０００６】本発明は、上記問題点を解決するもので、
高い電源電圧を印加した時でも高速性を確保できるＥＣ
Ｌ型及びＣＭＬ型半導体集積回路及び製造方法を提供す
ることを目的とする。
高い電源電圧を印加した時でも高速性を確保できるＥＣ
Ｌ型及びＣＭＬ型半導体集積回路及び製造方法を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体集積回路は、入力電圧ＩＮ１、ＩＮ
２及び基準電圧Ｖｒｅｆを差動増幅する電流切換回路１
と、前記基準電圧Ｖｒｅｆを生成する基準電圧発生回路
３と、前記電流切換回路１の差動出力を電力増幅する出
力バッファ回路５とを有して構成し、その特徴は、前記
電流切換回路１内の定電流電源用トランジスタＱ１、及
び基準電圧発生回路３内のトランジスタＱ１及びＱ２の
コレクタ−エミッタ間耐圧を、他のトランジスタのコレ
クタ−エミッタ間耐圧よりも高くしたことである。
に、本発明の半導体集積回路は、入力電圧ＩＮ１、ＩＮ
２及び基準電圧Ｖｒｅｆを差動増幅する電流切換回路１
と、前記基準電圧Ｖｒｅｆを生成する基準電圧発生回路
３と、前記電流切換回路１の差動出力を電力増幅する出
力バッファ回路５とを有して構成し、その特徴は、前記
電流切換回路１内の定電流電源用トランジスタＱ１、及
び基準電圧発生回路３内のトランジスタＱ１及びＱ２の
コレクタ−エミッタ間耐圧を、他のトランジスタのコレ
クタ−エミッタ間耐圧よりも高くしたことである。
【０００８】また本発明の半導体集積回路の製造方法
は、次の４つの方法を含む。第１の製造方法の特徴は、
前記電流切換回路１内の定電流電源用トランジスタＱ
１、及び基準電圧発生回路３内のトランジスタＱ２及び
Ｑ３以外のトランジスタのコレクタ領域に、エピタキシ
ャル成長後にイオン・インプランテーションを行なうこ
とである。
は、次の４つの方法を含む。第１の製造方法の特徴は、
前記電流切換回路１内の定電流電源用トランジスタＱ
１、及び基準電圧発生回路３内のトランジスタＱ２及び
Ｑ３以外のトランジスタのコレクタ領域に、エピタキシ
ャル成長後にイオン・インプランテーションを行なうこ
とである。
【０００９】第２の製造方法の特徴は、前記電流切換回
路１内の定電流電源用トランジスタＱ１、及び基準電圧
発生回路３内のトランジスタＱ２及びＱ３の真性ベース
領域に、エネルギを高くした真性ベースイオン・インプ
ランテーションを行なうことである。
路１内の定電流電源用トランジスタＱ１、及び基準電圧
発生回路３内のトランジスタＱ２及びＱ３の真性ベース
領域に、エネルギを高くした真性ベースイオン・インプ
ランテーションを行なうことである。
【００１０】第３の製造方法の特徴は、前記電流切換回
路１内の定電流電源用トランジスタＱ１、及び基準電圧
発生回路３内のトランジスタＱ２及びＱ３の真性ベース
領域に、ドーズ量を高くした真性ベースイオン・インプ
ランテーションを行なうことである。
路１内の定電流電源用トランジスタＱ１、及び基準電圧
発生回路３内のトランジスタＱ２及びＱ３の真性ベース
領域に、ドーズ量を高くした真性ベースイオン・インプ
ランテーションを行なうことである。
【００１１】第４の製造方法の特徴は、前記電流切換回
路１内の定電流電源用トランジスタＱ１、及び基準電圧
発生回路３内のトランジスタＱ２及びＱ３以外のトラン
ジスタのコレクタ領域に、真性ベースイオン・インプラ
ンテーション後に、エピタキシャル層のイオン・インプ
ランテーションを行なうことである。
路１内の定電流電源用トランジスタＱ１、及び基準電圧
発生回路３内のトランジスタＱ２及びＱ３以外のトラン
ジスタのコレクタ領域に、真性ベースイオン・インプラ
ンテーション後に、エピタキシャル層のイオン・インプ
ランテーションを行なうことである。
【００１２】
【作用】本発明の半導体集積回路では、該回路内のスピ
ードに関与しない電流切換回路１内の定電流電源用トラ
ンジスタＱ１、及び基準電圧発生回路３内のトランジス
タＱ１及びＱ２のコレクタ−エミッタ間耐圧を、他のト
ランジスタのコレクタ−エミッタ間耐圧よりも高くして
いる。
ードに関与しない電流切換回路１内の定電流電源用トラ
ンジスタＱ１、及び基準電圧発生回路３内のトランジス
タＱ１及びＱ２のコレクタ−エミッタ間耐圧を、他のト
ランジスタのコレクタ−エミッタ間耐圧よりも高くして
いる。
【００１３】従って、高速性を確保したまま、高電源電
圧印加時でも使用が可能である。また、本発明の第１の
特徴の製造方法では、電流切換回路１内の定電流電源用
トランジスタＱ１、及び基準電圧発生回路３内のトラン
ジスタＱ２及びＱ３以外のトランジスタのコレクタ領域
に、エピタキシャル成長後にイオン・インプランテーシ
ョンを行ない、比抵抗を下げるようにしている。従っ
て、相対的に前記トランジスタＱ１〜Ｑ３のコレクタ−
エミッタ間耐圧が高くなる。
圧印加時でも使用が可能である。また、本発明の第１の
特徴の製造方法では、電流切換回路１内の定電流電源用
トランジスタＱ１、及び基準電圧発生回路３内のトラン
ジスタＱ２及びＱ３以外のトランジスタのコレクタ領域
に、エピタキシャル成長後にイオン・インプランテーシ
ョンを行ない、比抵抗を下げるようにしている。従っ
て、相対的に前記トランジスタＱ１〜Ｑ３のコレクタ−
エミッタ間耐圧が高くなる。
【００１４】第２の特徴の製造方法では、電流切換回路
１内の定電流電源用トランジスタＱ１、及び基準電圧発
生回路３内のトランジスタＱ２及びＱ３の真性ベース領
域に、エネルギを高くした真性ベースイオン・インプラ
ンテーションを行ない、真性ベースを厚くする。従っ
て、相対的に前記トランジスタＱ１〜Ｑ３のコレクタ−
エミッタ間耐圧が高くなる。
１内の定電流電源用トランジスタＱ１、及び基準電圧発
生回路３内のトランジスタＱ２及びＱ３の真性ベース領
域に、エネルギを高くした真性ベースイオン・インプラ
ンテーションを行ない、真性ベースを厚くする。従っ
て、相対的に前記トランジスタＱ１〜Ｑ３のコレクタ−
エミッタ間耐圧が高くなる。
【００１５】第３の特徴の製造方法では、電流切換回路
１内の定電流電源用トランジスタＱ１、及び基準電圧発
生回路３内のトランジスタＱ２及びＱ３の真性ベース領
域に、ドーズ量を高くした真性ベースイオン・インプラ
ンテーションを行ない、真性ベースの濃度を高くしてい
る。従って、相対的に前記トランジスタＱ１〜Ｑ３のコ
レクタ−エミッタ間耐圧が高くなる。
１内の定電流電源用トランジスタＱ１、及び基準電圧発
生回路３内のトランジスタＱ２及びＱ３の真性ベース領
域に、ドーズ量を高くした真性ベースイオン・インプラ
ンテーションを行ない、真性ベースの濃度を高くしてい
る。従って、相対的に前記トランジスタＱ１〜Ｑ３のコ
レクタ−エミッタ間耐圧が高くなる。
【００１６】第４の特徴の製造方法では、電流切換回路
１内の定電流電源用トランジスタＱ１、及び基準電圧発
生回路３内のトランジスタＱ２及びＱ３以外のトランジ
スタのコレクタ領域に、真性ベースイオン・インプラン
テーション後に、エピタキシャル層のイオン・インプラ
ンテーションを行ない、エピタキシャル層の比抵抗を下
げるようにしている。従って、相対的に前記トランジス
タＱ１〜Ｑ３のコレクタ−エミッタ間耐圧が高くなる。
１内の定電流電源用トランジスタＱ１、及び基準電圧発
生回路３内のトランジスタＱ２及びＱ３以外のトランジ
スタのコレクタ領域に、真性ベースイオン・インプラン
テーション後に、エピタキシャル層のイオン・インプラ
ンテーションを行ない、エピタキシャル層の比抵抗を下
げるようにしている。従って、相対的に前記トランジス
タＱ１〜Ｑ３のコレクタ−エミッタ間耐圧が高くなる。
【００１７】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。図１に本発明の一実施例に係るＥＣＬ型及び
ＣＭＬ型半導体集積回路の基本ゲート回路の回路図を示
す。
説明する。図１に本発明の一実施例に係るＥＣＬ型及び
ＣＭＬ型半導体集積回路の基本ゲート回路の回路図を示
す。
【００１８】本実施例のＥＣＬ型及びＣＭＬ型半導体集
積回路は、入力電圧ＩＮ１、ＩＮ２及び基準電圧Ｖｒｅ
ｆを差動増幅する電流切換回路１と、基準電圧Ｖｒｅｆ
を生成する基準電圧発生回路３と、電流切換回路１の差
動出力を電力増幅する出力バッファ回路５とから構成さ
れている。
積回路は、入力電圧ＩＮ１、ＩＮ２及び基準電圧Ｖｒｅ
ｆを差動増幅する電流切換回路１と、基準電圧Ｖｒｅｆ
を生成する基準電圧発生回路３と、電流切換回路１の差
動出力を電力増幅する出力バッファ回路５とから構成さ
れている。
【００１９】電流切換回路１では、入力電圧ＩＮ１及び
ＩＮ２のトランジスタＱ１０及びＱ４は、エミッタ結合
のゲートを構成し、一方トランジスタＱ５のベースには
基準電圧発生回路３によって一定の基準電圧Ｖｒｅｆが
供給されている。尚、負荷抵抗Ｒ１〜Ｒ３はトランジス
タＱ４、Ｑ５及びＱ１０が飽和しない値に選んである。
トランジスタＱ４及びＱ１０とＱ５は差動増幅器を構成
していて、例えば、トランジスタＱ４とＱ５に着目する
と、入力ＩＮ２の電圧がＶｒｅｆより高くなるとトラン
ジスタＱ４が導通し、抵抗Ｒ４を流れる電流はトランジ
スタＱ４のコレクタ電圧を下げ、トランジスタＱ５のコ
レクタ電圧を上げる。逆に、入力ＩＮ２の電圧がＶｒｅ
ｆより低くなるとトランジスタＱ４はカットオフし、抵
抗Ｒ４を流れる電流はトランジスタＱ５のコレクタ電圧
を下げ、トランジスタＱ４のコレクタ電圧を上げる。ト
ランジスタＱ５、Ｑ４のコレクタ電圧は、それぞれエミ
ッタフォロワＱ６、Ｑ７によって電力増幅され、出力Ｏ
Ｒ及びＮＯＲが得られる。
ＩＮ２のトランジスタＱ１０及びＱ４は、エミッタ結合
のゲートを構成し、一方トランジスタＱ５のベースには
基準電圧発生回路３によって一定の基準電圧Ｖｒｅｆが
供給されている。尚、負荷抵抗Ｒ１〜Ｒ３はトランジス
タＱ４、Ｑ５及びＱ１０が飽和しない値に選んである。
トランジスタＱ４及びＱ１０とＱ５は差動増幅器を構成
していて、例えば、トランジスタＱ４とＱ５に着目する
と、入力ＩＮ２の電圧がＶｒｅｆより高くなるとトラン
ジスタＱ４が導通し、抵抗Ｒ４を流れる電流はトランジ
スタＱ４のコレクタ電圧を下げ、トランジスタＱ５のコ
レクタ電圧を上げる。逆に、入力ＩＮ２の電圧がＶｒｅ
ｆより低くなるとトランジスタＱ４はカットオフし、抵
抗Ｒ４を流れる電流はトランジスタＱ５のコレクタ電圧
を下げ、トランジスタＱ４のコレクタ電圧を上げる。ト
ランジスタＱ５、Ｑ４のコレクタ電圧は、それぞれエミ
ッタフォロワＱ６、Ｑ７によって電力増幅され、出力Ｏ
Ｒ及びＮＯＲが得られる。
【００２０】また、図２のコレクタ−エミッタ間電圧の
特性図に示すように、本実施例のＥＣＬ型及びＣＭＬ型
半導体集積回路では、電流切換回路１内の定電流電源用
トランジスタＱ１、及び基準電圧発生回路３内のトラン
ジスタＱ１及びＱ２のコレクタ−エミッタ間耐圧を、他
のトランジスタのコレクタ−エミッタ間耐圧よりも高く
しており、これらのスピードに関与しないトランジスタ
のみコレクタ−エミッタ間耐圧を高くすることで、高電
源電圧を印加した時でも高速性を維持した使用ができ
る。
特性図に示すように、本実施例のＥＣＬ型及びＣＭＬ型
半導体集積回路では、電流切換回路１内の定電流電源用
トランジスタＱ１、及び基準電圧発生回路３内のトラン
ジスタＱ１及びＱ２のコレクタ−エミッタ間耐圧を、他
のトランジスタのコレクタ−エミッタ間耐圧よりも高く
しており、これらのスピードに関与しないトランジスタ
のみコレクタ−エミッタ間耐圧を高くすることで、高電
源電圧を印加した時でも高速性を維持した使用ができ
る。
【００２１】尚、本実施例では、基準電圧発生回路３内
のトランジスタＱ１及びＱ２のコレクタ−エミッタ間耐
圧を、他のトランジスタのコレクタ−エミッタ間耐圧よ
りも高くするようにしたが、同時にトランジスタＱ８の
コレクタ−エミッタ間耐圧も高くするようにしてもよ
い。
のトランジスタＱ１及びＱ２のコレクタ−エミッタ間耐
圧を、他のトランジスタのコレクタ−エミッタ間耐圧よ
りも高くするようにしたが、同時にトランジスタＱ８の
コレクタ−エミッタ間耐圧も高くするようにしてもよ
い。
【００２２】次に、本実施例のＥＣＬ型及びＣＭＬ型半
導体集積回路を製造する方法としては、次の３つの方法
が考えられる。 （１）コレクタの濃度を低くする。
導体集積回路を製造する方法としては、次の３つの方法
が考えられる。 （１）コレクタの濃度を低くする。
【００２３】電流切換回路１内の定電流電源用トランジ
スタＱ１、及び基準電圧発生回路３内のトランジスタＱ
２及びＱ３以外のトランジスタのコレクタ領域に、エピ
タキシャル成長後にイオン・インプランテーションを行
ない、比抵抗を下げるようにしている。即ち、図３
（ａ）に示すように、半導体基板１１上に埋込層１２を
形成し、エピタキシャル成長によりエピタキシャル層１
３を形成後、上記特定領域にイオン・インプランテーシ
ョンを行なう。従って、相対的に前記トランジスタＱ１
〜Ｑ３のコレクタ−エミッタ間耐圧が高くなる。
スタＱ１、及び基準電圧発生回路３内のトランジスタＱ
２及びＱ３以外のトランジスタのコレクタ領域に、エピ
タキシャル成長後にイオン・インプランテーションを行
ない、比抵抗を下げるようにしている。即ち、図３
（ａ）に示すように、半導体基板１１上に埋込層１２を
形成し、エピタキシャル成長によりエピタキシャル層１
３を形成後、上記特定領域にイオン・インプランテーシ
ョンを行なう。従って、相対的に前記トランジスタＱ１
〜Ｑ３のコレクタ−エミッタ間耐圧が高くなる。
【００２４】または、電流切換回路１内の定電流電源用
トランジスタＱ１、及び基準電圧発生回路３内のトラン
ジスタＱ２及びＱ３以外のトランジスタのコレクタ領域
に、真性ベースイオン・インプランテーション後に、エ
ピタキシャル層のイオン・インプランテーションを行な
い、エピタキシャル層の比抵抗を下げるようにしてい
る。即ち、図３（ｂ）に示すように、半導体基板１１上
に埋込層１２を形成し、エピタキシャル成長によりエピ
タキシャル層１３を形成し、真性ベース層１４を形成
し、上記特定領域にイオン・インプランテーションを行
なう。従って、相対的に前記トランジスタＱ１〜Ｑ３の
コレクタ−エミッタ間耐圧が高くなる。
トランジスタＱ１、及び基準電圧発生回路３内のトラン
ジスタＱ２及びＱ３以外のトランジスタのコレクタ領域
に、真性ベースイオン・インプランテーション後に、エ
ピタキシャル層のイオン・インプランテーションを行な
い、エピタキシャル層の比抵抗を下げるようにしてい
る。即ち、図３（ｂ）に示すように、半導体基板１１上
に埋込層１２を形成し、エピタキシャル成長によりエピ
タキシャル層１３を形成し、真性ベース層１４を形成
し、上記特定領域にイオン・インプランテーションを行
なう。従って、相対的に前記トランジスタＱ１〜Ｑ３の
コレクタ−エミッタ間耐圧が高くなる。
【００２５】（２）真性ベースを厚くする。 電流切換回路１内の定電流電源用トランジスタＱ１、及
び基準電圧発生回路３内のトランジスタＱ２及びＱ３の
真性ベース領域に、エネルギを高くした真性ベースイオ
ン・インプランテーションを行ない、真性ベースを厚く
する。即ち、図４に示すように、イオン・インプランテ
ーションの加速エネルギ高くすれば、不純物濃度が低く
相対的にベース幅の厚いベース領域が形成される。従っ
て、相対的に前記トランジスタＱ１〜Ｑ３のコレクタ−
エミッタ間耐圧が高くなる。
び基準電圧発生回路３内のトランジスタＱ２及びＱ３の
真性ベース領域に、エネルギを高くした真性ベースイオ
ン・インプランテーションを行ない、真性ベースを厚く
する。即ち、図４に示すように、イオン・インプランテ
ーションの加速エネルギ高くすれば、不純物濃度が低く
相対的にベース幅の厚いベース領域が形成される。従っ
て、相対的に前記トランジスタＱ１〜Ｑ３のコレクタ−
エミッタ間耐圧が高くなる。
【００２６】（３）真性ベースの濃度を高くする。 電流切換回路１内の定電流電源用トランジスタＱ１、及
び基準電圧発生回路３内のトランジスタＱ２及びＱ３の
真性ベース領域に、ドーズ量を高くした真性ベースイオ
ン・インプランテーションを行ない、真性ベースの濃度
を高くしている。従って、相対的に前記トランジスタＱ
１〜Ｑ３のコレクタ−エミッタ間耐圧が高くなる。
び基準電圧発生回路３内のトランジスタＱ２及びＱ３の
真性ベース領域に、ドーズ量を高くした真性ベースイオ
ン・インプランテーションを行ない、真性ベースの濃度
を高くしている。従って、相対的に前記トランジスタＱ
１〜Ｑ３のコレクタ−エミッタ間耐圧が高くなる。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
動作速度に関与しないトランジスタのみコレクタ−エミ
ッタ間耐圧を高くすることで、高電源電圧を印加した時
でも高速性を確保し、且つ安定性の高いＥＣＬ型及びＣ
ＭＬ型半導体集積回路を提供することができる。
動作速度に関与しないトランジスタのみコレクタ−エミ
ッタ間耐圧を高くすることで、高電源電圧を印加した時
でも高速性を確保し、且つ安定性の高いＥＣＬ型及びＣ
ＭＬ型半導体集積回路を提供することができる。
【００２８】従って、使用環境において誤って高い電源
電圧を印加した場合にも、素子の破壊に至ることが少な
くなる。更に、本発明の製造方法によれば、コレクタの
濃度を低くする、真性ベースを厚くする、或いは真性ベ
ースの濃度を高くすることにより、所定のトランジスタ
のコレクタ−エミッタ間耐圧を高くすることができ、上
記効果を有するＥＣＬ型及びＣＭＬ型半導体集積回路を
提供することができる。
電圧を印加した場合にも、素子の破壊に至ることが少な
くなる。更に、本発明の製造方法によれば、コレクタの
濃度を低くする、真性ベースを厚くする、或いは真性ベ
ースの濃度を高くすることにより、所定のトランジスタ
のコレクタ−エミッタ間耐圧を高くすることができ、上
記効果を有するＥＣＬ型及びＣＭＬ型半導体集積回路を
提供することができる。
【図１】本発明の一実施例に係るＥＣＬ型及びＣＭＬ型
半導体集積回路の基本ゲート回路の回路図である。
半導体集積回路の基本ゲート回路の回路図である。
【図２】本発明のＥＣＬ型及びＣＭＬ型半導体集積回路
の各トランジスタのコレクタ−エミッタ間電圧の特性図
である。
の各トランジスタのコレクタ−エミッタ間電圧の特性図
である。
【図３】本発明のＥＣＬ型及びＣＭＬ型半導体集積回路
の製造方法を説明する断面図である。
の製造方法を説明する断面図である。
【図４】本発明のＥＣＬ型及びＣＭＬ型半導体集積回路
の不純物濃度の分布図である。
の不純物濃度の分布図である。
１…電流切換回路 ３…基準電圧発生回路 ５…出力バッファ回路 Ｑ１〜Ｑ９…トランジスタ Ｄ１…ダイオード Ｒ１〜Ｒ９…抵抗 ＩＮ１、ＩＮ２…入力電圧 ＯＲ、ＮＯＲ…出力 Ｖｒｅｆ…基準電圧 ＶＥＥ１、ＶＥＥ２…電源電圧 １１…半導体基板 １２…埋込層 １３…エピタキシャル層 １４…ベース層
Claims (5)
- 【請求項１】 入力電圧（ＩＮ１、ＩＮ２）及び基準電
圧（Ｖｒｅｆ）を差動増幅する電流切換回路（１）と、
前記基準電圧（Ｖｒｅｆ）を生成する基準電圧発生回路
（３）と、前記電流切換回路（１）の差動出力を電力増
幅する出力バッファ回路（５）とを備えるＥＣＬ型及び
ＣＭＬ型半導体集積回路であって、 前記電流切換回路（１）内の定電流電源用トランジスタ
（Ｑ１）、及び基準電圧発生回路（３）内のトランジス
タ（Ｑ２、Ｑ３）のコレクタ−エミッタ間耐圧を、他の
トランジスタのコレクタ−エミッタ間耐圧よりも高くし
たことを特徴とするＥＣＬ型及びＣＭＬ型半導体集積回
路。 - 【請求項２】 入力電圧（ＩＮ１、ＩＮ２）及び基準電
圧（Ｖｒｅｆ）を差動増幅する電流切換回路（１）と、
前記基準電圧（Ｖｒｅｆ）を生成する基準電圧発生回路
（３）と、前記電流切換回路（１）の差動出力を電力増
幅する出力バッファ回路（５）とを備える半導体集積回
路の製造方法であって、 前記電流切換回路（１）内の定電流電源用トランジスタ
（Ｑ１）、及び基準電圧発生回路（３）内のトランジス
タ（Ｑ２、Ｑ３）以外のトランジスタのコレクタ領域
に、エピタキシャル成長後にイオン・インプランテーシ
ョンを行なうことを特徴とする半導体集積回路の製造方
法。 - 【請求項３】 入力電圧（ＩＮ１、ＩＮ２）及び基準電
圧（Ｖｒｅｆ）を差動増幅する電流切換回路（１）と、
前記基準電圧（Ｖｒｅｆ）を生成する基準電圧発生回路
（３）と、前記電流切換回路（１）の差動出力を電力増
幅する出力バッファ回路（５）とを備える半導体集積回
路の製造方法であって、 前記電流切換回路（１）内の定電流電源用トランジスタ
（Ｑ１）、及び基準電圧発生回路（３）内のトランジス
タ（Ｑ２、Ｑ３）の真性ベース領域に、エネルギを高く
した真性ベースイオン・インプランテーションを行なう
ことを特徴とする半導体集積回路の製造方法。 - 【請求項４】 入力電圧（ＩＮ１、ＩＮ２）及び基準電
圧（Ｖｒｅｆ）を差動増幅する電流切換回路（１）と、
前記基準電圧（Ｖｒｅｆ）を生成する基準電圧発生回路
（３）と、前記電流切換回路（１）の差動出力を電力増
幅する出力バッファ回路（５）とを備える半導体集積回
路の製造方法であって、 前記電流切換回路（１）内の定電流電源用トランジスタ
（Ｑ１）、及び基準電圧発生回路（３）内のトランジス
タ（Ｑ２、Ｑ３）の真性ベース領域に、ドーズ量を高く
した真性ベースイオン・インプランテーションを行なう
ことを特徴とする半導体集積回路の製造方法。 - 【請求項５】 入力電圧（ＩＮ１、ＩＮ２）及び基準電
圧を差動増幅する電流切換回路と、前記基準電圧を生成
する基準電圧発生回路と、前記電流切換回路の差動出力
を電力増幅する出力バッファ回路とを備える半導体集積
回路の製造方法であって、 前記電流切換回路内の定電流電源用トランジスタ（Ｑ
１）、及び基準電圧発生回路内のトランジスタ（Ｑ２、
Ｑ３）以外のトランジスタのコレクタ領域に、真性ベー
スイオン・インプランテーション後に、エピタキシャル
層のイオン・インプランテーションを行なうことを特徴
とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03230438A JP3130976B2 (ja) | 1991-09-10 | 1991-09-10 | 半導体集積回路及び製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03230438A JP3130976B2 (ja) | 1991-09-10 | 1991-09-10 | 半導体集積回路及び製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575028A true JPH0575028A (ja) | 1993-03-26 |
| JP3130976B2 JP3130976B2 (ja) | 2001-01-31 |
Family
ID=16907908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03230438A Expired - Fee Related JP3130976B2 (ja) | 1991-09-10 | 1991-09-10 | 半導体集積回路及び製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3130976B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100457746B1 (ko) * | 1997-12-31 | 2005-01-17 | 주식회사 하이닉스반도체 | 출력 버퍼 |
| DE10015255B4 (de) | 1999-03-31 | 2020-06-04 | Ciba Holding Inc. | Verfahren zur Herstellung von Oximderivaten und ihre Verwendung als latente Säuren in chemisch verstärkten Photoresistzusammensetzungen, sowie Verfahren zur Herstellung eines Photoresists |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4309739C2 (de) * | 1993-03-25 | 1998-07-02 | Freudenberg Carl Fa | Elektromagnetisch betätigbares Ventil |
| DE4315013C2 (de) * | 1993-05-06 | 2000-06-15 | Freudenberg Carl Fa | Elektromagnetisch betätigbares Ventil |
-
1991
- 1991-09-10 JP JP03230438A patent/JP3130976B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100457746B1 (ko) * | 1997-12-31 | 2005-01-17 | 주식회사 하이닉스반도체 | 출력 버퍼 |
| DE10015255B4 (de) | 1999-03-31 | 2020-06-04 | Ciba Holding Inc. | Verfahren zur Herstellung von Oximderivaten und ihre Verwendung als latente Säuren in chemisch verstärkten Photoresistzusammensetzungen, sowie Verfahren zur Herstellung eines Photoresists |
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| Publication number | Publication date |
|---|---|
| JP3130976B2 (ja) | 2001-01-31 |
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