KR0142104B1 - 온도 보상형 바이폴라 회로 - Google Patents

Abstract

내용 없음.

Description

온도보상형 바이폴라 회로

제 1 도는 전형적인 종래 기술의 ECL 게이트의 개략도.

제 2 도는 본 발명에 따른 온도보상형 ECL 게이트의 개략도.

제 3 도는 단일 폴리 실리콘 저항, 단일 실리콘 베이스저항, 대체로 동일한 총 저항값을 가지는 결합형 폴리 실리콘 및 베이스 저항에 대해 온도에 따른 저항값의 변화를 비교하여 보여주는 그래프.

제 4 도는 제 3 도의 그래프에 대응하는 회로 저항의 3 가지 형태에 대응하는 회로 저항값을 갖는 ECL 게이트에 대해 온도 변화에 따른 게이트 전류변화의 그래프.

제 5 도는 온도보상형 ECL 게이트에 사용하기 적합한 집적회로 폴리실리콘 저항에 대한 개략적인 측면도.

[기술 분야]

본 발명은 온도보상을 개선한 바이폴라 기술의 회로 및 게이트에 관한 것으로 특히, ECL 게이트의 기생 용량이 대체로 증가되지않고서 총 게이트 전류의 신호 스윙 전압에 대해 온도보상을 개선한 ECL 게이트를 제공하는 것이다. 더 일반적으로, 본 발명은, 특정한 온도범위에 걸쳐 활성노드에서 균일하거나 안정된 스위칭속도를 제공하도록 트랜지스터-트랜지스터-논리(TTL)와 쇼트키-트랜지스터-논리(STL)회로 응용등의 임의전인 바이폴라 기술로 온도보상을 할 수 있게한 것이다.

[배경 기술]

제 1 도에 도시된 전형적인 ECL 게이트(10)는, 노드(12)에서 공통 에미터 결합을 갖는 입력 트랜지스터(Q1)와 기준 트랜지스터(Q2)를 형성하도록 한쌍의 게이트 트랜지스터(Q1, Q2)를 포함한다. 그 게이트 트랜지스터(Q1, Q2)는 고전위(Vcc)로 부터 각각의 콜렉터 저항 또는 스윙(swing) 전압 저항(R₁, R₂)을 통해 양자택일의 전류 경로를 제공한다. ECL 전류원 트랜지스터(Q3)는 전류원 저항 또는 미부(tail) 저항(R3)을 통해 공통에미터 결합 노드(12)와 저전위(V_EE)간에 연결된다. 이러한 실시예에 있어서, ECL 게이트 저항(R1-R3)값은 동일하다. 전류원(Q3)은, 입력 트랜지스터(Q1)의 베이스에 인가된 입력신호(V_IN)에 따라 양자택일의 전류 경로에서 게이트 전류를 발생시킨다. 또한, 도시되지 않은 전류원 전압발생기 또는 기준전압발생기로서 공지된 바이어스 전압 발생기는, 기준 트랜지스터(Q2)의 베이스에 인가되는 기준전압(V_BB)과 전류원 트랜지스터(Q3)의 베이스에 인가되는 전류원 전압(V_CS)을 제공한다. 전형적인 ECL 게이트는 또한 차동신호 입력 구성을 포함하되, 그 게이트 트랜지스터는, V_IN과 V_BB의 압력을 가지는 입력 트랜지스터와 기준 트랜지스터 대신에 V_IN과 V_IN의 차동 입력용 차동 입력 트랜지스터를 구성한다.

일반적으로, ECL 회로는, 고 전위 레벨(Vcc)이 예를들면, 접지전위이고 저전위 레벌(V_EE)이 예를들면 -0.5볼트인 음(-) 전압범위에서 작동한다. 또 다르게는, Vcc가 +0.5 볼트로 세트될때 저전위(V_EE)는 접지전위로 세트시킬 수 있다. 상기 음(-) 전압범위에 있어서, 기준전압레벌(V_BB)은 고전위(Vcc)에 대해 기준이 되는데, 예를들면, -1.2 내지 -2.0 볼트로 세트된다. 논리 하이(high)와 로우(low) 레벨전압 신호는 기준전압의 양측에 세트된다. 예를들면, -1.2 볼트의 기준전압의 경우, 신호 전압은, 예를들면, -0.8 볼트 범위의 하이레벨신호와 예를들면 -1.6 볼트 범위의 로우레벨 전압신호 사이에서 스윙(swing) 한다. 예를들면, -2.0 볼트의 기준전압(V_BB)의 경우, 신호전압은 예를들면, -1.6 볼트와 -2.4 볼트 사이에서 스윙할 수 있다.

전류원 트랜지스터(Q3)는, 도시되지 않은 별개의 바이어스 전압 발생기 또는 전류원 전압 발생기로 부터 유도되는 전류원 전압(V_CS)에 의해 베이스 구동된다. 전류원 전압(V_CS)은, 사용되는 발생기의 형태에 따라 상이한 여러 온도 특성을 가질 수 있다. 전류원 전압발생기의 전류원 트랜지스터(Q3)가 함께 구동되어 ECL 게이트 전류 또는 미부 전류가 전류원 저항(R3)을 통해 발생된다. 그 게이트 전류는, 입력 트랜지스터(Q1)의 베이스에 인가된 하이나 로우레벨의 전압 입력신호(V_IN)에 따라, 양자택일 트랜지스터의 콜렉터 경로를 통해, 즉, 저항(R₁또는 R₂)중 하나를 통해 흐른다. 상호형 ECL 게이트 출력신호는 입력 트랜지스터(Q1)와 기준 트랜지스터(Q2)의 콜렉터 각각으로 부터 끌어낼 수 있으며 그 출력 신호 전압의 스윙은, 스윙 저항(R₁, R₂)과 게이트 전류에 의해 세트된다.

전형적인 바이폴라 프로세스의 집적회로 칩의 경우, ECL 게이트 저항은, 도우프(dope) 된 실리콘으로 형성되며, 양(+)의 온도계수를 가진다. 그러므로, 온도가 증가하는 경우, 각각의 저항값도 증가하여, 그 게이트 전류는 감소된다. V_CS를 변환시켜 그 게이트 전류가 일정하게 되게 하려면, 그 신호 스윙 전압은, 그 실리콘 저항의 양(+)의 온도 계수 때문에, 온도가 더 높아지는 경우, 현저하게 증가한다. 이러한 스윙 전압의 증가는 보다 높은 온도에서 ECL 게이트의 속도 저하를 초래시킨다. 그 ECL 게이트 속도의 저하는, 전형적인 도우핑 레벨에서의 실리콘 베이스 저항의 저항값이 실온이하의 온도로 강하하는 경우 증가하기 때문에, 저온에서도 생길 수 있다.

비교적 일정한 신호 스윙전압을 유지하기 위해, 베이스-에미터 전압 강하(V_BE)가 변화하는 것과 동일한 방법으로 온도가 증가함에 따라 V_CS는 음(-)으로 변화시켜야 한다. 이러한 목적은 미부전압(V')을 안정화시키는 것이다. 이러한 종래기술의 구성에 따르면, 게이트 전류는 온도가 증가함에 따라 감소된다. 상술한 바와같이, 이러한 게이트 전류의 감소는 ECL 게이트의 동작속도를 저하시키려는 경향이 있다.

실리콘 베이스 저항 기술을 사용하는 종래 기술의 한가지 방법에 따르면, 온도 보상은, 전압발생기 출력의 온도 계수를 조절함으로써 제공된다. 이러한 온도 보상은 일정한 게이트 전류(^I미부) 또는 일정한 신호 전압스윙중 어느 하나를 이루도록 배치될 수 있으나, 이 모두를 이루기가 가능하지 않다. 그러나, 바람직하지 못한 기생 용량이 유입된다. 전형적인 실리콘 저항은, 예를들면 베이스 주입단계중 예를들면 P형 실리콘으로 도우프된 에피텍셜 실리콘층의 한 부분으로 구성되어 있다. 베이스 저항으로 칭한 이러한 실리콘 저항은 N형 실리콘의 매몰층위에 놓인다. 그 N형 실리콘의 매몰층은 다시 집적회로 다이의 P형 실리콘 기판위에 놓인다. 그러므로, 그 실리콘 저항은 2개의 PN 접합 캐퍼시터를 통해 기판에 용량결합된다. 이러한 기생 용량은, 보상형 ECL 게이트에 의한 고전력의 소비를 초래시킨다.

베이스 저항을 사용하는 종래의 보상방법과 관련하여 2차적인 문제가 있다. P형 실리콘의 베이스 저항은 높은 용량으로 개시하지만, 기판에 대한 용량 결합은, 온도에 따라 증가하여, 게이트의 동작속도를 더 저하시킨다.

종래 기술의 폴리실리콘 저항기술에 따르면, 전압 발생기 출력의 동일한 방법의 조정도 제한을 받는다. 그 종래 기술의 폴리(poly)저항 회로망은, 단지 일정한 게이트 전류 또는 일정한 전압스윙만을 제공할 수 있지만, 그 모두를 제공하는 것이 가능하지 않다.

온도 보상형 실리콘 저항 회로망에서 종래 기술의 ECL 게이트 실리콘 저항에 대해 낮은 용량 및 낮은 용량성 결합 구조 대신에 음(-)의 온도 계수를 지닌 저항 재료를 사용하려는 시도가 본 발명자에 의해 이루어졌다. 예를들면, 폴리 실리콘 바이폴라 제조프로세스에서 사용되는 폴리 실리콘 저항은, ECL 게이트의 보다 신속한 동작에 대해 더 낮은 기생용량을 가진다. 그러나, 폴리 실리콘 저항구조의 온도 특성이나 계수는 음(-)이다. 온도가 증가하는 경우, 저항은 감소하고 게이트 전류는 증가한다. 이것은, 온도를 보다 높게하며, 저항을 보다 낮게하며, 게이트 전류를 보다 높게하는 경우이다. 양(+) 패드백발산은 '열폭주(thermal runaway)'로 되는 경우가 있다. IC 패키지가 열폭주를 제어하기에 적절한 열소산을 갖도록 구성된 것이나, 전략소비는 그럼에도 불구하고 고온에서 증가하며, 높은 접합온도는 그 장치의 신뢰도에 영향을 미친다.

[발명의 목적]

그러므로, 본 발명의 한 목적은 대체로 기생 용량이 증가되지 않게, 결과적으로는 ECL 게이트 회로의 전력 소비가 증가되지 않게 ECL 게이트의 스윙전압과 미부전류 모두에 대해 온도 보상을 제공하는 것이다.

본 발명의 다른 목적은 열폭주의 위험성을 발생시키지 않고서 음(-)의 온도계수를 갖는 저항 재료를 합체하고 있는 집적회로 ECL 게이트에서 온도 보상을 제공하는 것이다.

본 발명의 또다른 목적은 저용량의 음(-)의 온도 계수의 저항 재료를 합체시킴으로써 ECL 게이트 집적회로에 대한 온도보상에 있어서의 기생 용량과 수반하는 전력 소비를 감소시키는 것과, 으(-)의 온도계수의 재료의 영향을 상쇄(offset) 시키는 것이다.

더 일반적으로, 본 발명의 목적은 균일하고 안정된 스위칭 속도를 바람직한 온도범위에 걸쳐 활성 노드에서 제공하도록 임의의 바이폴라 기술의회로 및 게이트에서의 온도 보상을 제공하는 것이다.

[발명의 개요]

이러한 목적을 달성하기 위하여, 본 발명은, 활성노드 회로 저항이 각각 한쌍의 반대극성의 온도계수 저항으로 구성되어 있는 ECL, TTL 및 STL 회로를 포함하는 온도보상형 바이폴라 회로를 제공한다. 반대극성의 온도 계수의 저항은 직렬로 연결되며, 특정한 온도 범위에 걸쳐 스위칭 속도에 대한 실질적인 온도 보상을 제공하는 한편 각각의 활성노드 회로 저항의 특정한 총 저항을 제공하도록 선택된다. 바람직한 실시예에 있어서, 각쌍의 반대 극성의 온도 계수의 저항은, 전력소비를 실질적으로 증가시키지 않고서도 온도 보상에 대한 비교적 낮은 용량을 지닌 실리콘 저항과 폴리실리콘 저항을 포함한다.

더 상세히 기술하면, 본 발명에 따른 온도 보상형 ECL 게이트는 전형적으로, 고전위로 부터 양자택일의 콜렉터 전류 경로를 제공하는 공통 에미터 결합 또는 노드에 연결된 제 1 게이트 트랜지스터 소자 및 제 2 게이트 트랜지스터 소자를 포함한다. 그 양자택일의 콜렉터 전류 경로는, 콜렉터 저항을 지닌 제 1 게이트 트랜지스터의 콜렉터 경로와 콜렉터 저항을 지닌 제 2 게이트 트랜지스터의 콜렉터 경로이다. 전류원 트랜지스터 소자는 그 게이트 트랜지스터 소자의 공통 에미터 결합과 전류원 또는 미부 저항을 통한 저 전위간에 연결된다. 바이어스 전압 발생기로부터의 전류원 전압에 베이스 구동되는 전류원은, 그 게이트 트랜지스터 소자의 베이스에 인가되는 신호에 따라 양자택일의 게이트 트랜지스터의 콜렉터 전류 경로를 통해 게이트 전류를 발생시킨다. 그 ECL 게이트는 하이와 로우 논리레벨간의 신호스윙 전압에 따라 게이트 트랜지스터의 콜렉터에서 출력 신호를 공급한다. 그 게이트 트랜지스터는 입력(V_IN, V_BB)을 지닌 트랜지스터와 기준 트랜지스터 또는 입력(V_IN, V_IN)을 지닌 차동입력 트랜지스터중 어느 하나일 수 있다.

본 발명에 따르면, ECL 게이트의 저항, 즉, 콜렉터 저항과 전류원 저항 직렬로 연결되어 있는 양(+)의 온도계수의 제 1 저항 및 음(-)의 온도계수의 제 2 저항으로 구성되어 있다. 그 제 2 저항은 비교적 낮은 용량을 가지도록 선택되는데, 즉 집적회로의 경우에 있어서의 기판-용량결합에 대하여 비교적 낮은 저항을 가지도록 선택된다. 제 1 및 제 2 저항에 대한 저항값의 합이 ECL 게이트의 선택된 회로 저항을 제공하도록 선택된다. 그 저항값의 비율은, 특정한 온도 범위에 걸친 스윙 신호 전압과 게이트 전류의 실질적인 온도보상에 대한 2 가지 형태의 온도 특성 및 전류 전압발생기의 온도특성에 따라 선택된다.

음(-) 온도 계수 폴리실리콘 저항은, 낮은 기생 용량 및 낮은 전력 소비의 요구 때문에, ECL 게이트 회로 저항의 각 구성요소로 선택된다. 그때, 각쌍의 폴리실리콘 저항의 음(-) 온도계수는 양(+) 온도 계수 베이스 저항에 의해 상쇄된다. 바람직한 실시예에 있어서, 제 1 실리콘 저항 및 제 2 실리콘 저항은, 제 2 폴리실리콘 저항이 제 1 실리콘 저항과 각각의 활성 트랜지스터의 소자 사이에 개재되어 있도록 배치되어 임의의 기생 용량의 영향을 부가적으로 감소시킨다.

본 발명에 따른 프로그램된 온도 계수를 지닌 저항쌍은 또한 TTL 및 STL 회로의 활성 노드에서의 저항 대신에 사용하며 바람직한 온도 범위에 걸쳐 균일하거나 안정된 속도를 제공할 수 있다.

본 발명의 다른 목적, 특성 및 잇점은 이하의 명세서와 첨부된 도면에서 자명해질 것이다.

[본 발명의 바람직한 실시예 및 가장 양호한 형태에 대한 설명]

제 2 도에는 본 발명에 따른 온도보상형 ECL 게이트(20)가 도시되어 있다. 제 1 도의 ECL 게이트와 대체로 동일한 기능을 이행하는 부품은 동일한 참조 부호로 표시되어 있다. 그러나, 제 2 도의 온도보상형 ECL 게이트에 있어서, 제 1 도 회로의 ECL 게이트 저항(R₁, R₂, R₃) 각각은 P형 실리콘 베이스 저항과 같은 실리콘 저항 및 P형 또는 N형 폴리실리콘 저항중 어느 하나일 수 있는 폴리실리콘 저항을 포함하는 한쌍의 저항으로 대체되어 있다. 따라서, 입력 트랜지스터(Q1)에 대한 콜렉터 저항은, 직렬로 연결된 베이스 저항(R11)고 폴리저항(R12)으로 구성한다. 기준 트랜지스터(Q2)에 대한 콜렉터 저항은 직렬로 연결된 베이스 저항(R21) 및 폴리저항(R22)으로 구성하는 한편, 전류원 트랜지스터(Q3)에 대한 미부 저항은 직렬로 연결된 베이스 저항9R31) 및 폴리 저항(R32)으로 구성한다.

각각의 저항쌍에 있어서, 베이스 저항과 비교하면 폴리 저항은 이하 기술된 바와같이 매우 낮은 기생 용량을 지니며 음(-)온도 계수를 지니는 것을 특징으로 한다. 제 3 도와 제 4 도에는 베이스 저항만, 폴리저항만, 그리고 실질적으로 동일한 총저항을 지닌 베이스 저항 및 폴리저항의 조합에 대한 비교적인 온도 계수 특성이 도시되어 있다. 이 특정한 실시예에 있어서, 대략 10℃(50℉)에서 대략 740 오옴/면(Ω/□)의 저항을 지니며 양(+) 온도 계수를 지닌 종래의 베이스 저항은, 온도가 증가함에 따라 저항값이 증가한다. 10℃ 내지 180℃ 의 온도 범위에 있어서, 그 저항값은 740Ω/□ 내지 대략 880 Ω/□ 에 결쳐서 증가한다. 그 베이스 저항의 저항값은 또한 그 온도가 10℃ 이하로 강하하는 경우 조금 증가 한다는 점에 유념하기로 한다. 제 1 도의 ECL 게이트 저항(R₁, R₂, R₃)각각에 대해 이러한 특성 파라메타를 가지는 베이스 저항의 경우, 저항(R₃)을 통한 대응하는 게이트 전류 또는 미부 전류(^I미부)는 제 4 도에 도시되어 있는 바와같이 10℃ 내지 180℃ 의 온도 범위에 걸쳐 감소한다.

10℃에서는 실질적으로 동일한 저항값이지만 음(-)온도 계수를 지닌 폴리저항은, 제 3 도에 되시된 바와같이, 온도가 -60℃ 에서 180℃로 증가함에 따라 800Ω/□ 에서 650Ω/□으로 저항값이 감소하는 것을 특징으로 한다. 제 1 도의 ECL 게이트 저항(R₁, R₂, R₃) 각각에 대해 이러한 특성 파라메타를 가지는 단일 저항을 사용한 경우, 저항(R₃)을 통한 대응하는 게이트 전류 또는 미부전류(^I미부)는, 제 4 도에 도시되어 있는 바와같이, 특정한 온도 범위에 걸쳐 현저하게 증가하며, 열폭주를 발생시킬 가능성이 있다.

R₁, R₂, R₃와 실질적으로 동일한 총저항을 지니는 본 발명에 따라 직렬연결된 베이스 및 폴리 저항에 의해 제공되는 저항예의 특성은 제 3 도 및 제 4 도에 점선으로 도시되어 있다. 예를들어 총저항의 54%를 제공하도록 선택된 베이스 저항과 총 저항의 46%를 제공하도록 선택된 폴리저항을 지닌 경우, 총 저항은 적어도 10℃ 내지 180℃의 특정한 온도 범위를 통해 대략 750Ω/□ 에서 실질적으로 온도보상된다. 제 2 도의 ECL 게이트에 있어서의 저항쌍(R₁₁, R₁₂: R₂₁, R₂₂: R₃₁, R₃₂) 각각에 대해 사용되는 제 3 도의 점선에 의해 특징지워지는 것과같은 저항쌍의 경우, 전류원 저항(R₃₁, R₃₂)을 통한 게이트 전류 또는 미부 전류(^I미부)가 제 4 도에 도시되어 있는 바와같다. 반대 극성의 온도계수를 갖는 저항쌍에 의해 실질적으로 온도 보상이 제공되고, 게이트 전류는 10℃ 내지 180℃의 온도 범위에 걸쳐서 실질적으로 안정하다. 임의의 바람직한 온도 보상 특성을 제공하기 위한 저항의 조합은 본 발명에 따라 구성될 수 있으며, 상기 실시예는 단지 예를든 것에 불과한 것이다.

제 5 도에는 본 발명에 따른 온도보상형 ECL 게이트의 사용에 적합한 집적회로 폴리실리콘 저항이 도시되어 있다. 폴리실리콘 집적회로 구조(30)는 바이폴라 수정형 이소플랜너 공정에 따라 제조되는데, 이러한 공정은 예를들면, 발명의 명칭이 향상된 밀도 수정형 이소플랜너 공정으로서 1986년 12월 11일자로 출원된 미국 특허 출원 제 940,573호에 기재되어 있다. 그 폴리 실리콘 저항 구조는, P형 실리콘 기판(40)상에 제조되며, 그의 상부에는 N형 에피텍셜 실리콘층이 성장되어져 있다. 그 에피텍셜 실리콘층은 분리산화영역(42)에 의해 에피텍셜 섬으로 분할되며 그 폴리 실리콘 저항구조는 스페이서(spacer) 또는 분리 산화영역(42)상에 형성된다. 폴리실리콘 층(45)의 일부(50)는 N^-불순물 농도 또는 P^-불순물 농도로 도우프된다. 고 저항인 N^-또는 P^-농도의 폴리실리콘 영역(150)은 전기적 리드선을 제공하도록 양측에 보다 높은 고전도의 N⁺또는 P⁺농도의 폴리실리콘을 지닌 저항을 형성한다. 산화물 캡(52)은 폴리 실리콘 저항을 형성하는 고저항 폴리 실리콘 영역(50)을 보호한다. 보다 높은 도전도의 N⁺또는 P⁺폴리실리콘 영역은 표면 접촉위치에 대하여 실리사이드(54)로 도포되어 있다. 유전체 마스킹 층(60)은 금속 접촉을 형성하는데 사용된다. 그 폴리실리콘층의 전기적 상호접속 영역(55)은 예를들면, 본 발명에 따라 에피택셜층의 레벨에서 직렬 연결된 P형 실리콘 베이스 저항에의 전기적 리드선 상호접속을 제공할 수 있다.

그 폴리실리콘 저항의 특징과 잇점은, 기판에의 직접적인 용량 결합이 산화물 스페이서층에 의해 제거되어, 실리콘 베이스 주입 저항과 비교하여 기생 용량을 대단히 감소시킨다는 점이다. 베이스 에피택셜 실리콘 저항은 그 저항과 매몰 콜렉터층간 그리고 매몰 콜렉터층과 기판간에 직접적인 캐패시터 결합 PN 접합에 의해 특징화된다.

본 발명은, 베이스 입력(V_IN, V_BB)을 지닌 입력과 기준 게이트 트랜지스터를 구비한 ECL 게이트를 사용하는 특정한 실시예에 관하여 기술되었지만, 베이스 입력(V_IN, V_BB)을 지닌 차동 입력게이트 트랜지스터를 구비한 ECL 게이트에도 적용될 수 있다.

더 일반적으로, 본 발명은 TTL 및 STL 회로와 게이트등의 임의적인 바이폴라 기술회로 적용예에 적용될 수 있다. 활성 노드에서의 한 구성요소의 저항값은, 본 발명에 따라, 실리콘 베이스 저항 및 폴리실리콘 저항등의 서로다른 극성의 온도 계수를 갖는 2 개의 저항으로 대체된다. 그러한 조합은 바람직한 복합온도 계수를 발생시켜, 노드와 관련된 베이스-에미터 접합에서의 변수(V_BE)를 고려하여 활성노드에서 균일하거나 안정된 스위칭 속도를 유지하도록 설정된다. 예를들면, TTL 회로에서는, 풀업(pullup) 및 위상 분할기 트랜지스터 콜렉터에서의 풀업 저항 및 위상분하기 저항은, 본 발명에 따라 저항쌍으로 대체되며, STL 회로에 있어서 임의의 바이러스 저항은 서로 다른 극성의 온도 계수의 저항쌍에 관한 바람직한 조합으로 대체된다. 상기 실시예에 기술한 바와같이, ECL 회로에 있어서 임의의 스윙저항은 베이스 저항과 폴리실리콘 저항의 바람직한 프로그램된 온도 계수의 조합으로 대체된다.

각각의 경우에 있어서, 본 발명은 바람직한 속도 특성을 발생시키는 프로그램된 온도계수의 주요한 잇점 및 전체적인 용량을 감소시킨 2 차적인 잇점을 제공한다. 이하, 본 발명은 첨부된 특허청구에 속하는 모든 변형 및 등가예를 포함하고자 의도된 것이다.

Claims (2)

1. 고 전위(Vcc)로 부터 콜렉터 경로 저항을 지니는 제 1 게이트 트랜지스터 콜렉터 경로 및 콜렉터 경로저항을 지니는 제 2 게이트 트랜지스터 콜렉터 경로를 통해 양자택일의 콜렉터 전류 경료를 제공하도록 공통 에미터 노드 결합 부분(12)에 연결되어 있는 제 1 게이트 트랜지스터 요소(Q₁) 및 제 2 게이트 트랜지스터 요소(Q₂) ; 및 전류원 저항을 통해 상기 게이트 트랜지스터 요소(Q₁, Q₂)의 공통 에미터 노드 결합 부분(12) 및 저 전위(V_EE)사이에 연결되어 있는 전류원 트랜지스터 요소(Q₃)로서, 입력 신호가 한 게이트 트랜지스터 요소(Q₁, Q₂)의 베이스 노드에 인가됨에 따라 상기 양자택일의 게이트 트랜지스터 콜렉터 전류 경로를 통해 게이트 전류를 발생시키도록 전류원 전압 발생기(V_CS)와 함께 동작되는 전류원 트랜지스터 요소(Q3) ; 를 포함하는 온도 보상형 ECL 게이트(20)로서, 고 논리 레벨 및 저 논리 레벨 사이의 신호 스윙 전압을 출력 신호에 제공하는 온도 보상형 ECL 게이트 (20) 에 있어서, 상기 ECL 게이트의 콜렉터 경로 및 전류원 저항 각각은 직렬로 연결되어 있는 양(+)의 온도계수 실리콘 제 1 저항 ( R11, R21, R31 ) 및 음(-)의 온도 계수 폴리실리콘 제 2 저항 (R12, R22, R32)을 포함하며, 상기 제 2 저항(R12, R22, R23)은 비교적 낮은 기생용량을 지니고, 상기 제 1 및 제 2 저항은, 상기 ECL 게이트에 대한 각각의 저항을 제공하도록 선택되며, 또한 상기 ECL 게이트가 특정한 온도 범위에 걸쳐 상기 게이트 전류 및 신호 스윙 전압을 실질적으로 온도 보상하는데 사용되는, 상기 제 1 및 제 2 저항의 온도 특성 및 상기 전류원 전압 발생기(V_CS)의 온도 특성에 따라 선택되고; 각각의 콜렉터 경로 저항을 형성하는 상기 제 1 및 제 2 저항은, 상기 폴리실리콘 제 2 저항(R12, R22)이 상기 실리콘 제 1 저항(R11, R12) 및 각각의 게이트 트랜지스터 요소(Q₁, Q₂) 사이에 삽입되도록 배치되어 있으며, 전류원 저항을 형성하는 상기 제 1 및 제 2 저항은 상기 실리콘 제 1 저항의 기생용량과 상기 ECL 게이트의 스위칭 노드를 분리시키기 위하여 상기 폴리 실리콘 제 2 저항(R32)이 상기 실리콘 제 1 저항(R31) 및 상기 전류원 트랜지스터 요소(Q3) 사이에 삽입되도록 배치되어 있는 ; 것을 특징으로 하는 온도 보상형 ECL 게이트(20).
2. 제 1 항에 있어서, 집적 회로를 이루는 폴리 실리콘 제 2 저항(R12, R22, R32) 각각은 집적회로 기판(40)상에 놓여 있는 산화물 스페이서층(42) 상에 놓인 폴리 실리콘층의 일부분을 포함하여, 저항-기판 용량을 감소시키는 것을 특징으로 하는 온도 보상형 ECL 게이트(20).

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