JP4571297B2

JP4571297B2 - Ｄ／ａ変換器

Info

Publication number: JP4571297B2
Application number: JP2000352633A
Authority: JP
Inventors: 幸治富岡
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2000-11-20
Filing date: 2000-11-20
Publication date: 2010-10-27
Anticipated expiration: 2020-11-20
Also published as: JP2002158586A

Description

【０００１】
【発明の属する技術分野】
本発明は、入力されるデジタル信号をそれに応じたアナログ信号に変換するＤ／Ａ変換器に関し、特に、抵抗分圧方式のＤ／Ａ変換器の改良に関する。
【０００２】
【従来の技術】
従来、この種のＤ／Ａ変換器としては、例えば図４に示すように３ビットのＤ／Ａ変換器が知られている。
このＤ／Ａ変換器は、図４に示すように、同一の抵抗値からなる抵抗Ｒ１〜Ｒ７を直列に接続するとともに、その直列接続の両端に正の基準電圧（＋Ｖｒｅｆ）と負の基準電圧（−Ｖｒｅｆ）を供給して、その基準電圧を抵抗分圧するようになっている。ここで、正の基準電圧は例えば＋３Ｖであり、負の基準電圧は例えば−４Ｖである。
【０００３】
抵抗Ｒ１〜Ｒ７の分圧電圧を取り出すために、図示のように、抵抗Ｒ１〜Ｒ７にはスイッチＳ３〜Ｓ０、ＳＮ１〜ＳＮ４の各一端が接続され、その各他端は共通接続されてその共通接続部がバッファ１の入力側に接続されている。また、抵抗Ｒ３と抵抗Ｒ４との共通接続部がバッファ２の入力側に接続されている。そして、バッファ１の出力端子３とバッファ２の出力端子４との間の電圧を、出力電圧Ｖｏｕｔとして取り出すようになっている。なお、出力端子４が出力電圧Ｖｏｕｔの基準側となる。
【０００４】
スイッチＳ３〜Ｓ０、ＳＮ１〜ＳＮ４は、デコーダ５からの出力信号によりその開閉制御が行われるようになっている。
デコーダ５は、図５に示すように、デジタル信号Ｄ０〜Ｄ２が入力される入力端子６〜８を有し、そのデジタル信号Ｄ０〜Ｄ２を３つのインバータ９〜１１と８つの３入力のアンド回路１２、１３…で処理することにより、アンド回路１２、１３…からスイッチＳ３〜Ｓ０、ＳＮ１〜ＳＮ４を開閉制御する各制御信号を生成出力するようになっている。
【０００５】
次に、このような構成からなる従来のＤ／Ａ変換器の動作の概要について、図４〜図６を参照して説明する。
例えば、いま図４および５に示すデコーダ５にデジタル信号Ｄ２〜Ｄ０として「０１１」が入力されると、デジタル信号Ｄ０、Ｄ１の「１」はアンド回路１２にそのまま入力され、デジタル信号Ｄ２の「０」はインバータ１１で反転されて「１」となりこれがアンド回路１２に入力される。この結果、アンド回路１２の出力は「１」となるので、このアンド回路１２により制御されるスイッチＳ３がオン状態（閉状態）となり、その出力電圧Ｖｏｕｔは３Ｖとなる。
【０００６】
このような動作をまとめると、図６に示すようになる。図示のように、例えば、入力デジタル信号Ｄ2 〜Ｄ０が「０１１」の場合には、上述のようにスイッチＳ３のみがオン状態になり、その出力電圧は３Ｖとなる。また、入力デジタル信号Ｄ2 〜Ｄ０が「０００」の場合には、スイッチＳ０のみがオン状態になりその出力電圧は０Ｖとなり、入力デジタル信号Ｄ2 〜Ｄ０が「１００」の場合には、スイッチＳＮ４のみがオン状態になりその出力電圧は−４Ｖとなる。
【０００７】
【発明が解決しようとする課題】
ところで、図４および図５に示すような従来の抵抗分圧方式のＤ／Ａ変換器では、Ｄ／Ａ変換部において、抵抗が７個、スイッチが８個、およびバッファが２個必要となる。また、デコーダにおいては、インバータが３個、３入力のアンド回路が８個必要になる。従って、３ビットのＤ／Ａ変換器では、素子数の合計が２８個となり、比較的多くの素子数が必要になる。
【０００８】
このため、ｎビットのＤ／Ａ変換器を構成する場合には、Ｄ／Ａ変換部では抵抗が（２ⁿ−１）個、スイッチが２ⁿ個、バッファが２個それぞれ必要になる。また、デコーダではインバータがｎ個、アンド回路が２ⁿ個それぞれ必要となる。従って、ｎビットのＤ／Ａ変換器では、必要とする素子数は前記の各素子数を合計した値となる。
【０００９】
従って、従来のＤ／Ａ変換器では、比較的精度が良く、単調性が確保されるという利点があるものの、例えば８ビットの場合にはその素子数の合計が７７７個、１０ビットの場合にはその素子数の合計が３０８３個というように、必要とする素子数が指数関数的に増加し、回路規模が大きくなって構成が複雑になるという不都合があった。
【００１０】
そこで、本発明の目的は、上記の点に鑑み、単調性や精度を確保しつつ、構成に必要とする素子数を大幅に削減し、回路規模を小さくできるようにしたＤ／Ａ変換器を提供することにある。
【００１１】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、請求項１、２に記載の各発明は以下のように構成した。
【００１２】
請求項１に記載の発明は、入力されるデジタル信号をそれに応じたアナログ信号に変換するＤ／Ａ変換器であって、基準電圧を分圧するために直列接続する複数の抵抗と、この複数の抵抗の分圧電圧を選択する第１のスイッチと、前記第１のスイッチが選択する分圧電圧を基準側出力端子または出力端子に導く第２のスイッチと、第１の基準となる電圧を前記基準側出力端子に導く第３のスイッチと、第２の基準となる電圧を前記出力端子に導く第４のスイッチと、前記デジタル信号に応じて前記第１のスイッチと前記第２のスイッチと前記第３のスイッチと前記第４のスイッチの所定の開閉制御を行うデコーダと、を備えたことを特徴とするものである。
【００１３】
請求項２に記載の発明は、請求項１において、０以上を出力する場合には、０Ｖを示す電圧を前記第１の基準となる電圧として出力し、負を出力する場合には、「−１」を示す電圧を前記第２の基準となる電圧として出力することを特徴とするものである。
このように本発明によれば、入力されるデジタル信号に応じて複数の抵抗の分圧電圧を選択するとともに、この選択した分圧電圧と基準となる電圧によって、そのデジタル信号に応じ正の電圧または負の電圧を出力するようにしている。
【００１４】
このため、本発明によれば、単調性や精度を確保しつつ、構成に必要とする素子数を大幅に削減でき、回路規模を小さくできる。また、本発明によれば、素子数のうちスイッチの個数を大幅に削減できるので、そのテスト時間を大幅に短縮することができる。
【００１５】
【発明の実施の形態】
以下、本発明のＤ／Ａ変換器の構成について、図１および図２を参照して説明する。
この実施形態に係るＤ／Ａ変換器は３ビットのものであり、図１に示すように、基準電圧を分圧する複数の抵抗Ｒ１〜Ｒ４と、抵抗Ｒ１〜Ｒ４の分圧電圧を選択するスイッチＳ０〜Ｓ３と、そのスイッチＳ０〜Ｓ３が選択する分圧電圧を正の電圧として取り出すためのスイッチＳＰ１、ＳＰ２と、その分圧電圧を負の電圧として取り出すためのスイッチＳＮ１、ＳＮ２と、バッファ１、２と、スイッチＳ０〜Ｓ３、ＳＰ１、ＳＰ２、ＳＮ１、ＳＮ２をそれぞれ開閉制御（オンオフ制御）するデコーダ２１とを備えている。
【００１６】
ここで、電圧選択手段は、スイッチＳ０〜Ｓ３とデコーダ２１とが相当する。
また、出力手段は、スイッチＳ０〜Ｓ３、ＳＰ１、ＳＰ２、ＳＮ１、ＳＮ２と、デコーダ２１とが相当する。
抵抗Ｒ１〜Ｒ４は同一の抵抗値からなり、これらが図示のように直列に接続され、この直列接続の両端に正の基準電圧（＋Ｖｒｅｆ）と負の基準電圧（−Ｖｒｅｆ）を供給して、その基準電圧を抵抗分圧するようになっている。ここで、正の基準電圧は例えば＋３Ｖであり、負の基準電圧は例えば−１Ｖである。
【００１７】
抵抗Ｒ１〜Ｒ４の分圧電圧を取り出すために、抵抗Ｒ１と抵抗Ｒ２の共通接続部、抵抗Ｒ２と抵抗Ｒ３の共通接続部、抵抗Ｒ３と抵抗Ｒ４の共通接続部、および抵抗Ｒ４の一端に、スイッチＳ０〜Ｓ３の各一端がそれぞれ接続され、その各他端が共通接続されている。
スイッチＳ０〜Ｓ３の共通接続部は、スイッチＳＰ１を介してバッファ１の入力側に接続されるとともに、スイッチＳＮ２を介してバッファ２の入力側に接続されている。また、抵抗Ｒ１と抵抗Ｒ２の共通接続部がスイッチＳＰ２を介してバッファ２の入力側に接続され、抵抗Ｒ１の一端がスイッチＳＮ１を介してバッファ１の入力側に接続されている。さらに、バッファ１の出力端子３とバッファ２の出力端子４との間の電圧を、出力電圧Ｖｏｕｔとして取り出すようになっている。なお、出力端子４が出力電圧Ｖｏｕｔの基準側となる。
【００１８】
次に、デコーダ２１の詳細な構成について、図２を参照して説明する。
デコーダ２１は、図２に示すように、３つの入力端子６〜８と６つの出力端子３１〜３６とを有し、入力端子６〜８に３ビットのデジタル信号Ｄ０〜Ｄ２が入力され、出力端子３１〜３６からは図１の各スイッチを開閉制御する制御信号を出力するようになっている。
【００１９】
入力端子６、７は、排他的論理和回路３８、３９の一方の各入力端子にそれぞれ接続されている。入力端子８は、排他的論理和回路３８、３９の他方の各入力端子にそれぞれ接続されるとともに、出力端子３２に直接接続されている。また、入力端子８は、インバータ３７を介して出力端子３１に接続されている。
排他的論理和回路３８の出力側は、アンド回路４２、４３の各入力側に直接接続されるとともに、インバータ４０を介してアンド回路４４、４５の各入力側に接続されている。排他的論理和回路３９の出力側は、アンド回路４２、４４の各入力側に直接接続されるとともに、インバータ４１を介してアンド回路４３、４５の各入力側に接続されている。また、アンド回路４２〜４５の各出力側は、対応する出力端子３３〜３６にそれぞれ接続されている。
【００２０】
次に、このような構成からなる実施形態に係るＤ／Ａ変換器の動作例について図１〜図３を参照して説明する。
例えば、いま図１および２に示すデコーダ２１にデジタル信号Ｄ２〜Ｄ０として「０１１」が入力されると、排他的論理和回路３８、３９の出力はいずも「１」となり、これがアンド回路４２に入力される。この結果、アンド回路４２の出力が「１」となり、これによりアンド回路４２により制御されるスイッチＳ３がオン状態（閉状態）となる。
【００２１】
このとき、デコーダ２１に入力されるデジタル信号Ｄ２は「０」であり、これがインバータ３７で反転されて「１」となるので、これによりスイッチＳＰ１、ＳＰ２がオン状態にある。このため、バッファ１、２の出力端子３、４からの出力電圧Ｖｏｕｔは、３Ｖとなる（図３参照）。
一方、デコーダ２１にデジタル信号Ｄ２〜Ｄ０として「１００」が入力されると、排他的論理和回路３８、３９の出力はいずも「１」となり、これがアンド回路４２に入力される。この結果、アンド回路４２の出力が「１」となり、これによりアンド回路４２により制御されるスイッチＳ３がオン状態となる。
【００２２】
このとき、デコーダ２１に入力されるデジタル信号Ｄ２は「１」であり、これがそのまま出力端子３２に出力されるので、これによりスイッチＳＮ１、ＳＮ２がオン状態にある。このため、バッファ１、２の出力端子３、４からの出力電圧Ｖｏｕｔは、−４Ｖとなる（図３参照）。
さらに、デコーダ２１にデジタル信号Ｄ２〜Ｄ０として「０００」が入力されると、排他的論理和回路３８、３９の出力はいずも「０」となる。この出力「０」はインバータ３８、３９で反転されて「１」となり、これがアンド回路４５に入力される。この結果、アンド回路４５の出力が「１」となり、これによりアンド回路４５により制御されるスイッチＳ０がオン状態となる。
【００２３】
このとき、デコーダ２１に入力されるデジタル信号Ｄ２は「０」であり、これがインバータ３７で反転されて「１」となるので、これによりスイッチＳＰ１、ＳＰ２がオン状態にある。このため、バッファ１、２の出力端子３、４からの出力電圧Ｖｏｕｔは、０Ｖとなる（図３参照）。
この実施形態に係るＤ／Ａ変換器における上記のような動作をまとめると、図３に示すようになる。
【００２４】
以上説明したように、この実施形態に係るＤ／Ａ変換器では、Ｄ／Ａ変換部において、抵抗が４個、スイッチが８個、およびバッファが２個必要となる。また、デコーダにおいては、インバータが３個、２入力のアンド回路が８個、排他的論理和回路が２個必要になる。従って、３ビットのＤ／Ａ変換器では、素子数の合計が２３個となる。
【００２５】
従って、この実施形態において、ｎビットのＤ／Ａ変換器を構成する場合には、Ｄ／Ａ変換部では抵抗が（２^n-1）個、スイッチが（２^n-1＋４）個、バッファが２個それぞれ必要になる。また、デコーダでは、インバータがｎ個、排他的論理和回路が（ｎ−１）個、（ｎ−１）入力のアンド回路が（２^n-1）個それぞれ必要となる。従って、ｎビットのＤ／Ａ変換器では、必要とする素子数は前記の各素子数を合計した値となる。
【００２６】
このため、この実施形態が、例えば８ビットの場合にはその素子数の合計が４０５個、１０ビットの場合にはその素子数の合計が１５６１個というように、必要とする素子数を従来に比べて大幅に削減させることもできる。
また、正の出力電圧を出力する場合には、基準となる出力端子４に接続される電圧は０Ｖであり、出力端子３に接続される電圧は、直列接続された抵抗から出力された電圧であるので、単調性を有する。０Ｖを出力する場合は、同一の電圧が接続されるので、出力電圧Ｖｏｕｔは確実に０Ｖとなる。
【００２７】
また、負の電圧を出力する場合には、出力端子３に接続される電圧は、抵抗Ｒ１の一端の電圧である−１Ｖが接続される。従って、出力端子４に接続される電圧は出力端子３に接続される電圧より大きいため、出力電圧Ｖｏｕｔは確実に負となる。
さらに、上記と同様に出力端子３に接続される電圧は、直列接続された抵抗から出力される電圧であるので、単調性を有している。
【００２８】
つまり、この実施形態においても、従来のような抵抗分割型Ｄ／Ａ変換器と同様に単調性が維持されている。
以上説明したように、この実施形態に係るＤ／Ａ変換器によれば、単調性や精度を確保しつつ、構成に必要とする素子数を大幅に削減でき、回路規模を小さくできる。
【００２９】
また、この実施形態に係るＤ／Ａ変換器によれば、素子数のうちスイッチを大幅に削減できるので、そのテスト時間を大幅に短縮することができる。
【００３０】
【発明の効果】
以上述べたように、本発明によれば、単調性や精度を確保しつつ、構成に必要とする素子数を大幅に削減でき、回路規模を小さくできる。
また、本発明によれば、素子数のうちスイッチの個数を大幅に削減できるので、そのテスト時間を大幅に短縮できる。
【図面の簡単な説明】
【図１】本発明の実施形態の構成を示す回路図である。
【図２】図１のデコーダの構成を示す回路図である。
【図３】本発明の実施形態の動作をまとめた図である。
【図４】従来回路の構成を示す回路図である。
【図５】図４のデコーダの構成を示す回路図である。
【図６】従来回路の動作をまとめた図である。
【符号の説明】
Ｒ１〜Ｒ４抵抗
Ｓ０〜Ｓ３スイッチ
ＳＰ１、ＳＰ２スイッチ
ＳＮ１、ＳＮ２スイッチ
１、２バッファ
３、４出力端子
６〜８入力端子
２１デコーダ
３１〜３６出力端子
３７、４０、４１インバータ
３８、３９排他的論理和回路
４２〜４５アンド回路

Claims

入力されるデジタル信号をそれに応じたアナログ信号に変換するＤ／Ａ変換器であって、
基準電圧を分圧するために直列接続する複数の抵抗と、
この複数の抵抗の分圧電圧を選択する第１のスイッチと、
前記第１のスイッチが選択する分圧電圧を基準側出力端子または出力端子に導く第２のスイッチと、
第１の基準となる電圧を前記基準側出力端子に導く第３のスイッチと、
第２の基準となる電圧を前記出力端子に導く第４のスイッチと、
前記デジタル信号に応じて前記第１のスイッチと前記第２のスイッチと前記第３のスイッチと前記第４のスイッチの所定の開閉制御を行うデコーダと、
を備えたことを特徴とするＤ／Ａ変換器。
請求項１において、
０以上を出力する場合には、０Ｖを示す電圧を前記第１の基準となる電圧として出力し、負を出力する場合には、「−１」を示す電圧を前記第２の基準となる電圧として出力することを特徴とするＤ／Ａ変換器。