JP3360298B2 - Ｄ／ａコンバータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、抵抗値Ｒの複数の
抵抗及び抵抗値２Ｒの複数の抵抗を有した、抵抗値Ｒの
前記抵抗を直列接続し、該直列接続の両端及び抵抗間の
それぞれの接続点に対して、抵抗値２Ｒの抵抗の一端が
１つずつ接続され、該直列接続の一方の端に接続された
抵抗値２Ｒの抵抗の他端がグランド電位に接続されたＲ
−２Ｒ型ラダー抵抗と、前記他端がグランド電位に接続
された抵抗値２Ｒの前記抵抗を除く抵抗値２Ｒの前記抵
抗の、前記接続点とは反対端に対して接続される、入力
されるデジタル入力信号に応じて、基準電圧又はグラン
ド電位を選択的に接続切換えするための複数のトランジ
スタスイッチ回路とを用い、前記デジタル入力信号に応
じたアナログ出力信号を、前記直列接続の前記他端がグ
ランド電位に接続された抵抗値２Ｒの前記抵抗が接続さ
れた方とは異なる方の端から得るようにしたＤ／Ａコン
バータに係り、特に、Ｒ−２Ｒ型ラダー抵抗に対して接
続されて用いられるトランジスタスイッチ回路のオン抵
抗の影響による、デジタル入力信号に対するアナログ出
力信号の直線性の誤差や偏差を低減することで、Ｄ／Ａ
変換精度の向上や、ビット精度の向上を図ることができ
るＤ／Ａコンバータに関する。
抵抗及び抵抗値２Ｒの複数の抵抗を有した、抵抗値Ｒの
前記抵抗を直列接続し、該直列接続の両端及び抵抗間の
それぞれの接続点に対して、抵抗値２Ｒの抵抗の一端が
１つずつ接続され、該直列接続の一方の端に接続された
抵抗値２Ｒの抵抗の他端がグランド電位に接続されたＲ
−２Ｒ型ラダー抵抗と、前記他端がグランド電位に接続
された抵抗値２Ｒの前記抵抗を除く抵抗値２Ｒの前記抵
抗の、前記接続点とは反対端に対して接続される、入力
されるデジタル入力信号に応じて、基準電圧又はグラン
ド電位を選択的に接続切換えするための複数のトランジ
スタスイッチ回路とを用い、前記デジタル入力信号に応
じたアナログ出力信号を、前記直列接続の前記他端がグ
ランド電位に接続された抵抗値２Ｒの前記抵抗が接続さ
れた方とは異なる方の端から得るようにしたＤ／Ａコン
バータに係り、特に、Ｒ−２Ｒ型ラダー抵抗に対して接
続されて用いられるトランジスタスイッチ回路のオン抵
抗の影響による、デジタル入力信号に対するアナログ出
力信号の直線性の誤差や偏差を低減することで、Ｄ／Ａ
変換精度の向上や、ビット精度の向上を図ることができ
るＤ／Ａコンバータに関する。
【０００２】
【従来の技術】図３は、従来から用いられているＲ−２
Ｒ型ラダー抵抗を用いるＤ／Ａコンバータの回路図であ
る。
Ｒ型ラダー抵抗を用いるＤ／Ａコンバータの回路図であ
る。
【０００３】この図３の従来例において、Ｄ０〜Ｄ（ｎ
−１）のデジタル入力信号をアナログ出力信号Ｖｏに変
換するものと仮定する。又、Ｄ０がＬＳＢ（least sign
ificant bit ）であり、Ｄ（ｎ−１）がＭＳＢ（most s
ignificant bit）であるとする。
−１）のデジタル入力信号をアナログ出力信号Ｖｏに変
換するものと仮定する。又、Ｄ０がＬＳＢ（least sign
ificant bit ）であり、Ｄ（ｎ−１）がＭＳＢ（most s
ignificant bit）であるとする。
【０００４】この図３に示されるＲ−２Ｒ型ラダー抵抗
は、合計（ｎ−１）個の、抵抗値がＲの抵抗が用いられ
ている。なお、該抵抗を、以降、抵抗Ｒと称する。又、
合計（ｎ＋１）個の抵抗値が２Ｒ（＝Ｒ×２）の抵抗が
用いられている。なお、該抵抗を、以降、抵抗２Ｒと称
する。このようなＲ−２Ｒ型ラダー抵抗では、抵抗Ｒが
直列接続され、該直列接続の抵抗Ｒ間のそれぞれの接続
点に対して、抵抗２Ｒが１つずつ、該抵抗２Ｒの一端が
接続された構造が基本となっている。
は、合計（ｎ−１）個の、抵抗値がＲの抵抗が用いられ
ている。なお、該抵抗を、以降、抵抗Ｒと称する。又、
合計（ｎ＋１）個の抵抗値が２Ｒ（＝Ｒ×２）の抵抗が
用いられている。なお、該抵抗を、以降、抵抗２Ｒと称
する。このようなＲ−２Ｒ型ラダー抵抗では、抵抗Ｒが
直列接続され、該直列接続の抵抗Ｒ間のそれぞれの接続
点に対して、抵抗２Ｒが１つずつ、該抵抗２Ｒの一端が
接続された構造が基本となっている。
【０００５】又、合計（ｎ＋１）個の抵抗２Ｒのうち、
合計ｎ個の抵抗２Ｒそれぞれに対して、１つずつ、スイ
ッチ回路Ｓ０〜Ｓ（ｎ−１）が接続されている。該スイ
ッチ回路は、抵抗２Ｒの、直列接続の抵抗Ｒ間の接続点
への接続端とは反対端に対して接続されている。
合計ｎ個の抵抗２Ｒそれぞれに対して、１つずつ、スイ
ッチ回路Ｓ０〜Ｓ（ｎ−１）が接続されている。該スイ
ッチ回路は、抵抗２Ｒの、直列接続の抵抗Ｒ間の接続点
への接続端とは反対端に対して接続されている。
【０００６】これらスイッチ回路Ｓ０〜Ｓ（ｎ−１）
は、該当する抵抗２Ｒ側に対して、基準電圧Ｖｒｅｆ又
はグランドＧＮＤを選択的に接続切換えする。これらス
イッチ回路のこのような接続切換えは、該当するデジタ
ル入力信号Ｄ０〜Ｄ（ｎ−１）の論理状態に従って行わ
れる。又、このような接続切換えの際、スイッチコント
ロール１２は、スイッチ回路Ｓ０〜Ｓ（ｎ−１）をそれ
ぞれオンオフする信号を、入力するデジタル入力信号Ｄ
０〜Ｄ（ｎ−１）に従って出力する。
は、該当する抵抗２Ｒ側に対して、基準電圧Ｖｒｅｆ又
はグランドＧＮＤを選択的に接続切換えする。これらス
イッチ回路のこのような接続切換えは、該当するデジタ
ル入力信号Ｄ０〜Ｄ（ｎ−１）の論理状態に従って行わ
れる。又、このような接続切換えの際、スイッチコント
ロール１２は、スイッチ回路Ｓ０〜Ｓ（ｎ−１）をそれ
ぞれオンオフする信号を、入力するデジタル入力信号Ｄ
０〜Ｄ（ｎ−１）に従って出力する。
【０００７】又、図４は、ＣＭＯＳ（complementary me
tal oxide semiconductor ）プロセスで製造される、Ｒ
−２Ｒ型ラダー抵抗を用いるＤ／Ａコンバータの回路図
である。
tal oxide semiconductor ）プロセスで製造される、Ｒ
−２Ｒ型ラダー抵抗を用いるＤ／Ａコンバータの回路図
である。
【０００８】この図４の従来例においても、Ｄ／Ａコン
バータはｎビットのデジタル入力信号Ｄ０〜Ｄ（ｎ−
１）をアナログ出力信号Ｖｏへと変換するものである。
ただし、入力されるデジタル信号は負論理であり、デジ
タル信号（Ｄ０バー）〜（Ｄ（ｎ−１）バー）となって
いる。又、Ｒ−２Ｒ型ラダー抵抗についても、前述の図
３と同様に構成されており、合計（ｎ−１）個の抵抗Ｒ
と、合計（ｎ＋１）個の抵抗２Ｒが用いられている。
バータはｎビットのデジタル入力信号Ｄ０〜Ｄ（ｎ−
１）をアナログ出力信号Ｖｏへと変換するものである。
ただし、入力されるデジタル信号は負論理であり、デジ
タル信号（Ｄ０バー）〜（Ｄ（ｎ−１）バー）となって
いる。又、Ｒ−２Ｒ型ラダー抵抗についても、前述の図
３と同様に構成されており、合計（ｎ−１）個の抵抗Ｒ
と、合計（ｎ＋１）個の抵抗２Ｒが用いられている。
【０００９】この図４のＲ−２Ｒ型ラダー抵抗を用いる
Ｄ／Ａコンバータでは、前述した図３のスイッチ回路Ｓ
０〜Ｓ（ｎ−１）に対応するものが、ＰチャネルＭＯＳ
（metal oxide semiconductor ）トランジスタＴＰ、及
びＮチャネルＭＯＳトランジスタＴＮを用いる、トラン
ジスタスイッチ回路となっている。このトランジスタス
イッチ回路において、ＰチャネルＭＯＳトランジスタＴ
Ｐと、ＮチャネルＭＯＳトランジスタＴＮとは直列接続
され、これらＰチャネルＭＯＳトランジスタＴＰ及びＮ
チャネルＭＯＳトランジスタＴＮのドレインは該当する
抵抗２Ｒの一端に接続されている。又、ＰチャネルＭＯ
ＳトランジスタＴＰのソースには基準電圧Ｖｒｅｆが接
続され、ＮチャネルＭＯＳトランジスタＴＮのソースに
はグランドＧＮＤが接続されている。
Ｄ／Ａコンバータでは、前述した図３のスイッチ回路Ｓ
０〜Ｓ（ｎ−１）に対応するものが、ＰチャネルＭＯＳ
（metal oxide semiconductor ）トランジスタＴＰ、及
びＮチャネルＭＯＳトランジスタＴＮを用いる、トラン
ジスタスイッチ回路となっている。このトランジスタス
イッチ回路において、ＰチャネルＭＯＳトランジスタＴ
Ｐと、ＮチャネルＭＯＳトランジスタＴＮとは直列接続
され、これらＰチャネルＭＯＳトランジスタＴＰ及びＮ
チャネルＭＯＳトランジスタＴＮのドレインは該当する
抵抗２Ｒの一端に接続されている。又、ＰチャネルＭＯ
ＳトランジスタＴＰのソースには基準電圧Ｖｒｅｆが接
続され、ＮチャネルＭＯＳトランジスタＴＮのソースに
はグランドＧＮＤが接続されている。
【００１０】次に、図５は、トランジスタスイッチ回路
の入力へインバータ回路Ｉを接続した、Ｒ−２Ｒ型ラダ
ー抵抗を用いるＤ／Ａコンバータの回路図である。
の入力へインバータ回路Ｉを接続した、Ｒ−２Ｒ型ラダ
ー抵抗を用いるＤ／Ａコンバータの回路図である。
【００１１】この図５の従来例に示されるＲ−２Ｒ型ラ
ダー抵抗を用いるＤ／Ａコンバータは、前述の図４のＤ
／Ａコンバータを２ビット構成（ｎ＝２）としたものと
考えることができるが、図示される如く、デジタル入力
信号Ｄ０、Ｄ１を入力するトランジスタスイッチ回路の
入力には、それぞれ、インバータ回路Ｉが設けられてい
る。ＰチャネルＭＯＳトランジスタＴＰ及びＮチャネル
ＭＯＳトランジスタＴＮで構成されるトランジスタスイ
ッチ回路は基本的にインバータ回路として動作するが、
このようにインバータ回路Ｉを備えることで、Ｒ−２Ｒ
型ラダー抵抗を備える当該Ｄ／Ａコンバータへ入力され
るデジタル入力信号Ｄ０、Ｄ１を正論理とすることがで
きる。
ダー抵抗を用いるＤ／Ａコンバータは、前述の図４のＤ
／Ａコンバータを２ビット構成（ｎ＝２）としたものと
考えることができるが、図示される如く、デジタル入力
信号Ｄ０、Ｄ１を入力するトランジスタスイッチ回路の
入力には、それぞれ、インバータ回路Ｉが設けられてい
る。ＰチャネルＭＯＳトランジスタＴＰ及びＮチャネル
ＭＯＳトランジスタＴＮで構成されるトランジスタスイ
ッチ回路は基本的にインバータ回路として動作するが、
このようにインバータ回路Ｉを備えることで、Ｒ−２Ｒ
型ラダー抵抗を備える当該Ｄ／Ａコンバータへ入力され
るデジタル入力信号Ｄ０、Ｄ１を正論理とすることがで
きる。
【００１２】ここで、一般的なＲ−２Ｒ型ラダー抵抗を
用いるＤ／Ａコンバータでは、図５のノードＡ１とＡ４
との間の抵抗値（＝Ｒ×２）と、ノードＡ１からＡ２、
オン状態のＮチャネルＭＯＳトランジスタＴＮを経てノ
ードＡ３に至る抵抗値（＝Ｒ×２）とが等しくなること
を前提として設計されている。従って、例えばノードＡ
２とＡ３との間にあるＮチャネルＭＯＳトランジスタＴ
Ｎをも含め、トランジスタスイッチ回路として用いられ
るすべてのＮチャネルＭＯＳトランジスタＴＮ、更に
は、同じくトランジスタスイッチ回路に用いられるＰチ
ャネルＭＯＳトランジスタＴＰの、いずれのトランジス
タのソースとドレインとの間のオン抵抗の抵抗値は、ゼ
ロとなることを理想としている。
用いるＤ／Ａコンバータでは、図５のノードＡ１とＡ４
との間の抵抗値（＝Ｒ×２）と、ノードＡ１からＡ２、
オン状態のＮチャネルＭＯＳトランジスタＴＮを経てノ
ードＡ３に至る抵抗値（＝Ｒ×２）とが等しくなること
を前提として設計されている。従って、例えばノードＡ
２とＡ３との間にあるＮチャネルＭＯＳトランジスタＴ
Ｎをも含め、トランジスタスイッチ回路として用いられ
るすべてのＮチャネルＭＯＳトランジスタＴＮ、更に
は、同じくトランジスタスイッチ回路に用いられるＰチ
ャネルＭＯＳトランジスタＴＰの、いずれのトランジス
タのソースとドレインとの間のオン抵抗の抵抗値は、ゼ
ロとなることを理想としている。
【００１３】しかしながら、このようなトランジスタス
イッチ回路に用いられるＰチャネルＭＯＳトランジスタ
ＴＰやＮチャネルＭＯＳトランジスタＴＮには何らかの
オン抵抗の抵抗値が存在する。このようなＰチャネルＭ
ＯＳトランジスタＴＰやＮチャネルＭＯＳトランジスタ
のオン抵抗の抵抗値が存在すると、ノードＡ１からＡ４
までの回路と、ノードＡ１からＡ２を経てＡ３までの回
路との間に、抵抗値の大きさのアンバランスが生じてし
まう。すると、このようなオン抵抗の影響によって、入
力されるデジタル入力信号に対するＤ／Ａ変換されたア
ナログ出力信号の直線性（積分直線性）の誤差（以降、
Ｄ／Ａ変換の直線性の誤差とも称する）や偏差が生じて
しまい、オン抵抗の影響によってＤ／Ａ変換の誤差を生
じてしまう。
イッチ回路に用いられるＰチャネルＭＯＳトランジスタ
ＴＰやＮチャネルＭＯＳトランジスタＴＮには何らかの
オン抵抗の抵抗値が存在する。このようなＰチャネルＭ
ＯＳトランジスタＴＰやＮチャネルＭＯＳトランジスタ
のオン抵抗の抵抗値が存在すると、ノードＡ１からＡ４
までの回路と、ノードＡ１からＡ２を経てＡ３までの回
路との間に、抵抗値の大きさのアンバランスが生じてし
まう。すると、このようなオン抵抗の影響によって、入
力されるデジタル入力信号に対するＤ／Ａ変換されたア
ナログ出力信号の直線性（積分直線性）の誤差（以降、
Ｄ／Ａ変換の直線性の誤差とも称する）や偏差が生じて
しまい、オン抵抗の影響によってＤ／Ａ変換の誤差を生
じてしまう。
【００１４】このため、特開平２−１３０１４では、こ
のようなオン抵抗の影響を補正するため、抵抗値ｒのオ
ン抵抗を持つスイッチを、Ｒ−２Ｒ型ラダー抵抗内の随
所に配置するようにしている。該特開平２−１３０１４
では、このような抵抗値ｒのオン抵抗を配置すること
で、前述のようなアンバランスを解消して、Ｄ／Ａ変換
の直線性の誤差や偏差を低減するようにしている。
のようなオン抵抗の影響を補正するため、抵抗値ｒのオ
ン抵抗を持つスイッチを、Ｒ−２Ｒ型ラダー抵抗内の随
所に配置するようにしている。該特開平２−１３０１４
では、このような抵抗値ｒのオン抵抗を配置すること
で、前述のようなアンバランスを解消して、Ｄ／Ａ変換
の直線性の誤差や偏差を低減するようにしている。
【００１５】
【発明が解決しようとする課題】しかしながら、前述の
特開平２−１３０１４では、トランジスタスイッチ回路
のトランジスタのオン抵抗による誤差を補正するために
用いる、抵抗値ｒのオン抵抗を持つスイッチは、Ｄ／Ａ
コンバータの動作によって、その抵抗値ｒが変動してし
まうという問題がある。
特開平２−１３０１４では、トランジスタスイッチ回路
のトランジスタのオン抵抗による誤差を補正するために
用いる、抵抗値ｒのオン抵抗を持つスイッチは、Ｄ／Ａ
コンバータの動作によって、その抵抗値ｒが変動してし
まうという問題がある。
【００１６】例えば図６は、特開平２−１３０１４の１
つの実施例であるが、Ｒ−２Ｒ型ラダー抵抗中に、符号
Ｘで示されるオン抵抗の抵抗値がｒのＭＯＳトランジス
タを用いるスイッチが随所に配置されている。
つの実施例であるが、Ｒ−２Ｒ型ラダー抵抗中に、符号
Ｘで示されるオン抵抗の抵抗値がｒのＭＯＳトランジス
タを用いるスイッチが随所に配置されている。
【００１７】ここで、この図６におけるノードＢ１の電
位は、ＭＯＳスイッチ２のオンオフによって変動する。
このように電位が変動すると、このノードＢ１の図中左
側にある、あるいはこのノードＢ１の周辺にあるＭＯＳ
トランジスタを用いるスイッチＸのソースやドレインに
かかる電圧、又ソースとドレインとの間の電圧が変動し
てしまい、これによって該スイッチＸのオン抵抗の抵抗
値が変動してしまう。このようにスイッチＸのオン抵抗
の抵抗値が変動してしまうと、トランジスタスイッチ回
路のオン抵抗の影響を正確に補正することができず、例
えば図６中のＭＯＳスイッチ１〜３のオン抵抗の影響を
正確に補正することができない。
位は、ＭＯＳスイッチ２のオンオフによって変動する。
このように電位が変動すると、このノードＢ１の図中左
側にある、あるいはこのノードＢ１の周辺にあるＭＯＳ
トランジスタを用いるスイッチＸのソースやドレインに
かかる電圧、又ソースとドレインとの間の電圧が変動し
てしまい、これによって該スイッチＸのオン抵抗の抵抗
値が変動してしまう。このようにスイッチＸのオン抵抗
の抵抗値が変動してしまうと、トランジスタスイッチ回
路のオン抵抗の影響を正確に補正することができず、例
えば図６中のＭＯＳスイッチ１〜３のオン抵抗の影響を
正確に補正することができない。
【００１８】このように、特開平２−１３０１４におい
ても、Ｒ−２Ｒ型ラダー抵抗を用いるＤ／Ａコンバータ
のトランジスタスイッチ回路のオン抵抗の影響による、
デジタル入力信号に対するアナログ出力信号の直線性の
誤差や偏差を十分に低減することができず、Ｄ／Ａ変換
精度の向上や、ビット精度の向上には限界があるという
問題がある。
ても、Ｒ−２Ｒ型ラダー抵抗を用いるＤ／Ａコンバータ
のトランジスタスイッチ回路のオン抵抗の影響による、
デジタル入力信号に対するアナログ出力信号の直線性の
誤差や偏差を十分に低減することができず、Ｄ／Ａ変換
精度の向上や、ビット精度の向上には限界があるという
問題がある。
【００１９】本発明は、前記従来の問題点を解決するべ
くなされたもので、Ｒ−２Ｒ型ラダー抵抗に対して接続
されて用いられるトランジスタスイッチ回路のオン抵抗
の影響による、デジタル入力信号に対するアナログ出力
信号の直線性の誤差や偏差を低減することで、Ｄ／Ａ変
換精度の向上や、ビット精度の向上を図ることができる
Ｄ／Ａコンバータを提供することを目的とする。
くなされたもので、Ｒ−２Ｒ型ラダー抵抗に対して接続
されて用いられるトランジスタスイッチ回路のオン抵抗
の影響による、デジタル入力信号に対するアナログ出力
信号の直線性の誤差や偏差を低減することで、Ｄ／Ａ変
換精度の向上や、ビット精度の向上を図ることができる
Ｄ／Ａコンバータを提供することを目的とする。
【００２０】
【課題を解決するための手段】本発明は、抵抗値Ｒの複
数の抵抗及び抵抗値２Ｒの複数の抵抗を有した、抵抗値
Ｒの前記抵抗を直列接続し、該直列接続の両端及び抵抗
間のそれぞれの接続点に対して、抵抗値２Ｒの抵抗の一
端が１つずつ接続され、該直列接続の一方の端に接続さ
れた抵抗値２Ｒの抵抗の他端がグランド電位に接続され
たＲ−２Ｒ型ラダー抵抗と、前記他端がグランド電位に
接続された抵抗値２Ｒの前記抵抗を除く抵抗値２Ｒの前
記抵抗の、前記接続点とは反対端に対して接続される、
入力されるデジタル入力信号に応じて、基準電圧又はグ
ランド電位を選択的に接続切換えするための複数のトラ
ンジスタスイッチ回路とを用い、前記デジタル入力信号
に応じたアナログ出力信号を、前記直列接続の前記他端
がグランド電位に接続された抵抗値２Ｒの前記抵抗が接
続された方とは異なる方の端から得るようにしたＤ／Ａ
コンバータにおいて、前記他端がグランド電位に接続さ
れた抵抗値２Ｒの前記抵抗とグランド電位との間に、前
記デジタル入力信号に応じて抵抗値が変化するバランス
抵抗が挿入されていることにより、前記課題を解決した
ものである。
数の抵抗及び抵抗値２Ｒの複数の抵抗を有した、抵抗値
Ｒの前記抵抗を直列接続し、該直列接続の両端及び抵抗
間のそれぞれの接続点に対して、抵抗値２Ｒの抵抗の一
端が１つずつ接続され、該直列接続の一方の端に接続さ
れた抵抗値２Ｒの抵抗の他端がグランド電位に接続され
たＲ−２Ｒ型ラダー抵抗と、前記他端がグランド電位に
接続された抵抗値２Ｒの前記抵抗を除く抵抗値２Ｒの前
記抵抗の、前記接続点とは反対端に対して接続される、
入力されるデジタル入力信号に応じて、基準電圧又はグ
ランド電位を選択的に接続切換えするための複数のトラ
ンジスタスイッチ回路とを用い、前記デジタル入力信号
に応じたアナログ出力信号を、前記直列接続の前記他端
がグランド電位に接続された抵抗値２Ｒの前記抵抗が接
続された方とは異なる方の端から得るようにしたＤ／Ａ
コンバータにおいて、前記他端がグランド電位に接続さ
れた抵抗値２Ｒの前記抵抗とグランド電位との間に、前
記デジタル入力信号に応じて抵抗値が変化するバランス
抵抗が挿入されていることにより、前記課題を解決した
ものである。
【００２１】又、前記Ｄ／Ａコンバータにおいて、前記
バランス抵抗が、前記トランジスタスイッチ回路を構成
するＮチャネルＭＯＳトランジスタのオン抵抗とほぼ同
一のオン抵抗をもつ２つのＮチャネルＭＯＳトランジス
タの並列接続で構成され、一方のゲートは電源電圧に接
続され、他方のゲートは前記デジタル入力信号に応じて
制御されていることにより、前記課題を解決したもので
ある。
バランス抵抗が、前記トランジスタスイッチ回路を構成
するＮチャネルＭＯＳトランジスタのオン抵抗とほぼ同
一のオン抵抗をもつ２つのＮチャネルＭＯＳトランジス
タの並列接続で構成され、一方のゲートは電源電圧に接
続され、他方のゲートは前記デジタル入力信号に応じて
制御されていることにより、前記課題を解決したもので
ある。
【００２２】
【００２３】
【発明の実施の形態】以下、図を用いて本発明の実施形
態の形態を詳細に説明する。
態の形態を詳細に説明する。
【００２４】図１は、本発明が適用された第１実施形態
のＲ−２Ｒ型ラダー抵抗を用いるＤ／Ａコンバータの回
路図である。
のＲ−２Ｒ型ラダー抵抗を用いるＤ／Ａコンバータの回
路図である。
【００２５】この図１のＤ／Ａコンバータは、Ｒ−２Ｒ
型ラダー抵抗を用いる前述した図４の従来例のＤ／Ａコ
ンバータに対して本発明を適用したものとも言える。こ
の図１のＤ／Ａコンバータは、図４の従来例に対して、
ＮチャネルＭＯＳトランジスタＴＮＡ１及びＴＮＡ２で
構成されるバランス抵抗を備えるようにしたことで、本
発明を適用したものである。本実施形態の該バランス抵
抗は、特にデジタル入力信号Ｄ０〜Ｄ（ｎ−１）に応じ
て補正制御回路５が出力する制御信号ＳＥによって抵抗
値が変化するものであり、又、デジタル入力信号Ｄ０〜
Ｄ（ｎ−１）に応じて、特に２段階で抵抗値が変化す
る。
型ラダー抵抗を用いる前述した図４の従来例のＤ／Ａコ
ンバータに対して本発明を適用したものとも言える。こ
の図１のＤ／Ａコンバータは、図４の従来例に対して、
ＮチャネルＭＯＳトランジスタＴＮＡ１及びＴＮＡ２で
構成されるバランス抵抗を備えるようにしたことで、本
発明を適用したものである。本実施形態の該バランス抵
抗は、特にデジタル入力信号Ｄ０〜Ｄ（ｎ−１）に応じ
て補正制御回路５が出力する制御信号ＳＥによって抵抗
値が変化するものであり、又、デジタル入力信号Ｄ０〜
Ｄ（ｎ−１）に応じて、特に２段階で抵抗値が変化す
る。
【００２６】ここで、本実施形態のトランジスタスイッ
チ回路を構成するＰチャネルＭＯＳトランジスタＴＰの
オン抵抗の抵抗値をｒｐとし、ＮチャネルＭＯＳトラン
ジスタＴＮのオン抵抗の抵抗値をｒｎとする。本実施形
態のバランス抵抗のオン抵抗の抵抗値の大きさは、オン
抵抗ｒｐやｒｎに依存する、トランジスタスイッチ回路
のオン抵抗の抵抗値の大きさを考慮して抵抗値が定めら
れている。即ち、該バランス抵抗の抵抗値を決定する、
該バランス抵抗中のＮチャネルＭＯＳトランジスタＴＮ
Ａ１及びＴＮＡ２のオン抵抗の抵抗値が、トランジスタ
スイッチ回路中のＮチャネルＭＯＳトランジスタＴＮの
オン抵抗の抵抗値の大きさを配慮して定められており、
具体的には該ＮチャネルＭＯＳトランジスタＴＮのオン
抵抗ｒｎと同一とされている。ＮチャネルＭＯＳトラン
ジスタＴＮＡ１及びＴＮＡ２のトランジスタサイズは、
ＮチャネルＭＯＳトランジスタＴＮや、更にはＰチャネ
ルＭＯＳトランジスタＴＰと同じになっている。
チ回路を構成するＰチャネルＭＯＳトランジスタＴＰの
オン抵抗の抵抗値をｒｐとし、ＮチャネルＭＯＳトラン
ジスタＴＮのオン抵抗の抵抗値をｒｎとする。本実施形
態のバランス抵抗のオン抵抗の抵抗値の大きさは、オン
抵抗ｒｐやｒｎに依存する、トランジスタスイッチ回路
のオン抵抗の抵抗値の大きさを考慮して抵抗値が定めら
れている。即ち、該バランス抵抗の抵抗値を決定する、
該バランス抵抗中のＮチャネルＭＯＳトランジスタＴＮ
Ａ１及びＴＮＡ２のオン抵抗の抵抗値が、トランジスタ
スイッチ回路中のＮチャネルＭＯＳトランジスタＴＮの
オン抵抗の抵抗値の大きさを配慮して定められており、
具体的には該ＮチャネルＭＯＳトランジスタＴＮのオン
抵抗ｒｎと同一とされている。ＮチャネルＭＯＳトラン
ジスタＴＮＡ１及びＴＮＡ２のトランジスタサイズは、
ＮチャネルＭＯＳトランジスタＴＮや、更にはＰチャネ
ルＭＯＳトランジスタＴＰと同じになっている。
【００２７】ここで、この図１において、補正制御回路
５は、デジタル入力信号Ｄ０〜Ｄ（ｎ−１）に応じて、
本実施形態のバランス抵抗の抵抗値を設定する制御信号
ＳＥを生成する。制御信号ＳＥがＨ状態となると、バラ
ンス抵抗のＮチャネルＭＯＳトランジスタＴＮＡ１及び
ＴＮＡ２はいずれもオン状態となり、従ってノードＡ４
とＡ５との間の抵抗値は（ｒｎ／２）となる。一方、制
御信号ＳＥがＬ状態となると、ＮチャネルＭＯＳトラン
ジスタＴＮＡ１はオフ状態となり、ＮチャネルＭＯＳト
ランジスタＴＮＡ２はオン状態となる。従って、このよ
うに制御信号ＳＥがＬ状態となると、ノードＡ４とＡ５
との間の抵抗値はｒｎとなる。このように、本実施形態
のバランス抵抗は、制御信号ＳＥがＨ状態であれば抵抗
値が（ｒｎ／２）となり、Ｌ状態であれば抵抗値がｒｎ
となる。
５は、デジタル入力信号Ｄ０〜Ｄ（ｎ−１）に応じて、
本実施形態のバランス抵抗の抵抗値を設定する制御信号
ＳＥを生成する。制御信号ＳＥがＨ状態となると、バラ
ンス抵抗のＮチャネルＭＯＳトランジスタＴＮＡ１及び
ＴＮＡ２はいずれもオン状態となり、従ってノードＡ４
とＡ５との間の抵抗値は（ｒｎ／２）となる。一方、制
御信号ＳＥがＬ状態となると、ＮチャネルＭＯＳトラン
ジスタＴＮＡ１はオフ状態となり、ＮチャネルＭＯＳト
ランジスタＴＮＡ２はオン状態となる。従って、このよ
うに制御信号ＳＥがＬ状態となると、ノードＡ４とＡ５
との間の抵抗値はｒｎとなる。このように、本実施形態
のバランス抵抗は、制御信号ＳＥがＨ状態であれば抵抗
値が（ｒｎ／２）となり、Ｌ状態であれば抵抗値がｒｎ
となる。
【００２８】ここで、この図１において、ノードＡ１か
ら見たノードＡ５までのインピーダンスを考える。制御
信号ＳＥがＨ状態であれば、該インピーダンスは（２Ｒ
＋ｒｎ／２）となる。一方、制御信号ＳＥがＬ状態であ
れば、該インピーダンスは（２Ｒ＋ｒｎ）となる。
ら見たノードＡ５までのインピーダンスを考える。制御
信号ＳＥがＨ状態であれば、該インピーダンスは（２Ｒ
＋ｒｎ／２）となる。一方、制御信号ＳＥがＬ状態であ
れば、該インピーダンスは（２Ｒ＋ｒｎ）となる。
【００２９】Ｄ／Ａコンバータ全体で用いられる全ての
トランジスタスイッチ回路の、Ｄ／Ａ変換の直線性に対
するオン抵抗の影響は、デジタル入力信号Ｄ０〜Ｄ（ｎ
−１）で示される値の大きさによって変化する。従っ
て、該影響の変化に対応すべく、デジタル入力信号Ｄ０
〜Ｄ（ｎ−１）の値の大きさに応じて補正制御回路５に
おいて制御信号ＳＥを選択的にＨ状態又はＬ状態とす
る。このようにすれば、このようなトランジスタスイッ
チ回路のオン抵抗の影響をより適切に補正することがで
きる、より適切なバランス抵抗の抵抗値を設定すること
ができ、より適切なノードＡ１から見たノードＡ５まで
のインピーダンスを設定することができる。この際、補
正制御回路５は、デジタル入力信号Ｄ０〜Ｄ（ｎ−１）
の値の大きさに応じた制御信号ＳＥを出力するものであ
り、一般的な組み合わせ回路で構成することができる。
トランジスタスイッチ回路の、Ｄ／Ａ変換の直線性に対
するオン抵抗の影響は、デジタル入力信号Ｄ０〜Ｄ（ｎ
−１）で示される値の大きさによって変化する。従っ
て、該影響の変化に対応すべく、デジタル入力信号Ｄ０
〜Ｄ（ｎ−１）の値の大きさに応じて補正制御回路５に
おいて制御信号ＳＥを選択的にＨ状態又はＬ状態とす
る。このようにすれば、このようなトランジスタスイッ
チ回路のオン抵抗の影響をより適切に補正することがで
きる、より適切なバランス抵抗の抵抗値を設定すること
ができ、より適切なノードＡ１から見たノードＡ５まで
のインピーダンスを設定することができる。この際、補
正制御回路５は、デジタル入力信号Ｄ０〜Ｄ（ｎ−１）
の値の大きさに応じた制御信号ＳＥを出力するものであ
り、一般的な組み合わせ回路で構成することができる。
【００３０】このように本実施形態では、本発明を適用
して、Ｒ−２Ｒ型ラダー抵抗に対して接続されて用いら
れるトランジスタスイッチ回路のオン抵抗の影響によ
る、デジタル入力信号に対するアナログ出力信号の直線
性の誤差や偏差を低減することで、Ｄ／Ａ変換精度の向
上や、ビット精度の向上を図ることができる。又、本実
施形態では前述のようにバランス抵抗の抵抗値がデジタ
ル入力信号Ｄ０〜Ｄ（ｎ−１）に応じて変化されるた
め、該バランス抵抗による補正の度合をデジタル入力信
号Ｄ０〜Ｄ（ｎ−１）に応じて変化させ、デジタル入力
信号Ｄ０〜Ｄ（ｎ−１）に対するアナログ出力信号Ｖｏ
の直線性の誤差や偏差を更に低減することができる。
又、このようにバランス抵抗が可変抵抗であるものの、
抵抗値が２段階で変化するものとされているため、構成
や動作の単純化と、誤差や偏差低減及び精度向上とのバ
ランスを取りながら、いずれも向上することができる。
して、Ｒ−２Ｒ型ラダー抵抗に対して接続されて用いら
れるトランジスタスイッチ回路のオン抵抗の影響によ
る、デジタル入力信号に対するアナログ出力信号の直線
性の誤差や偏差を低減することで、Ｄ／Ａ変換精度の向
上や、ビット精度の向上を図ることができる。又、本実
施形態では前述のようにバランス抵抗の抵抗値がデジタ
ル入力信号Ｄ０〜Ｄ（ｎ−１）に応じて変化されるた
め、該バランス抵抗による補正の度合をデジタル入力信
号Ｄ０〜Ｄ（ｎ−１）に応じて変化させ、デジタル入力
信号Ｄ０〜Ｄ（ｎ−１）に対するアナログ出力信号Ｖｏ
の直線性の誤差や偏差を更に低減することができる。
又、このようにバランス抵抗が可変抵抗であるものの、
抵抗値が２段階で変化するものとされているため、構成
や動作の単純化と、誤差や偏差低減及び精度向上とのバ
ランスを取りながら、いずれも向上することができる。
【００３１】図２は、本発明が適用された第２実施形態
のＲ−２Ｒ型ラダー抵抗を用いるＤ／Ａコンバータの回
路図である。
のＲ−２Ｒ型ラダー抵抗を用いるＤ／Ａコンバータの回
路図である。
【００３２】この図２に示されるＤ／Ａコンバータは、
Ｒ−２Ｒ型ラダー抵抗を用いる前述した図５の従来例に
対して本発明を適用したものである。この図２のＤ／Ａ
コンバータは、図５の従来例に対して、ＮチャネルＭＯ
ＳトランジスタＴＮＡ１及びＴＮＡ２で構成されるバラ
ンス抵抗を備えたものである。該バランス抵抗は、抵抗
値が変化する可変抵抗とされているが、この抵抗値はＡ
ＮＤ論理ゲートＧ１が出力する制御信号ＳＥによって設
定される。
Ｒ−２Ｒ型ラダー抵抗を用いる前述した図５の従来例に
対して本発明を適用したものである。この図２のＤ／Ａ
コンバータは、図５の従来例に対して、ＮチャネルＭＯ
ＳトランジスタＴＮＡ１及びＴＮＡ２で構成されるバラ
ンス抵抗を備えたものである。該バランス抵抗は、抵抗
値が変化する可変抵抗とされているが、この抵抗値はＡ
ＮＤ論理ゲートＧ１が出力する制御信号ＳＥによって設
定される。
【００３３】なお、デジタル入力信号Ｄ０及びＤ１の論
理状態の組み合わせ（コード）に対して、ＡＮＤ論理ゲ
ートＧ１が出力する制御信号ＳＥの論理状態は下記の表
の通りである。ここで、本実施形態のトランジスタスイ
ッチ回路のＰチャネルＭＯＳトランジスタＴＰのオン抵
抗の抵抗値をｒｐとし、ＮチャネルＭＯＳトランジスタ
ＴＮのオン抵抗の抵抗値をｒｎとする。又、前述のＲ−
２Ｒ型ラダー抵抗の構成で言及した抵抗値Ｒについて、
該抵抗値Ｒに対するオン抵抗の抵抗値の比αを定義し、
これらオン抵抗ｒｐ及びｒｎがいずれもαＲにほぼ等し
いものとする。このとき、デジタル入力信号Ｄ０及びＤ
１の各コードにおける、実際のアナログ出力信号Ｖｏ
と、（ｒｐ＝ｒｎ＝０）とされる理想的な状態でのアナ
ログ出力信号Ｖｏとの格差ΔＶを算出すると、図５の従
来例と本実施形態とはそれぞれ下記の表の通りとなる。
ただし、α2 ≒０と近似している。
理状態の組み合わせ（コード）に対して、ＡＮＤ論理ゲ
ートＧ１が出力する制御信号ＳＥの論理状態は下記の表
の通りである。ここで、本実施形態のトランジスタスイ
ッチ回路のＰチャネルＭＯＳトランジスタＴＰのオン抵
抗の抵抗値をｒｐとし、ＮチャネルＭＯＳトランジスタ
ＴＮのオン抵抗の抵抗値をｒｎとする。又、前述のＲ−
２Ｒ型ラダー抵抗の構成で言及した抵抗値Ｒについて、
該抵抗値Ｒに対するオン抵抗の抵抗値の比αを定義し、
これらオン抵抗ｒｐ及びｒｎがいずれもαＲにほぼ等し
いものとする。このとき、デジタル入力信号Ｄ０及びＤ
１の各コードにおける、実際のアナログ出力信号Ｖｏ
と、（ｒｐ＝ｒｎ＝０）とされる理想的な状態でのアナ
ログ出力信号Ｖｏとの格差ΔＶを算出すると、図５の従
来例と本実施形態とはそれぞれ下記の表の通りとなる。
ただし、α2 ≒０と近似している。
【００３４】
【表１】
【００３５】上記の表から明らかな如く、本実施形態に
よれば、格差ΔＶは従来例より小さく抑えることができ
る。例えば、デジタル入力信号Ｄ１及びＤ０がそれぞれ
“１”及び“１”の場合、本実施形態の格差ΔＶは従来
例に対して、約（１／３．５）となる。又、デジタル入
力信号Ｄ１及びＤ０がそれぞれ“１”及び“０”の場
合、本実施形態の格差ΔＶは従来例に対して、約（１／
１．５）となる。又、デジタル入力信号Ｄ１及びＤ０が
それぞれ“０”及び“１”の場合、本実施形態の格差Δ
Ｖは従来例に対して、約（１／２）となる。このように
本実施形態では、従来例に対して格差ΔＶを小さくする
ことができ、Ｄ／Ａ変換精度を向上することができる。
よれば、格差ΔＶは従来例より小さく抑えることができ
る。例えば、デジタル入力信号Ｄ１及びＤ０がそれぞれ
“１”及び“１”の場合、本実施形態の格差ΔＶは従来
例に対して、約（１／３．５）となる。又、デジタル入
力信号Ｄ１及びＤ０がそれぞれ“１”及び“０”の場
合、本実施形態の格差ΔＶは従来例に対して、約（１／
１．５）となる。又、デジタル入力信号Ｄ１及びＤ０が
それぞれ“０”及び“１”の場合、本実施形態の格差Δ
Ｖは従来例に対して、約（１／２）となる。このように
本実施形態では、従来例に対して格差ΔＶを小さくする
ことができ、Ｄ／Ａ変換精度を向上することができる。
【００３６】このように、本実施形態によれば本発明を
適用して、２ビットのＲ−２Ｒ型ラダー抵抗を用いるＤ
／Ａコンバータにおいて、Ｒ−２Ｒ型ラダー抵抗に対し
て接続されて用いられるトランジスタスイッチ回路のオ
ン抵抗の影響による、デジタル入力信号に対するアナロ
グ出力信号の直線性の誤差や偏差を低減することで、Ｄ
／Ａ変換精度の向上や、ビット精度の向上を図ることが
できるという優れた効果を得ることができる。
適用して、２ビットのＲ−２Ｒ型ラダー抵抗を用いるＤ
／Ａコンバータにおいて、Ｒ−２Ｒ型ラダー抵抗に対し
て接続されて用いられるトランジスタスイッチ回路のオ
ン抵抗の影響による、デジタル入力信号に対するアナロ
グ出力信号の直線性の誤差や偏差を低減することで、Ｄ
／Ａ変換精度の向上や、ビット精度の向上を図ることが
できるという優れた効果を得ることができる。
【００３７】
【発明の効果】以上説明した通り、本発明によれば、Ｒ
−２Ｒ型ラダー抵抗に対して接続されて用いられるトラ
ンジスタスイッチ回路のオン抵抗の影響による、デジタ
ル入力信号に対するアナログ出力信号の直線性の誤差や
偏差を低減することで、Ｄ／Ａ変換精度の向上や、ビッ
ト精度の向上を図ることができるという優れた効果を得
ることができる。
−２Ｒ型ラダー抵抗に対して接続されて用いられるトラ
ンジスタスイッチ回路のオン抵抗の影響による、デジタ
ル入力信号に対するアナログ出力信号の直線性の誤差や
偏差を低減することで、Ｄ／Ａ変換精度の向上や、ビッ
ト精度の向上を図ることができるという優れた効果を得
ることができる。
【図１】本発明が適用された第１実施形態のＤ／Ａコン
バータの回路図
バータの回路図
【図２】本発明が適用された第２実施形態のＤ／Ａコン
バータの回路図
バータの回路図
【図３】従来のＲ−２Ｒ型ラダー抵抗を用いるｎビット
のＤ／Ａコンバータの回路図
のＤ／Ａコンバータの回路図
【図４】従来のＣＭＯＳプロセスで製造されるＲ−２Ｒ
型ラダー抵抗を用いるｎビットのＤ／Ａコンバータの回
路図
型ラダー抵抗を用いるｎビットのＤ／Ａコンバータの回
路図
【図５】従来のＣＭＯＳプロセスで製造されるＲ−２Ｒ
型ラダー抵抗を用いる２ビットのＤ／Ａコンバータの回
路図
型ラダー抵抗を用いる２ビットのＤ／Ａコンバータの回
路図
【図６】従来のＭＯＳスイッチのオン抵抗の補正を行っ
たＲ−２Ｒ型ラダー抵抗を用いるＤ／Ａコンバータの回
路図
たＲ−２Ｒ型ラダー抵抗を用いるＤ／Ａコンバータの回
路図
Ｒ…Ｒ−２Ｒ型ラダー抵抗に用いられる抵抗値がＲの抵
抗 ２Ｒ…Ｒ−２Ｒ型ラダー抵抗に用いられる抵抗値が（Ｒ
×２）の抵抗 ＴＰ…ＰチャネルＭＯＳトランジスタ ＴＮ、ＴＮＡ１、ＴＮＡ２…ＮチャネルＭＯＳトランジ
スタ Ｉ…インバータ回路 Ｇ１…ＡＮＤ論理ゲート ５…補正制御回路 １２…スイッチコントロール Ｄ０〜Ｄ（ｎ−１）…正論理のデジタル入力信号 （Ｄ０バー）〜（Ｄ（ｎ−１）バー）…負論理のデジタ
ル入力信号 Ｖｏ…アナログ出力信号 Ｖｒｅｆ…基準電圧 ＧＮＤ…グランド ＳＥ…制御信号
抗 ２Ｒ…Ｒ−２Ｒ型ラダー抵抗に用いられる抵抗値が（Ｒ
×２）の抵抗 ＴＰ…ＰチャネルＭＯＳトランジスタ ＴＮ、ＴＮＡ１、ＴＮＡ２…ＮチャネルＭＯＳトランジ
スタ Ｉ…インバータ回路 Ｇ１…ＡＮＤ論理ゲート ５…補正制御回路 １２…スイッチコントロール Ｄ０〜Ｄ（ｎ−１）…正論理のデジタル入力信号 （Ｄ０バー）〜（Ｄ（ｎ−１）バー）…負論理のデジタ
ル入力信号 Ｖｏ…アナログ出力信号 Ｖｒｅｆ…基準電圧 ＧＮＤ…グランド ＳＥ…制御信号
Claims (2)
- 【請求項１】抵抗値Ｒの複数の抵抗及び抵抗値２Ｒの複
数の抵抗を有した、抵抗値Ｒの前記抵抗を直列接続し、
該直列接続の両端及び抵抗間のそれぞれの接続点に対し
て、抵抗値２Ｒの抵抗の一端が１つずつ接続され、該直
列接続の一方の端に接続された抵抗値２Ｒの抵抗の他端
がグランド電位に接続されたＲ−２Ｒ型ラダー抵抗と、
前記他端がグランド電位に接続された抵抗値２Ｒの前記
抵抗を除く抵抗値２Ｒの前記抵抗の、前記接続点とは反
対端に対して接続される、入力されるデジタル入力信号
に応じて、基準電圧又はグランド電位を選択的に接続切
換えするための複数のトランジスタスイッチ回路とを用
い、前記デジタル入力信号に応じたアナログ出力信号
を、前記直列接続の前記他端がグランド電位に接続され
た抵抗値２Ｒの前記抵抗が接続された方とは異なる方の
端から得るようにしたＤ／Ａコンバータにおいて、前記他端がグランド電位に接続された抵抗値２Ｒの前記
抵抗とグランド電位との間に、前記デジタル入力信号に
応じて抵抗値が変化するバランス抵抗が挿入されている
ことを特徴とするＤ／Ａコンバータ。 - 【請求項２】請求項１において、 前記バランス抵抗が、前記トランジスタスイッチ回路を
構成するＮチャネルＭＯＳトランジスタのオン抵抗とほ
ぼ同一のオン抵抗をもつ２つのＮチャネルＭＯＳトラン
ジスタの並列接続で構成され、一方のゲートは電源電圧
に接続され、他方のゲートは前記デジタル入力信号に応
じて制御されていることを特徴とするＤ／Ａコンバー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27560595A JP3360298B2 (ja) | 1995-10-24 | 1995-10-24 | Ｄ／ａコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27560595A JP3360298B2 (ja) | 1995-10-24 | 1995-10-24 | Ｄ／ａコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09121159A JPH09121159A (ja) | 1997-05-06 |
| JP3360298B2 true JP3360298B2 (ja) | 2002-12-24 |
Family
ID=17557779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27560595A Expired - Fee Related JP3360298B2 (ja) | 1995-10-24 | 1995-10-24 | Ｄ／ａコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3360298B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7333060B2 (ja) * | 2019-09-26 | 2023-08-24 | 株式会社テックイデア | イメージセンサ |
-
1995
- 1995-10-24 JP JP27560595A patent/JP3360298B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09121159A (ja) | 1997-05-06 |
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