JPH08307271A - Ａ−ｄ変換器 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵの負担にならずリアルタイム性を確保
しながら比較モードを実行することのできるＡ−Ｄ変換
器を得る。 【構成】 選択された比較モードにおいて使用される比
較データを格納する比較値レジスタと、前記比較モード
における比較処理により得られた比較結果が格納される
コンパレートデータレジスタと、起動パルスを基に前記
比較値レジスタに格納された比較データにより入力アナ
ログ信号に対し比較動作を行った際の比較結果を前記コ
ンパレートデータレジスタへ格納する制御手段とを備え
たＡ−Ｄ変換器である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、入力されたアナログ
信号を逐次近似レジスタに設定されたデータを基にディ
ジタルデータに変換する逐次比較型のＡ−Ｄ変換器に関
するものである。

【０００２】

【従来の技術】図９は、例えば「三菱ワンチップマイク
ロコンピュータ ユーザーズマニュアル」１９９３年２
月 三菱電機株式会社半導体営業企画部発行 第２−３
０４頁に示された。従来のＡ−Ｄ変換器の構成を示す機
能ブロック図である。このＡ−Ｄ変換器は、通常のＡ−
Ｄ変換モードと設定された値に対し入力信号レベルを比
較する比較モードとを備えている。図において、１はＡ
−Ｄ変換器３と独立して設けられているＣＰＵ、４はＡ
−Ｄ変換器３の制御回路、５はＣＰＵ１によりデータが
設定される逐次近似レジスタ、６はＡ−Ｄ変換結果が格
納される変換結果格納レジスタ、７は基準電圧Ｖｒｅｆ
と逐次近似レジスタ５に格納されているデータとを基に
アナログコンパレータ８の一方の入力端子へ供給される
比較基準電圧ＣＶｒｅｆを生成し出力するＤ−Ａ変換器
である。９はディジタルデータへ変換されるアナログ信
号が入力されるアナログ信号供給端子である。このアナ
ログ信号供給端子９は図面上１つのアナログ信号供給端
子として示してあるが、複数のチャンネルを有し、各チ
ャンネルに対応したアナログ信号供給端子が夫々設けら
れている。１０は前記比較モードにおける比較結果が格
納されるコンパレートデータレジスタである。

【０００３】このＡ−Ｄ変換器３では、ＣＰＵ１から出
力される書き込み信号を基に逐次近似レジスタ５にデー
タが書き込まれ、この書き込まれたデータと基準電圧Ｖ
ｒｅｆとを基にＤ−Ａ変換器７により比較基準電圧ＣＶ
ｒｅｆが生成され、アナログ信号供給端子９から供給さ
れるアナログ信号レベルが前記比較基準電圧ＣＶｒｅｆ
と比較され、この比較結果を基に得られた前記アナログ
信号の変換結果が変換結果格納レジスタ６に格納され
る。

【０００４】また、前記比較モードでは、逐次近似レジ
スタ５に比較値が書き込まれると、選択されたチャンネ
ルのアナログ信号供給端子９から入力されるアナログ信
号と前記比較値とが比較され、この結果得られた比較結
果はコンパレートデータレジスタ１０へ格納される。

【０００５】図１０は、タイマ２を用いて周期的かつリ
アルタイムでＡ−Ｄ変換処理を行う際の前記Ａ−Ｄ変換
器３の構成を示す機能ブロック図である。この場合、Ｃ
ＰＵ１からタイマ２を起動させるために要する信号をタ
イマ２へ出力させ、この結果、タイマ２から所定の周期
で出力されるアンダーフロー信号ＵＤＦを基に制御回路
４により周期的かつリアルタイムでＡ−Ｄ変換処理を行
わせようとすると、前記制御回路４は逐次近似レジスタ
５へのデータの書き込みなしでＡ−Ｄ変換処理を実行す
ることになる。

【０００６】

【発明が解決しようとする課題】従来のＡ−Ｄ変換器は
以上のように構成されているので、図１０に示すように
タイマ２を使用し、周期的かつリアルタイムでＡ−Ｄ変
換処理を行おうとすると逐次近似レジスタ５へデータの
書き込みが行われず、比較モードを実行することができ
ず、通常のＡ−Ｄ変換処理と比較モードとを実行するた
めにはＣＰＵ１による起動が必要であり、リアルタイム
性を確保することが困難となるなどの問題点があった。

【０００７】この発明は上記のような問題点を解消する
ためになされたもので、リアルタイム性を確保しながら
比較モードを実行することのできるＡ−Ｄ変換器を得る
ことを目的とする。

【０００８】

【課題を解決するための手段】請求項１の発明に係るＡ
−Ｄ変換器は、比較モードにおいて使用される比較デー
タを格納する比較値レジスタと、起動パルスを基に前記
比較値レジスタに格納された比較データにより入力アナ
ログ信号に対し比較動作を行った際の比較結果をコンパ
レートデータレジスタへ格納する制御手段とを備えたも
のである。

【０００９】請求項２の発明に係るＡ−Ｄ変換器は、比
較モードにおいて使用される比較データを格納する比較
値レジスタと、ＣＰＵにより制御されるタイマから供給
される起動パルスを基に前記比較値レジスタに格納され
た比較データにより、入力アナログ信号に対し比較動作
を行った際の比較結果をコンパレートデータレジスタへ
格納する制御手段とを備えたものである。

【００１０】請求項３の発明に係るＡ−Ｄ変換器は、ア
ナログ信号が入力される複数のチャンネルの夫々のチャ
ンネルに対応して設けられた比較値レジスタと、前記複
数のチャンネルの中からいずれかのチャンネルおよび該
チャンネルに対応して設けられた前記比較値レジスタを
選択する選択手段とを備えたものである。

【００１１】請求項４の発明に係るＡ−Ｄ変換器は、比
較モードにおいて使用される比較データを格納するリロ
ードレジスタと、前記比較モードにおける比較結果が格
納されるコンパレートデータレジスタと、起動パルスを
基に前記リロードレジスタに格納されている比較データ
を逐次近似レジスタへ転送し、入力されたアナログ信号
に対し比較動作を行った際の比較結果を前記コンパレー
トデータレジスタへ格納する制御手段とを備えたもので
ある。

【００１２】請求項５の発明に係るＡ−Ｄ変換器は、比
較モードにおいて使用される比較データを格納するリロ
ードレジスタと、前記比較モードにおける比較結果が格
納されるコンパレートデータレジスタと、ＣＰＵにより
制御されるタイマから供給される起動パルスを基に前記
リロードレジスタに格納されている比較データを逐次近
似レジスタへ転送し、入力されたアナログ信号に対し比
較動作を行った際の比較結果を前記コンパレートデータ
レジスタへ格納する制御手段とを備えたものである。

【００１３】請求項６の発明に係るＡ−Ｄ変換器は、起
動パルスを基に複数のリロードレジスタの夫々に格納さ
れている比較データを逐次近似レジスタへ転送し、入力
されたアナログ信号に対し前記比較データを基に比較動
作を行った際の比較結果が格納される、前記複数のリロ
ードレジスタの夫々に対応して設けられた複数のコンパ
レートデータレジスタと、前記複数のリロードレジスタ
の内からいずれかのリロードレジスタおよび該リロード
レジスタに対応して設けられている前記コンパレートデ
ータレジスタを選択する選択手段とを備えたものであ
る。

【００１４】請求項７の発明に係るＡ−Ｄ変換器は、複
数のコンパレートデータレジスタに夫々格納された比較
結果を基に、入力されたアナログ信号のレベル範囲を示
す信号を生成し出力するモニタ手段を備えたものであ
る。

【００１５】請求項８の発明に係るＡ−Ｄ変換器は、逐
次近似レジスタへデータを設定するための書き込み信号
とＡ−Ｄ変換が終了したことを示す終了信号とを基に、
比較モードへの切り替えを行うモード切替手段と、該モ
ード切替手段により切り替えられた比較モードにおける
比較結果が格納されるコンパレートデータレジスタと、
前記比較モードによる比較結果を前記コンパレートデー
タレジスタへ格納する制御手段とを備えたものである。

【００１６】請求項９の発明に係るＡ−Ｄ変換器は、コ
ンパレートデータレジスタへ格納された比較結果を基に
割り込み信号を生成し出力する割込み信号生成回路を備
えたものである。

【００１７】請求項１０の発明に係るＡ−Ｄ変換器は、
設定される期待値データを基にコンパレートデータレジ
スタに格納された比較結果の内容に応じた割り込み信号
を生成し出力する割込み信号生成回路を備えたものであ
る。

【００１８】

【作用】請求項１の発明におけるＡ−Ｄ変換器は、比較
モードが選択されると起動パルスを基に比較値レジスタ
に格納された比較データにより、入力されたアナログ信
号に対し比較処理が実行され、その比較結果がコンパレ
ートデータレジスタへ格納され、リアルタイムな比較モ
ードの実行を可能にする。

【００１９】請求項２の発明におけるＡ−Ｄ変換器は、
比較モードが選択されるとＣＰＵにより制御されるタイ
マから供給される起動パルスを基に、比較値レジスタに
格納された比較データにより、入力されたアナログ信号
に対し比較処理が実行され、その比較結果がコンパレー
トデータレジスタへ格納され、リアルタイムな比較モー
ドの実行を可能にする。

【００２０】請求項３の発明におけるＡ−Ｄ変換器は、
チャンネルが選択されると複数のチャンネルの夫々のチ
ャンネルに対応して設けられた比較値レジスタから前記
選択されたチャンネルに対応した比較値レジスタが選択
され、起動パルスを基に前記選択された比較値レジスタ
に格納された比較データにより、前記選択されたチャン
ネルから入力されたアナログ信号に対し比較処理が実行
され、その比較結果がコンパレートデータレジスタへ格
納され、前記複数のチャンネルから夫々入力されるアナ
ログ信号に対しリアルタイムな比較モードの実行を可能
にする。

【００２１】請求項４の発明におけるＡ−Ｄ変換器は、
比較モードが選択されると、起動パルスを基にリロード
レジスタに格納されている比較データを逐次近似レジス
タへ転送し、入力されたアナログ信号に対し前記比較デ
ータを基に比較動作を行った際の比較結果をコンパレー
トデータレジスタへ格納し、リアルタイムな比較モード
の実行を可能にする。

【００２２】請求項５の発明におけるＡ−Ｄ変換器は、
比較モードが選択されると、ＣＰＵにより制御されるタ
イマから供給される起動パルスを基にリロードレジスタ
に格納されている比較データを逐次近似レジスタへ転送
し、入力されたアナログ信号に対し前記比較データを基
に比較動作を行った際の比較結果をコンパレートデータ
レジスタへ格納し、リアルタイムな比較モードの実行を
可能にする。

【００２３】請求項６の発明におけるＡ−Ｄ変換器は、
比較モードが選択されると、複数のリロードレジスタの
内からいずれかのリロードレジスタおよび該リロードレ
ジスタに対応して設けられているコンパレートデータレ
ジスタが選択され、起動パルスを基に前記選択されたリ
ロードレジスタに格納されている比較データを逐次近似
レジスタへ転送し、入力されたアナログ信号に対し前記
比較データを基に比較処理を行った際の比較結果が、前
記選択されたコンパレートデータレジスタに格納され、
前記入力されたアナログ信号に対しリアルタイムな比較
モードの実行を可能にすると共に、前記夫々のコンパレ
ートデータレジスタに格納された比較結果を基に前記入
力されたアナログ信号のレベル範囲の特定を可能にす
る。

【００２４】請求項７の発明におけるＡ−Ｄ変換器は、
比較モードが選択されると、複数のリロードレジスタの
内からいずれかのリロードレジスタおよび該リロードレ
ジスタに対応して設けられているコンパレートデータレ
ジスタが選択され、起動パルスを基に前記選択されたリ
ロードレジスタに格納されている比較データを逐次近似
レジスタへ転送し、入力されたアナログ信号に対し前記
比較データを基に比較処理を行った際の比較結果が、前
記選択されたコンパレートデータレジスタに格納され、
さらに、前記夫々のコンパレートデータレジスタに格納
された比較結果を基に前記入力されたアナログ信号のレ
ベル範囲を示す信号が生成され、前記入力されたアナロ
グ信号に対するリアルタイムな比較処理の実行および前
記アナログ信号のレベル範囲のモニタを可能にする。

【００２５】請求項８の発明におけるＡ−Ｄ変換器は、
逐次近似レジスタへデータを設定するための書き込み信
号とＡ−Ｄ変換が終了したことを示す終了信号とを基
に、入力されたアナログ信号とリロードレジスタから逐
次近似レジスタへ転送された比較データとを比較する比
較モードへの切り替えが行われ、この結果、切り替えら
れた比較モードにおける比較処理により得られた比較結
果がコンパレートデータレジスタへ格納され、Ａ−Ｄ変
換が実行されていない期間における比較モードへの切り
替えおよび比較モードでの比較処理の実行をＣＰＵを介
すことなくリアルタイムで行うことを可能にする。

【００２６】請求項９の発明におけるＡ−Ｄ変換器は、
逐次近似レジスタへデータを設定するための書き込み信
号とＡ−Ｄ変換が終了したことを示す終了信号とを基
に、入力されたアナログ信号とリロードレジスタから逐
次近似レジスタへ転送された比較データとを比較する比
較モードへの切り替えが行われ、この結果、切り替えら
れた比較モードにおける比較処理により得られた比較結
果がコンパレートデータレジスタへ格納され、さらにコ
ンパレートデータレジスタへ格納された比較結果を基に
割り込み信号が生成され出力され、Ａ−Ｄ変換が実行さ
れていない期間における前記比較モードへの切り替えお
よびその比較モードでの比較処理の実行をＣＰＵを介す
ことなくリアルタイムで行うと共に、前記比較モードに
おける割り込みの発生を可能にする。

【００２７】請求項１０の発明におけるＡ−Ｄ変換器
は、逐次近似レジスタへデータを設定するための書き込
み信号とＡ−Ｄ変換が終了したことを示す終了信号とを
基に、入力されたアナログ信号とリロードレジスタから
逐次近似レジスタへ転送された比較データとを比較する
比較モードへの切り替えが行われ、この結果、切り替え
られた比較モードにおける比較処理により得られた比較
結果がコンパレートデータレジスタへ格納され、さらに
コンパレートデータレジスタへ格納された比較結果と期
待値データとを基に割り込み信号が生成され出力され、
Ａ−Ｄ変換が実行されていない期間における前記比較モ
ードへの切り替えおよびその比較モードでの比較処理の
実行をＣＰＵを介すことなくリアルタイムで行うと共
に、前記比較モードによる比較内容に応じた割り込みの
発生を可能にする。

【００２８】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１は、この実施例１のＡ−Ｄ変換器１００の構
成を示す機能ブロック図である。図１において図１０と
同一または相当の部分については同一の符号を付し説明
を省略する。図において、１４は比較モードで使用する
比較値データを格納する比較値レジスタである。この比
較値レジスタには予めＣＰＵ１により比較モードで使用
する比較値データが格納されている。１５ａおよび１５
ｂは通常のＡ−Ｄ変換を行う際に導通するトランスミッ
ションゲート、１６ａおよび１６ｂは比較モード時に導
通するトランスミッションゲートである。

【００２９】通常のＡ−Ｄ変換動作は、予めチャンネル
と動作モードとを設定した後、トランスミッションゲー
ト１５ａ，１５ｂが導通し、Ａ−Ｄ変換が開始され、最
上位ビットから１ビットずつ、アナログ信号供給端子９
から入力されるアナログ信号とＤ−Ａ変換器７の出力で
ある比較基準電圧ＣＶｒｅｆとがアナログコンパレータ
８により比較され、逐次近似レジスタ５の最上位ビット
から順次前記アナログ信号をディジタルデータに変換し
たときの変換値が決定されていき、全ビットの変換が終
了すると、逐次近似レジスタ５には前記アナログ信号を
Ａ−Ｄ変換したときのディジタルデータが設定され、こ
のディジタルデータは変換結果格納レジスタ６へ転送さ
れる。

【００３０】一方、比較モードでは、チャンネルおよび
動作モードを設定した後、トランスミッションゲート１
６ａ，１６ｂが導通し、ＣＰＵ１により起動されたタイ
マ２から出力されるアンダーフロー信号ＵＤＦにより比
較処理が開始され、比較値レジスタ１４に予め格納され
ている比較データを基にＤ−Ａ変換器７で生成された比
較基準電圧ＣＶｒｅｆとアナログ信号供給端子９から入
力されるアナログ信号とがアナログコンパレータ８で比
較され、この比較結果はコンパレートデータレジスタ１
０へ格納される。

【００３１】従って、ＣＰＵ１はタイマ２を起動させた
後、他の処理に移行し、タイマ２が周期的に出力するア
ンダーフロー信号によりリアルタイムで周期的に比較モ
ードを実行することができる。

【００３２】実施例２．図２は、この実施例２のＡ−Ｄ
変換器２００の構成を示す機能ブロック図である。図２
において図１０および図１と同一または相当の部分につ
いては同一の符号を付し説明を省略する。この実施例２
のＡ−Ｄ変換器２００は複数のチャンネルを有し、各チ
ャンネル毎に比較値レジスタを備えている。図におい
て、１７は各チャンネル毎に設けられた比較値レジスタ
を選択するセレクタ、１８はチャンネルを選択するため
のチャンネルセレクタ（選択手段）である。この場合、
セレクタ１７およびチャンネルセレクタ１８の制御モー
ド、すなわちセレクタ１７およびチャンネルセレクタ１
８を切り替えて特定のチャンネルのみを選択し、選択し
たチャンネルのアナログ信号に対し比較処理を実行する
モードや各チャンネルを順次選択し、選択したチャンネ
ルのアナログ信号に対し比較処理を順次実行するモード
などの選択は制御回路（制御手段）４において予め設定
しておく。

【００３３】２４ａ，２４ｂ，２４ｃ・・・は各チャン
ネル毎に設けられた比較値レジスタであり、チャンネル
数に応じた数だけ設けられている。２５はチャンネル０
のアナログ信号供給端子、２６はチャンネル１のアナロ
グ信号供給端子、２７はチャンネル２のアナログ信号供
給端子である。

【００３４】このＡ−Ｄ変換器２００では、各チャンネ
ル毎に比較値レジスタが設けられているので、各チャン
ネルの比較値データが夫々一定であって各チャンネルを
順次選択し、選択したチャンネルのアナログ信号に対し
比較処理を順次実行するような動作が要求される場合に
は、ＣＰＵ１の負担はタイマ２の起動処理と、予め行う
比較値レジスタ２４ａ，２４ｂ，２４ｃへの比較値デー
タの書き込みと、前記セレクタ１７およびチャンネルセ
レクタ１８の制御モードなどの設定だけでよく、前記動
作が行われているときにはＣＰＵ１は他の処理動作を実
行することが可能であり、ＣＰＵ１の負担が軽減された
リアルタイムな比較モードの実行が可能となる。

【００３５】実施例３．図３は、この実施例３のＡ−Ｄ
変換器３００の構成を示す機能ブロック図である。図３
において図１０と同一または相当の部分については同一
の符号を付し説明を省略する。この実施例３のＡ−Ｄ変
換器３００は、逐次近似レジスタ５との間で比較値デー
タを授受できると共に、予めＣＰＵ１により比較値デー
タを書き込むことのできるリロードレジスタ３１を備え
ている。リロードレジスタ３１に書き込まれている比較
値データは、タイマ２のアンダーフロー信号ＵＤＦによ
り自動的に逐次近似レジスタ５へ設定される。

【００３６】このＡ−Ｄ変換器３００で連続した比較モ
ードを使用するときには、リロードレジスタ３１へ予め
比較値データを設定しておき、起動されたタイマ２から
周期的に出力されるアンダーフロー信号ＵＤＦにより前
記リロードレジスタ３１に設定されている比較値データ
を逐次近似レジスタ５へ転送し書き込み、比較処理を開
始する。この場合、前記リロードレジスタ３１に設定さ
れている比較値データは途中で変更することが可能であ
る。

【００３７】このＡ−Ｄ変換器３００では、リロードレ
ジスタ３１に設定されている比較値データが、逐次近似
レジスタ５へアンダーフロー信号ＵＤＦにより転送さ
れ、比較処理が実行されるので、タイマ２から周期的に
出力されるアンダーフロー信号ＵＤＦにより連続した比
較モードによる比較処理がＣＰＵへ負担をかけることな
くリアルタイムに実行される。

【００３８】実施例４．図４は、この実施例４のＡ−Ｄ
変換器４００の構成を示す機能ブロック図である。図４
において図３と同一または相当の部分については同一の
符号を付し説明を省略する。この実施例４のＡ−Ｄ変換
器４００は、逐次近似レジスタ５との間で比較値データ
を授受できると共に、予めＣＰＵ１により比較値データ
を書き込むことのできる複数のリロードレジスタ４１
ａ，４１ｂを備えている。リロードレジスタ４１ａ，４
１ｂに書き込まれている比較値データは、タイマ２のア
ンダーフロー信号ＵＤＦにより自動的に逐次近似レジス
タ５へ設定される。

【００３９】また、複数のコンパレートデータレジスタ
４２ａ，４２ｂを備えており、コンパレートデータレジ
スタ４２ａには、リロードレジスタ４１ａに書き込まれ
ている比較値データを基に比較処理が行われたときの比
較結果を格納することができる。また、コンパレートデ
ータレジスタ４２ｂには、リロードレジスタ４１ｂに書
き込まれている比較値データを基に比較処理が行われた
ときの比較結果を格納することができる。

【００４０】４３はリロードレジスタ４１ａとリロード
レジスタ４１ｂとを交互に選択するセレクタ（選択手
段）、４４はコンパレートデータレジスタ４２ａとコン
パレートデータレジスタ４２ｂとを交互に選択するセレ
クタ（選択手段）である。これらセレクタ４３，４４の
制御は設定されたセレクタ制御モードに従って制御回路
４により行われる。

【００４１】図５は、リロードレジスタ４１ａとリロー
ドレジスタ４１ｂとに夫々比較値データＡ，Ｂが書き込
まれているときの、アナログ信号供給端子９から入力さ
れるアナログ信号ＡＮｉｎに対するアナログコンパレー
タ８の出力信号Ｖｏを示す波形図である。

【００４２】このＡ−Ｄ変換器４００は、リロードレジ
スタ４１ａへ比較値データＡを、またリロードレジスタ
４１ｂへ比較値データＢを書き込んでおき、比較モード
においてタイマ２を起動させ、制御回路４はタイマ２か
ら出力されるアンダーフロー信号ＵＤＦを基にセレクタ
４３によりリロードレジスタ４１ａとリロードレジスタ
４１ｂとを交互に選択する。また前記セレクタ４３と同
期させてセレクタ４４を制御し、セレクタ４４によりコ
ンパレートデータレジスタ４２ａとコンパレートデータ
レジスタ４２ｂとを交互に選択する。

【００４３】アナログ信号供給端子９から図５に示す信
号ｖｉｎが供給されると、リロードレジスタ４１ａがセ
レクタ４３により選択されているときには、信号ｖｉｎ
はタイマ２から出力されるアンダーフロー信号ＵＤＦを
基にアナログコンパレータ８により比較値データＡと比
較処理されて、その比較結果であるアナログコンパレー
タ８の出力Ｖｏは図５に破線で示すｖｏａとなり、その
比較処理された時点での比較結果がコンパレートデータ
レジスタ４２ａへ格納される。また、リロードレジスタ
４１ｂがセレクタ４３により選択されているときには、
信号ｖｉｎはアナログコンパレータ８により比較値デー
タＢと比較処理されて、その比較結果であるアナログコ
ンパレータ８の出力Ｖｏは図５に実線で示すｖｏｂとな
り、その比較処理された時点での比較結果がコンパレー
トデータレジスタ４２ｂへ格納される。

【００４４】従って、アナログ信号供給端子９から供給
される信号ｖｉｎのレベルが図５のＥで示す範囲にある
ときにはコンパレートデータレジスタ４２ａに格納され
ている比較結果とコンパレートデータレジスタ４２ｂに
格納されている比較結果とは異なった値となっており、
この両者の比較結果の一致、不一致の関係から前記信号
ｖｉｎのレベルが比較値Ａと比較値Ｂとの間にあるか否
かをＣＰＵ１に負担をかけることなくリアルタイムでモ
ニタすることが可能となる。

【００４５】実施例５．図６は、この実施例５のＡ−Ｄ
変換器５００の構成を示す機能ブロック図である。図６
において図４と同一または相当の部分については同一の
符号を付し説明を省略する。この実施例５のＡ−Ｄ変換
器５００は、前記実施例４のＡ−Ｄ変換器４００のコン
パレートデータレジスタ４２ａ，４２ｂに格納された比
較結果の一致、不一致を判定するためのｅｘＯＲ回路
（モニタ手段）５１が設けられている。また、リロード
レジスタおよびコンパレートデータレジスタは夫々３つ
以上設けられていてもよい。

【００４６】このようなＡ−Ｄ変換器５００のアナログ
信号供給端子９から供給される信号が図５に示す信号ｖ
ｉｎであり、その信号レベルが比較値Ａと比較値Ｂとの
間にあるときには、コンパレートデータレジスタ４２ａ
に格納されている比較結果とコンパレートデータレジス
タ４２ｂに格納されている比較結果とは異なった値を示
し、ｅｘＯＲ回路５１の出力は“１”、また前記信号レ
ベルが比較値Ａと比較値Ｂとの間にない信号であるとき
には、コンパレートデータレジスタ４２ａに格納されて
いる比較結果とコンパレートデータレジスタ４２ｂに格
納されている比較結果とは一致した値を示し、ｅｘＯＲ
回路５１の出力は“０”となっており、前記信号ｖｉｎ
のレベルが比較値Ａと比較値Ｂとの間にあるか否かをＣ
ＰＵ１に負担をかけることなくリアルタイムでモニタで
きる。

【００４７】実施例６．この実施例では、前記実施例５
において１０個のリロードレジスタおよびコンパレート
データレジスタが夫々設けられている場合について説明
する。そして、１０個のリロードレジスタの夫々には異
なった比較値データＣ１，Ｃ２，Ｃ３，・・・Ｃ１０が
書き込まれている。各比較値データの関係はＣ１＜Ｃ２
＜Ｃ３＜・・・＜Ｃ１０である。また、前記比較値Ｃ１
による比較結果が格納されるコンパレートデータレジス
タと前記比較値Ｃ２による比較結果が格納されるコンパ
レートデータレジスタとの間では、夫々格納されている
比較結果の一致、不一致を判定するためのｅｘＯＲ回路
が設けられる。同様にして前記比較値データＣ２による
比較結果が格納されるコンパレートデータレジスタと前
記比較値データＣ３による比較結果が格納されるコンパ
レートデータレジスタとの間では、夫々格納されている
比較結果の一致、不一致を判定するためのｅｘＯＲ回路
が設けられる。同様にして夫々のコンパレートデータレ
ジスタとの間では、夫々格納されている比較結果の一
致、不一致を判定するためのｅｘＯＲ回路が設けられ
る。

【００４８】この結果、図７に示すような信号ｖｉｎが
入力され、タイマ２から出力されるアンダーフロー信号
ＵＤＦを基に比較処理が実行されると、信号ｖｉｎの信
号レベルが比較値データＣ１と比較値データＣ２との間
では、前記比較値データＣ１による比較結果が格納され
るコンパレートデータレジスタと前記比較値データＣ２
による比較結果が格納されるコンパレートデータレジス
タとの間に設けられているｅｘＯＲ回路の出力は“１”
を示し、同様に信号ｖｉｎの信号レベルが比較値データ
Ｃ２と比較値データＣ３との間では、前記比較値データ
Ｃ２による比較結果が格納されるコンパレートデータレ
ジスタと前記比較値データＣ３による比較結果が格納さ
れるコンパレートデータレジスタとの間に設けられてい
るｅｘＯＲ回路の出力は“１”を示し、信号ｖｉｎの信
号レベルの時間的な変化がＰ１，Ｐ３，Ｐ５・・・Ｐ９
により示される包絡線とＰ２，Ｐ４，・・・Ｐ１０で示
される包絡線との間に入っているか否かをＣＰＵ１に負
担をかけることなくリアルタイムでモニタすることがで
きる。

【００４９】実施例７．図８は、この実施例７のＡ−Ｄ
変換器６００の構成を示す機能ブロック図である。図８
において図３と同一または相当の部分については同一の
符号を付し説明を省略する。この実施例７のＡ−Ｄ変換
器６００は、Ａ−Ｄ変換を行わないときには自動的に比
較モードへ切り替えられ、指定されたチャンネルのアナ
ログ信号供給端子９から供給される信号がリロードレジ
スタ３１に書き込まれている比較値データと絶えず比較
される。

【００５０】図において、６１はＣＰＵ１から出力され
る書き込み信号をラッチするラッチ回路（モード切替手
段）、６２はラッチ回路６１の出力により制御回路４か
ら出力されるＡ−Ｄ変換終了信号をゲートするＮＡＮＤ
回路（モード切替手段）である。６３はＮＡＮＤ回路６
２の出力により制御され、通常のＡ−Ｄ変換と比較モー
ドとの間の切り替えを行う切り替え回路（モード切替手
段）であり、接点６３ａ側へ切り替えられたときには通
常のＡ−Ｄ変換動作、接点６３ｂ側へ切り替えられたと
きには比較モードとなる。６４は期待値データを格納す
るレジスタ、６５はコンパレートデータレジスタ１０に
格納された比較結果と前記期待値データとの一致、不一
致の判定結果を割り込み信号として出力するｅｘＯＲ回
路（割込み信号生成回路）である。

【００５１】このＡ−Ｄ変換器６００では、指定された
チャンネルのアナログ信号供給端子９から供給されるア
ナログ信号レベルがリロードレジスタ３１に書き込まれ
ている比較値データと比較された結果、期待値データ
“１”と一致するときには、前記アナログ信号レベルは
比較値データよりも小さいことを示す割り込み信号を出
力する。また、指定されたチャンネルのアナログ信号供
給端子９から供給されるアナログ信号レベルがリロード
レジスタ３１に書き込まれている比較値データと比較さ
れた結果、期待値データ“０”と一致するときには、前
記アナログ信号レベルは比較値データよりも大きいこと
を示す割り込み信号を出力する。

【００５２】この実施例のＡ−Ｄ変換器６００は、電源
電圧が一定レベル以下であればＳＴＡＮＤＢＹモードへ
設定を行う回路や、バッテリチャージャなどのチャージ
終了時に自動的にチャージを停止する回路に応用するこ
とが可能である。

【００５３】

【発明の効果】以上のように、請求項１の発明によれ
ば、逐次近似レジスタとは別に比較モードにおいて使用
される比較データを格納する比較値レジスタを設け、起
動パルスを基に前記比較値レジスタに格納された比較デ
ータにより入力されたアナログ信号に対し比較動作を行
った際の比較結果をコンパレートデータレジスタへ格納
する制御手段を備えるように構成したので、ＣＰＵの負
担にならずリアルタイム性を確保しながら比較モードを
実行することのできるＡ−Ｄ変換器が得られる効果があ
る。

【００５４】請求項２の発明によれば、逐次近似レジス
タとは別に比較モードにおいて使用される比較データを
格納する比較値レジスタを設け、ＣＰＵにより制御され
るタイマから供給される起動パルスを基に前記比較値レ
ジスタに格納された比較データにより入力されたアナロ
グ信号に対し比較動作を行った際の比較結果をコンパレ
ートデータレジスタへ格納する制御手段を備えるように
構成したので、ＣＰＵの負担にならずリアルタイム性を
確保しながら比較モードを実行することのできるＡ−Ｄ
変換器が得られる効果がある。

【００５５】請求項３の発明によれば、複数のチャンネ
ルの夫々のチャンネルに対応して設けられた比較値レジ
スタと、前記複数のチャンネルの中からいずれかのチャ
ンネルおよび該チャンネルに対応して設けられた前記比
較値レジスタを選択する選択手段と、起動パルスを基に
前記比較値レジスタに格納された比較データにより入力
されたアナログ信号に対し比較動作を行った際の比較結
果をコンパレートデータレジスタへ格納する制御手段を
備えるように構成したので、各チャンネルから入力され
るアナログ信号に対し連続して比較処理を行う場合には
特に有効であり、ＣＰＵの負担にならずリアルタイム性
を確保しながら比較モードによる比較処理を実行するこ
とのできるＡ−Ｄ変換器が得られる効果がある。

【００５６】請求項４の発明によれば、逐次近似レジス
タへ転送する比較データを格納したリロードレジスタ
と、起動パルスを基に前記リロードレジスタに格納され
ている比較データを前記逐次近似レジスタへ転送し、入
力されたアナログ信号に対し比較動作を行った際の比較
結果をコンパレートデータレジスタへ格納する制御手段
とを備えるように構成したので、ＣＰＵの負担にならず
リアルタイム性を確保しながら比較モードによる比較処
理を実行することのできるＡ−Ｄ変換器が得られる効果
がある。

【００５７】請求項５の発明によれば、逐次近似レジス
タへ転送する比較データを格納したリロードレジスタ
と、ＣＰＵにより制御されるタイマから供給される起動
パルスを基に前記リロードレジスタに格納されている比
較データを前記逐次近似レジスタへ転送し、入力された
アナログ信号に対し比較動作を行った際の比較結果をコ
ンパレートデータレジスタへ格納する制御手段とを備え
るように構成したので、ＣＰＵの負担にならずリアルタ
イム性を確保しながら比較モードによる比較処理を実行
することのできるＡ−Ｄ変換器が得られる効果がある。

【００５８】請求項６の発明によれば、複数のリロード
レジスタの内からいずれかのリロードレジスタおよび該
リロードレジスタに対応して設けられているコンパレー
トデータレジスタを選択する選択手段と、起動パルスを
基に前記複数のリロードレジスタの夫々に格納されてい
る比較データを逐次近似レジスタへ転送し入力されたア
ナログ信号に対し比較動作を行った際の比較結果を前記
複数のコンパレートデータレジスタへ夫々格納するよう
に構成をしたので、複数の比較データによる比較処理を
行うことができ、ＣＰＵの負担にならずリアルタイム性
を確保しながら比較モードによる比較処理を実行するだ
けでなく、さらに前記複数の比較データを用いた比較処
理により得られる複数の比較結果を用いて、入力された
アナログ信号に対し前記比較データを基にしたモニタを
ＣＰＵの負担にならずリアルタイム性を確保しながら実
現することを可能にするＡ−Ｄ変換器が得られる効果が
ある。

【００５９】請求項７の発明によれば、複数のコンパレ
ートデータレジスタに夫々格納された比較結果を基に、
入力されたアナログ信号のレベル範囲を示す信号を生成
し出力するモニタ手段を備えるように構成したので、Ｃ
ＰＵの負担にならずリアルタイム性を確保しながら入力
されたアナログ信号に対し比較データを基にしたモニタ
を実現できるＡ−Ｄ変換器が得られる効果がある。

【００６０】請求項８の発明によれば、逐次近似レジス
タへデータを設定するための書き込み信号とＡ−Ｄ変換
が終了したことを示す終了信号とを基に、比較モードへ
の切り替えを行うモード切替手段と、該モード切替手段
により切り替えられた比較モードにおける比較結果が格
納されるコンパレートデータレジスタと、前記比較結果
を前記コンパレートデータレジスタへ格納する制御手段
とを備えるように構成したので、ＣＰＵの負担にならず
リアルタイム性を確保しながら、Ａ−Ｄ変換が終了して
いるときには自動的に比較モードへの切り替えを行い、
比較モードへ移行することのできるＡ−Ｄ変換器が得ら
れる効果がある。

【００６１】請求項９の発明によれば、コンパレートデ
ータレジスタへ格納された比較結果を基に割り込み信号
を生成し出力する割込み信号生成回路を備えるように構
成したので、入力されたアナログ信号と比較データとの
比較結果に応じた割り込み信号を出力できるＡ−Ｄ変換
器が得られる効果がある。

【００６２】請求項１０の発明によれば、設定される期
待値データを基に比較結果の内容に応じた割り込み信号
を生成し出力する割込み信号生成回路を備えるように構
成したので、前記割り込み信号が意味する比較データと
入力されるアナログ信号との大小関係を前記期待値デー
タに応じて切り替えることが可能となり、内容の異なる
割り込み信号を出力できるＡ−Ｄ変換器が得られる効果
がある。

【図面の簡単な説明】

【図１】 この発明の実施例１によるＡ−Ｄ変換器の構
成を示す機能ブロック図である。

【図２】 この発明の実施例２によるＡ−Ｄ変換器の構
成を示す機能ブロック図である。

【図３】 この発明の実施例３によるＡ−Ｄ変換器の構
成を示す機能ブロック図である。

【図４】 この発明の実施例４によるＡ−Ｄ変換器の構
成を示す機能ブロック図である。

【図５】 この発明の実施例４によるＡ−Ｄ変換器の比
較モードにおける比較動作を説明するための、比較値デ
ータと入力されるアナログ信号とアナログコンパレータ
の出力信号を示す波形図である。

【図６】 この発明の実施例５によるＡ−Ｄ変換器の構
成を示す機能ブロック図である。

【図７】 この発明の実施例６によるＡ−Ｄ変換器の比
較モードにおける動作を示す説明図である。

【図８】 この発明の実施例７によるＡ−Ｄ変換器の構
成を示す機能ブロック図である。

【図９】 従来のＡ−Ｄ変換器の構成を示す機能ブロッ
ク図である。

【図１０】 タイマを用いたときの従来のＡ−Ｄ変換器
の構成を示す機能ブロック図である。

【符号の説明】

１ ＣＰＵ、２ タイマ、４ 制御回路（制御手段）、
５ 逐次近似レジスタ、１０，４２ａ，４２ｂ コンパ
レートデータレジスタ、１４，２４ａ，２４ｂ，２４ｃ
比較値レジスタ、１８ チャンネルセレクタ（選択手
段）、３１，４１ａ，４１ｂ リロードレジスタ、５１
ｅｘＯＲ回路（モニタ手段）、６１ラッチ回路（モー
ド切替手段）、６２ ＮＡＮＤ回路（モード切替手
段）、６３切り替え回路（モード切替手段）、６５ ｅ
ｘＯＲ回路（割込み信号生成回路）、１００，２００，
３００，４００，５００，６００ Ａ−Ｄ変換器。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 入力されたアナログ信号を逐次近似レジ
   スタに設定されたデータを基にディジタルデータに変換
   する逐次比較型のＡ−Ｄ変換器において、選択された比
   較モードにおいて使用される比較データを格納する比較
   値レジスタと、前記比較モードにおける比較処理により
   得られた比較結果が格納されるコンパレートデータレジ
   スタと、起動パルスを基に前記比較値レジスタに格納さ
   れた比較データにより前記入力されたアナログ信号に対
   し比較動作を行った際の比較結果を前記コンパレートデ
   ータレジスタへ格納する制御手段とを備えていることを
   特徴とするＡ−Ｄ変換器。
2. 【請求項２】 前記起動パルスは、ＣＰＵにより制御さ
   れるタイマから供給されることを特徴とする請求項１記
   載のＡ−Ｄ変換器。
3. 【請求項３】 前記アナログ信号が入力される複数のチ
   ャンネルを有し、前記比較値レジスタは前記複数のチャ
   ンネルの夫々のチャンネルに対応して設けられ、前記複
   数のチャンネルの中からいずれかのチャンネルおよび該
   チャンネルに対応して設けられた前記比較値レジスタを
   選択する選択手段を備えていることを特徴とする請求項
   １または請求項２記載のＡ−Ｄ変換器。
4. 【請求項４】 入力されたアナログ信号を逐次近似レジ
   スタに設定されたデータを基にディジタルデータに変換
   する逐次比較型のＡ−Ｄ変換器において、選択された比
   較モードにおいて使用される比較データを格納するリロ
   ードレジスタと、前記比較モードにおける比較結果が格
   納されるコンパレートデータレジスタと、起動パルスを
   基に前記リロードレジスタに格納されている比較データ
   を前記逐次近似レジスタへ転送し前記入力されたアナロ
   グ信号に対し比較動作を行った際の比較結果を前記コン
   パレートデータレジスタへ格納する制御手段とを備えて
   いることを特徴とするＡ−Ｄ変換器。
5. 【請求項５】 前記起動パルスは、ＣＰＵにより制御さ
   れるタイマから供給されることを特徴とする請求項４記
   載のＡ−Ｄ変換器。
6. 【請求項６】 比較データが格納される複数のリロード
   レジスタと、起動パルスを基に前記複数のリロードレジ
   スタの夫々に格納されている比較データを前記逐次近似
   レジスタへ転送し前記入力されたアナログ信号に対し比
   較動作を行った際の比較結果が格納される、前記複数の
   リロードレジスタの夫々に対応して設けられた複数のコ
   ンパレートデータレジスタと、前記複数のリロードレジ
   スタの内からいずれかのリロードレジスタおよび該リロ
   ードレジスタに対応して設けられている前記コンパレー
   トデータレジスタを選択する選択手段とを備えているこ
   とを特徴とする請求項４または請求項５記載のＡ−Ｄ変
   換器。
7. 【請求項７】 前記複数のコンパレートデータレジスタ
   に夫々格納された前記比較結果を基に、前記入力された
   アナログ信号のレベル範囲を示す信号を生成し出力する
   モニタ手段を備えていることを特徴とする請求項６記載
   のＡ−Ｄ変換器。
8. 【請求項８】 入力されたアナログ信号を逐次近似レジ
   スタに設定されたデータを基にディジタルデータに変換
   する逐次比較型のＡ−Ｄ変換器において、比較データを
   格納するリロードレジスタと、前記逐次近似レジスタへ
   データを設定するための書き込み信号とＡ−Ｄ変換が終
   了したことを示す終了信号とを基に、前記入力されたア
   ナログ信号と前記リロードレジスタから逐次近似レジス
   タへ転送された比較データとを比較する比較モードへの
   切り替えを行うモード切替手段と、該モード切替手段に
   より切り替えられた比較モードにおける比較結果が格納
   されるコンパレートデータレジスタと、前記比較モード
   による比較結果を前記コンパレートデータレジスタへ格
   納する制御手段とを備えていることを特徴とするＡ−Ｄ
   変換器。
9. 【請求項９】 前記コンパレートデータレジスタへ格納
   された比較結果を基に割り込み信号を生成し出力する割
   込み信号生成回路を備えていることを特徴とする請求項
   ８記載のＡ−Ｄ変換器。
10. 【請求項１０】 前記割込み信号生成回路は、設定され
    る期待値データを基に前記比較結果の内容に応じた割り
    込み信号を生成し出力することを特徴とする請求項９記
    載のＡ−Ｄ変換器。