TWI517593B - 解碼轉壓裝置及應用該解碼轉壓裝置於數位類比轉換器 - Google Patents

解碼轉壓裝置及應用該解碼轉壓裝置於數位類比轉換器 Download PDF

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Description

解碼轉壓裝置及應用該解碼轉壓裝置於數位類比轉換器
本發明係關於電壓轉換及數位類比轉換之技術領域，尤指一種解碼轉壓裝置及應用該解碼轉壓裝置之數位類比轉換器。
電壓位準轉壓電路通常是用來將低壓的控制信號轉換為高壓的控制信號，例如：應用在液晶顯示器時，通常需要將數位控制訊號由低電壓轉換成高電壓，用以驅動薄膜電晶體，故需要透過電壓位準轉壓電路來進行電壓位準移轉。
圖1係一習知解碼轉壓裝置100之示意圖，當資料A[1：0]傳入時，其高電位及低電位分別為VCC及VSS，經過解碼器110後，分別產生解碼訊號S0~S3，其中解碼訊號S0~S3的高電位及低電位仍為VCC及VSS。再經過四個轉壓器(Level Shifter,LS)120，分別產生轉壓解碼訊號S0H~S3H，此時壓解碼訊號S0H~S3H的高電位及低電位仍為VDDA及VSS。
圖2係該習知解碼轉壓裝置100之部分電路圖。由圖2的電路可知，該解碼器至少需要四組解碼電路210分別解出解碼訊號S0~S3，一組解碼電路至少由四個電晶體組成，以及，一轉壓器(LS)120至少由四個電晶體組成，此尚未包含反相器所需的電晶體，因此一習知解碼轉壓裝置100至少包含44個電晶體，其中，四個轉壓器(LS)120包含16個電晶體，四組解碼電路210包含16個電晶體，四個反相器(inverter)包含12個電晶體。因此習知技術經由解碼器110再到轉壓器(LS)120，除了增加布局面積之外，也增加功率消耗。故，習知解碼轉壓裝置實仍有改善的空間。
本發明之目的主要係在提供一解碼轉壓裝置及應用該解碼轉壓裝置之數位類比轉換器，可大幅減少所使用的電晶體數目，減少電路所佔晶圓的面積，而達成降低成本及減少功耗的功能。
依據本發明之一特色，本發明提出一種解碼轉壓裝置，其包含一第一解碼轉壓器及一第二解碼轉壓器。該第一解碼轉壓器具有第一輸入端至第四輸入端、一第一輸出端、一第二輸出端、一第一致能端、一第二致能端、一第一重置輸入端、及一第二重置輸入端，該第一輸入端至第四輸入端接收一第一訊號、一第一反相訊號、一第二訊號、及一第二反相訊號，該第一解碼轉壓器包含一拴鎖器、一第一輸入區塊、一第二輸入區塊、一及第一至第四 切換器。該第二解碼轉壓器具有第五輸入端至第八輸入端、一第三輸出端、一第四輸出端、一第三致能端、及一第四致能端，該第五至第八輸入端接收一第一訊號、一第一反相訊號、一第二訊號、及一第二反相訊號；其中，該第一致能端連接至該第四輸出端，該第二致能端連接至該第三輸出端，該第三致能端連接至該第二輸出端，該第四致能端連接至該第一輸出端。
依據本發明之另一特色，本發明提出一種應用解碼轉壓裝置之數位類比轉換器，該數位類比轉換器係將一2×n位元的輸入資料轉換成一類比輸出訊號，n為一正整數，其包含一拴鎖裝置、n個解碼轉壓裝置、及一電壓選擇裝置。該拴鎖裝置接收並拴鎖該2×n位元的輸入資料，以產生一2×n位元的拴鎖資料。該n個解碼轉壓裝置連接至該拴鎖裝置，每一個解碼轉壓裝置接收2×n位元的拴鎖資料中的2位元的拴鎖資料，以產生一第一至第四控制訊號，n個解碼轉壓裝置更產生n組第一至第四控制訊號。該電壓選擇裝置共有n層選擇器組，其中，第j組之第一至第四控制訊號控制該n層選擇器組中的一第j層選擇器組之選擇器。
100‧‧‧解碼轉壓裝置
110‧‧‧解碼器
120‧‧‧轉壓器
210‧‧‧解碼電路
300‧‧‧解碼轉壓裝置
310‧‧‧第一解碼轉壓器
320‧‧‧第二解碼轉壓器
330‧‧‧第一反相器
340‧‧‧第二反相器
410‧‧‧拴鎖器
420‧‧‧第一輸入區塊
430‧‧‧第二輸入區塊
600‧‧‧6位元數位至類比轉裝置
610‧‧‧拴鎖裝置
620‧‧‧轉壓器
630‧‧‧反相器
640‧‧‧電壓選擇裝置
700‧‧‧應用解碼轉壓裝置之數位類比轉換器
710‧‧‧拴鎖裝置
730‧‧‧電壓選擇裝置
300,301,302,303‧‧‧解碼轉壓裝置
810,810-1,810-2,810-3,810-i,810-j,810-n‧‧‧選擇器組
圖1係一習知解碼轉壓裝置之示意圖。
圖2係習知解碼轉壓裝置之部分電路圖。。
圖3係本發明一種解碼轉壓裝置之系統方塊圖。
圖4係本發明解碼轉壓器之電路圖。。
圖5係本發明種解碼轉壓裝置之模擬示意圖。
圖6係一習知6位元數位至類比轉裝置的電路圖。
圖7係本發明一種應用解碼轉壓裝置之數位類比轉換器之方塊圖。
圖8A係本發明電壓選擇裝置之電路示意圖。
圖8B係本發明電壓選擇裝置之電路圖。
圖3係本發明一種解碼轉壓裝置300之系統方塊圖，其包含一第一解碼轉壓器310及一第二解碼轉壓器320、一第一反相器330及一第二反相器340。該第一解碼轉壓器310具有第一至第四輸入端(IN1、IN2、IN3、IN4)、一第一輸出端(OUT1B)、一第二輸出端(OUT2B)、一第一致能端(EN1)、一第二致能端(EN2)、一第一重置輸入端(Rst1)、及一第二重置輸入端(Rst1B)，該第一至第四輸入端(IN1、IN2、IN3、IN4)接收一第一訊號(A1)、一第二訊號(A2)、及其反相訊號(A1B、A2B)。該第二解碼轉壓器320具有第五至第八輸入端(IN5、IN6、IN7、IN8)、一第三輸出端(OUT3B)、一第四輸出端(OUT4B)、一第三致能端(EN3)、及一第四致能端(EN4)，該第五至第八輸入端接(IN5、IN6、IN7、IN8)收該第一訊號(A1)、該第二訊號(A2)、及其反相訊號(A1B、A2B)。其中，該第一致能端(EN1)連接至該第四輸出端(OUT4B)，該 第二致能端(EN2)連接至該第三輸出端(OUT3B)，該第三致能端(EN3)連接至該第二輸出端(OUT2B)，該第四致能端(EN4)連接至該第一輸出端(OUT4B)。
該第一解碼轉壓器310與該第二解碼轉壓器320具有相同架構。圖4係本發明解碼轉壓器之電路圖。如圖4所示，該第一解碼轉壓器310包含一拴鎖器410、一第一輸入區塊420、一第二輸入區塊430、及第一至第四切換器(SW1、SW2、SW3、SW4)。該一拴鎖器包含一第一PMOS電晶體(MP1)、一第二PMOS電晶體(MP2)，該第一輸入區塊420包含第一至第四NMOS電晶體(MN1、MN2、MN3、MN4)，該第二輸入區塊包含第三至第六PMOS電晶體(MP3、MP4、MP5、MP6)。
該第一PMOS電晶體(MP1)的源極(s)連接至一高電壓(VDDA)，其閘極(g)連接至該第一輸出端(OUT1B)，其汲極(d)連接至該第二PMOS電晶體(MP2)的閘極(g)，該第二PMOS電晶體(MP2)的源極(s)連接至該高電壓(VDDA)，其汲極(d)連接至該第一PMOS電晶體(MP1)的閘極(g)。
該第一切換器(SW1)的第一端(a)連接至該第一PMOS電晶體(MP1)的汲極(d)，其第二端(b)連接至該第三NMOS電晶體(MN3)的汲極(d)，其控制端(c)連接以接收一重置訊號(Reset)。該第二切換器(SW2)的第一端(a)連接至該第二PMOS電晶體(MP2)的汲極(d)，其第二端(b)連接至該第四NMOS電晶體(MN4)的汲極(d)，其控制端(c)連接以接收該重置訊號(Reset)。
該第三NMOS電晶體(MN3)的閘極(g)連接以接收該第二訊號(A2)，其源極(s)連接至該第一NMOS電晶體(MN1)的汲極(d)，第一NMOS電晶體(MN1)的閘極(g)連接以接收該第一訊號(A1)，其源極(s)連接至一地電位(VSS)。
第四NMOS電晶體(MN4)的閘極(g)連接以接收該第二訊號的反相訊號(A2B)，其源極(s)連接至該第二NMOS電晶體(MN2)的汲極(d)，第二NMOS電晶體(MN2)的閘極(g)連接以接收該第一訊號的反相訊號(A1B)，其源極(s)連接至該地電位(VSS)。
該第三PMOS電晶體(MP3)的源極(s)連接至該高電位(VDDA)，其閘極(g)連接至該第一致能端(EN1)，其汲極(d)連接至該第一PMOS電晶體(MP1)的汲極(d)，該第四PMOS電晶體(MP4)的源極(s)連接至該高電位(VDDA)，其閘極連接至該第二致能端(EN2)，其汲極(d)連接至該第一PMOS電晶體(MP1)的汲極(d)。
該第三切換器(SW3)的第一端(a)連接至該第一PMOS電晶體(MP1)的源極(s)，其第二端(b)連接至該第一PMOS電晶體(MP1)的汲極(d)，其控制端(c)連接以接收該重置訊號反相訊號(Resetb)。
該第五PMOS電晶體(MP5)的源極(s)連接至該高電位(VDDA)，其閘極(g)連接至該第一致能端(EN1)，其汲極(d)連接至該第二PMOS電晶體(MP2)的汲極(d)，該第六PMOS電晶體(MP6)的源極(s)連接至該高電位(VDDA)，其閘極(g)連接至該第二致能端(EN2)，其汲極(d)連接至該第二PMOS 電晶體(MP2)的汲極(d)。
該第四切換器(SW4)的第一端(a)連接至該第二PMOS電晶體(MP2)的源極(s)，其第二端(b)連接至該第二PMOS電晶體(MP2)的汲極(d)，其控制端(c)連接以接收一重置訊號反相訊號(Resetb)。
由於該第一解碼轉壓器310與該第二解碼轉壓器320具有相同架構，因此不再對該第二解碼轉壓器320的電路詳述。
該第一訊號(A1)及該第二訊號(A2)經過該第一反相器330及一第二反相器340輸入到第一解碼轉壓器310及一第二解碼轉壓器320的第一至第四輸入端(IN1、IN2、IN3、IN4)、及該第五至第八輸入端(IN5、IN6、IN7、IN8)。該重置訊號(Reset)、該重置訊號反相訊號(Resetb)控制該第一切換器(SW1)、該第二切換器(SW2)、該第三切換器(SW3)、及該第四切換器(SW4)的導通/關閉。
當要進行電壓位準轉換前，需先將該第一切換器(SW1)及該第二切換器(SW2)關閉、該第三切換器(SW3)及該第四切換器(SW4)導通。使得第一輸出端(OUT1B)及第二輸出端(OUT2B)電壓準位為一高電位(VDDA)。同樣地，第二解碼轉壓器320亦是如此。第三輸出端(OUT3B)及第四輸出端(OUT4B)電壓準位為VDDA。
當第一訊號(A1)、一第二訊號(A2)、及其反相訊號(A1B、A2B)的輸入電壓穩定時，將該第一切換器(SW1)及該第二切換器(SW2)導通、該第三切換器(SW3)及該第四切換 器(SW4)關閉。第一輸出端(OUT1B)及第二輸出端(OUT2B)電壓準位則會因第一與第三NMOS電晶體(MN1、MN3)的導通路徑或第二與第四NMOS電晶體(MN2、MN4)的導通路徑，而由VDDA的電壓準位拉往一低電位(VSS)的電壓準位。
第一致能端(EN1)及第二致能端(EN2)被第二解碼轉壓器320的第三輸出端(OUT3B)及第四輸出端(OUT4B)所控制。假設該第二訊號(A2)及第一訊號(A1)均為高電位(VCC)，亦即A[2：1]=11b時，則第一解碼轉壓器310的第二輸出端(OUT2B)為VSSA的電壓準位、其第一輸出端(OUT1B)為VDDA的電壓準位，而第二解碼轉壓器320的第三輸出端(OUT3B)及第四輸出端(OUT4B)則因為第三致能端(EN3)及第四致能端(EN4)接到第二輸出端(OUT2B)及第一輸出端(OUT1B)，所以第四輸出端(OUT4B)及第三輸出端(OUT3B)的電壓準位會被拉到VDDA的電壓準位。
假設該第二訊號(A2)及第一訊號(A1)分別為高電位(VCC)或低電位(VSS)，即A[2：1]=00b、或A[2：1]=01b、或A[2：1]=10b時，其運作情形亦如前面所述，不再贅述。
圖5係本發明之解碼轉壓裝置300之模擬示意圖。如圖5所示，當該第二訊號(A2)及第一訊號(A1)均為高電位(VCC=1.4V)時，該第四輸出端(OUT4B)的電壓由VDDA(=5V)的電壓準位轉換為VSS電壓準位(=0V)。當該第二訊號(A2)為高電位(VCC=1.4V)及第一訊號(A1)為低電位(VSS=0V)時，該第三輸出端(OUT3B)的電壓由VDDA(=5V)的電 壓準位轉換為VSS電壓準位(=0V)，同時，該第四輸出端(OUT4B)的電壓由VSS電壓準位(=0V)轉換為VDDA(=5V)的電壓準位。本發明可達到同時解碼及電壓轉換的功能。
本發明的第一至第四切換器(SW1、SW2、SW3、SW4)可用一簡單的MOS電晶體即可達成，本發明解碼轉壓裝置300只需32個電晶體即可完成解碼及電壓轉換的功能。其中，該第一解碼轉壓器310與該第二解碼轉壓器320各有14個電晶體(包含切換器)，第一反相器330及一第二反相器340各有2個電晶體。因此本發明相較習知技術可減少12個電晶體的使用量，不僅降低整個佈局的面積，同時降低功耗，確實具有降低成本的功效。
圖6係一習知6位元數位至類比轉裝置600的電路圖，該6位元數位至類比轉裝置600包含一拴鎖裝置610、一轉壓器620、一反相器630、及一電壓選擇裝置640。輸入資料Data[5：0]先由拴鎖裝置610拴鎖，以產生訊號L[5：0]，再由轉壓器620及反相器630分別產生訊號S[5：0]及S[5：0]B。其由輸入資料Data[5：0]，以產生一對應之類比輸出OUT。例如當輸入資料Data[5：0]為111110b(=62)時，S5、S4、S3、S2、S1、S0B均為高電位，故相關的電晶體導通，如圖6所示，電壓V62輸出至輸出端OUT處。然而此種習知的6位元數位至類比轉裝置600，其電壓選擇裝置640需有6層電晶體，以作為選擇器。每一層的選擇器分別需要64、32、16、8、4、2個電晶體，共需126個電晶體。若選 擇器使用一個PMOS電晶體及一個NMOS電晶體所組成，則需252個電晶體。則耗費許多電晶體，因而增加成本及功耗。
圖7係本發明一種應用解碼轉壓裝置300之數位類比轉換器700之方塊圖。該數位類比轉換器700係將一2×n位元的輸入資料(Data[5：0])轉換成一類比輸出訊號(OUT)，n為正整數。該數位類比轉換器700包含一拴鎖裝置710、n個解碼轉壓裝置300、及一電壓選擇裝置730。本實施例中，以6位元的數位類比轉換器700為例說明，亦即n為3。其他位元的數位類比轉換器為熟於該技術者基於本發明所揭露之技術所能完成，不再贅述。
該拴鎖裝置710接收並拴鎖該6(=2×n)位元的輸入資料(Data[5：0])，以產生一2×n位元的拴鎖資料(L[5：0])。
該n個解碼轉壓裝置300連接至該拴鎖裝置710，每一個解碼轉壓裝置接收2×n位元的拴鎖資料中的2位元的拴鎖資料(L[5：0])，以產生一第一至第四控制訊號，n個解碼轉壓裝置300更產生n組第一至第四控制訊號。如圖7所示，第一個解碼轉壓裝置300,301接收2×n位元的拴鎖資料(L[5：0])中的2位元的拴鎖資料(L[2：0])，並產生第一組第一至第四控制訊號(A[3：0])。第二個解碼轉壓裝置300,302接收2×n位元的拴鎖資料(L[5：0])中的2位元的拴鎖資料(L[4：3])，並產生第二組第一至第四控制訊號(B[3：0])。第三個解碼轉壓裝置300,303接收2×n位元的拴鎖資料(L[5：0])中的2位元的拴鎖資料(L[5：4])，並產生第三組第一至第四控制訊 號(C[3：0])。
圖8A係本發明該電壓選擇裝置730之電路示意圖。圖8B係本發明該電壓選擇裝置730之電路圖。該電壓選擇裝置730共有n層選擇器組810。第一層選擇器組810-1具有2"個選擇器，第i層選擇器組810-i具有2 n-2(-1個選擇器，i為正整數之索引值。第j組之第一至第四控制訊號控制該n層選擇器組中的一第j層選擇器組之選擇器，j為正整數之索引值。亦即，第一組第一至第四控制訊號(A[3：0])控制第一層選擇器組810,1的64(=26)個選擇器，第二組第一至第四控制訊號(B[3：0])控制第二層選擇器組810,2的16(=24)個選擇器，第三組第一至第四控制訊號(C[3：0])控制第二層選擇器組810,3的4(=22)個選擇器。
在實際使用時，需將第一個解碼轉壓裝置300,301的第一輸出端(OUT1B)、一第二輸出端(OUT2B)、一第三輸出端(OUT3B)、一第四輸出端(OUT4B)分別命名為第一組第一至第四控制訊號(A[3：0])，亦即OUT1B為A0，OUT2B為A1，OUT3B為A2，OUT4B為A3。其他解碼轉壓裝置300,302、300,303亦同，此只是電路連接方式，並未增加任何電路元件。
例如當輸入資料Data[5：0]為111110b(=62)時，輸入至第一個解碼轉壓裝置300,301為10b，因此第一組第一至第四控制訊號(A[3：0])為1101b，輸入至第二個解碼轉壓裝置300,302為11b，因此第二組第一至第四控制訊號(B[3：0]) 為1110b，輸入至第三個解碼轉壓裝置300,303為11b，因此第三組第一至第四控制訊號(C[3：0])為1110b，故相關的電晶體導通，如圖8B所示，電壓V62輸出至輸出端OUT處。
由前述說明知，當採用本發明的解碼轉壓裝置300時，電壓選擇裝置730的所使用電晶體可大幅減少。習知技術若使用一個電晶體當選擇器，需要126個電晶體，而本發明僅需84個電晶體。若使用一個PMOS電晶體及一個NMOS電晶體所組成的選擇器時，需要252個電晶體，而本發明僅需168個電晶體。
綜上所述，本發明技術相較於習知解碼轉壓裝置或是數位至類比轉裝置，均可大幅減少電晶體數目，減少電路所佔晶圓的面積，而達成降低成本及減少功耗的功能。
上述實施例僅係為了方便說明而舉例而已，本發明所主張之權利範圍自應以申請專利範圍所述為準，而非僅限於上述實施例。
300‧‧‧解碼轉壓裝置
310‧‧‧第一解碼轉壓器
320‧‧‧第二解碼轉壓器
330‧‧‧第一反相器
340‧‧‧第二反相器

Claims (18)

  1. 一種解碼轉壓裝置，其包含：一第一解碼轉壓器，其具有第一輸入端至第四輸入端、一第一輸出端、一第二輸出端、一第一致能端、一第二致能端、一第一重置輸入端、及一第二重置輸入端，該第一輸入端至該第四輸入端接收一第一訊號、一第一反相訊號、一第二訊號、及一第二反相訊號，該第一解碼轉壓器包含一拴鎖器、一第一輸入區塊、一第二輸入區塊、一及第一至第四切換器；一第二解碼轉壓器，其具有第五至第八輸入端、一第三輸出端、一第四輸出端、一第三致能端、及一第四致能端，該第五輸入端至第八輸入端接收該第一訊號、該第一反相訊號、該第二訊號、及該第二反相訊號；其中，該第一致能端連接至該第四輸出端，該第二致能端連接至該第三輸出端，該第三致能端連接至該第二輸出端，該第四致能端連接至該第一輸出端。
  2. 如申請專利範圍第1項所述之解碼轉壓裝置，其中，該第一解碼轉壓器與該第二解碼轉壓器具有相同架構。
  3. 如申請專利範圍第2項所述之解碼轉壓裝置，其中，當要進行電壓位準轉換前，將該第一切換器及該第二切換器關閉、該第三切換器及該第四切換器導通，使得該第一輸出端及該第二輸出端電壓準位為一高電位。
  4. 如申請專利範圍第3項所述之解碼轉壓裝置，其中，當該第一訊號、該第二訊號、該第一反相訊號、及該第二反相訊號的輸入電壓穩定時，將該第一切換器及該第二切換器導通、該第三切換器及該第四切換器關閉，使得第一輸出端及該第二 輸出端的電壓準位由該高電位的電壓準位拉往一地電位的電壓準位。
  5. 如申請專利範圍第4項所述之解碼轉壓裝置，其中，該拴鎖器包含一第一PMOS電晶體、一第二PMOS電晶體，該第一輸入區塊包含一第一至第四NMOS電晶體，該第二輸入區塊包含一第三至第六PMOS電晶體。
  6. 如申請專利範圍第5項所述之解碼轉壓裝置，其中，該第一PMOS電晶體的源極連接至一高電壓，該第一PMOS電晶體的閘極連接至該該第一輸出端，與該第一PMOS電晶體的汲極連接至該第二PMOS電晶體的閘極，以及該第二PMOS電晶體的源極連接至該高電壓，與該第二PMOS電晶體的汲極連接至該第一PMOS電晶體的閘極。
  7. 如申請專利範圍第6項所述之解碼轉壓裝置，其中，該第一切換器的第一端連接至該第一PMOS電晶體的汲極，該第一切換器的第二端連接至該第三NMOS電晶體的汲極，該第一切換器的控制端用以接收一重置訊號，以及該第二切換器的第一端連接至該第二PMOS電晶體的汲極，該第二切換器的第二端連接至該第四NMOS電晶體的汲極，與該第二切換器的控制端連接以接收該重置訊號。
  8. 如申請專利範圍第7項所述之解碼轉壓裝置，其中，該第三NMOS電晶體的閘極連接至該第二訊號，該第三NMOS電晶體的源極連接至該第一NMOS電晶體的汲極，以及該第一NMOS電晶體的閘極連接以接收該第一訊號，該第一NMOS電晶體的源極連接至一地電位。
  9. 如申請專利範圍第8項所述之解碼轉壓裝置，其中，第四NMOS電晶體的閘極連接以接收該第二訊號的反相訊號，該第四NMOS電晶體的源極連接至該第二NMOS電晶體的汲極，以 及第二NMOS電晶體的閘極連接以接收該第一訊號的反相訊號，該第二NMOS電晶體的源極連接至該地電位。
  10. 如申請專利範圍第9項所述之解碼轉壓裝置，其中，該第三PMOS電晶體的源極連接至該高電位，該第三PMOS電晶體的閘極連接至該第一致能端，該第三PMOS電晶體的汲極連接至該第一PMOS電晶體的汲極，以及該第四PMOS電晶體的源極連接至該高電位，該第四PMOS電晶體的閘極連接至該第二致能端，該第四PMOS電晶體的汲極連接至該第一PMOS電晶體的汲極。
  11. 如申請專利範圍第10項所述之解碼轉壓裝置，其中，該第三切換器的第一端連接至該第一PMOS電晶體的源極，其第二端連接至該第一PMOS電晶體的汲極，其控制端連接以接收一重置訊號反相訊號。
  12. 如申請專利範圍第11項所述之解碼轉壓裝置，其中，該第五PMOS電晶體的源極連接至該高電位，該第五PMOS電晶體的閘極連接至該第一致能端，該第五PMOS電晶體的汲極連接至該第二PMOS電晶體的汲極，以及該第六PMOS電晶體的源極連接至該高電位，該第六PMOS電晶體的閘極連接至該第二致能端，該第六PMOS電晶體的汲極連接至該第二PMOS電晶體的汲極。
  13. 如申請專利範圍第12項所述之解碼轉壓裝置，其中，該第四切換器的第一端連接至該第二PMOS電晶體的源極，該第四切換器的第二端連接至該第二PMOS電晶體的汲極，該第四切換器的控制端連接以接收一重置訊號反相訊號。
  14. 一種應用解碼轉壓裝置之數位類比轉換器，係將一2×n位元的輸入資料轉換成一類比輸出訊號，n為正整數，其包含： 一拴鎖器裝置，接收並拴鎖該2×n位元的輸入資料，以產生一2×n位元的拴鎖資料；n個解碼轉壓裝置，連接至該拴鎖裝置，該n個解碼轉壓裝置係分別接收2×n位元的拴鎖資料中的2位元的拴鎖資料，用以產生一第一控制訊號至第四控制訊號；以及一電壓選擇裝置，具有n層選擇器組，第i層選擇器組具有2 n-2(i-1)選擇器，當中i為正整數之索引值；其中，第j組之第一至第四控制訊號控制該n層選擇器組中的一第j層選擇器組之選擇器，當中j為正整數之索引值。
  15. 如申請專利範圍第14項所述之應用解碼轉壓裝置之數位類比轉換器，其中，該n個解碼轉壓裝置具有相同架構，每一個解碼轉壓裝置包含一第一解碼轉壓器及一第二解碼轉壓器，該第一解碼轉壓器與該第二解碼轉壓器具有相同架構，第k個解碼轉壓裝置接收2×n位元的拴鎖資料中的第2k-1位元及第2k-2位元的拴鎖資料，當中，1≦k≦n。
  16. 如申請專利範圍第15項所述之應用解碼轉壓裝置之數位類比轉換器，其中，該第一解碼轉壓器具有第一輸入端至第四輸入端、一第一輸出端、一第二輸出端、一第一致能端、一第二致能端、一第一重置輸入端、及一第二重置輸入端，該第一輸入端至該第四輸入端接收該第2k-2位元的拴鎖資料、該第2k-2位元的拴鎖資料之一第一反相資料、該第2k-1位元的拴鎖資料、及該第2k-1位元的拴鎖資料之一第二反相資料，該第一解碼轉壓器包含一拴鎖器、一第一輸入區塊、一第二輸入區塊、一及第一至第四切換器，該第二解碼轉壓器具有第五至第八輸入端、一第三輸出端、一第四輸出端、一第三致能端、及一第四致能端，該第五輸入端至第八輸入端接收該第2k-2位元 的拴鎖資料、該第2k-2位元的拴鎖資料之該第一反相資料、該第2k-1位元的拴鎖資料、及該第2k-1位元的拴鎖資料之該第二反相資料，該第一致能端連接至該第四輸出端，該第二致能端連接至該第三輸出端，該第三致能端連接至該第二輸出端，該第四致能端連接至該第一輸出端。
  17. 如申請專利範圍第16項所述之應用解碼轉壓裝置之數位類比轉換器，其中，當要進行電壓位準轉換前，將該第一切換器及該第二切換器關閉、該第三切換器及該第四切換器導通，使得該第一輸出端及該第二輸出端電壓準位為一高電位，當該第一訊號、該第二訊號、該第一反相訊號、及該第二反相訊號的輸入電壓穩定時，將該第一切換器及該第二切換器導通、該第三切換器及該第四切換器關閉，使得第一輸出端及該第二輸出端的電壓準位由該高電位的電壓準位拉往一地電位的電壓準位。
  18. 如申請專利範圍第17項所述之應用解碼轉壓裝置之數位類比轉換器，其中，該拴鎖器包含一第一PMOS電晶體、一第二PMOS電晶體，該第一輸入區塊包含一第一至第四NMOS電晶體，該第二輸入區塊包含一第三至第六PMOS電晶體。
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