JP2006208517A - 半導体回路 - Google Patents

Abstract

【課題】 回路規模を低減した半導体回路とこの半導体回路を集積して小型化を可能とし
た半導体集積回路チップを提供する。
【解決手段】 アドレス信号〔０〕〜〔７〕の任意の一部のビットＡＤ〔０〕をデコード
する前段第１デコーダＤＣＲ−１と残りのビットＡＤ〔１〕〜〔７〕をデコードする前段
第２デコーダＤＣＲ−２とで構成された前段デコード回路ＤＣＲと、前段デコード回路Ｄ
ＣＲの出力のレベルをシフトするレベル変換回路ＬＳと、レベル変換回路ＬＳでレベル変
換した前段デコード回路ＤＣＲの各デコーダのデコード出力をデコードする後段デコード
回路ＨＮＤとを用いた２段デコード方式とする。
【選択図】 図１

Description

本発明は、半導体回路に関するものであるが、特に液晶パネルや有機エレクトロルミネッセンスパネルなどを用いたアクティブ方式パネル型表示装置の画素を駆動するための駆動回路を構成する半導体回路に関する。

表示部にX軸方向（第一の方向）とY軸方向（第一の方向とは違う方向）の2方向に配線が張り巡らされていて、XとYの2方向から電圧をかけると交点の液晶が駆動するSTN型の表示装置、画素毎に薄膜トランジスタ（ＴＦＴ）などのアクティブ素子を有し、このアクティブ素子をスイッチング駆動するアクティブ・マトリクス型の表示装置は、液晶表示装置や有機エレクトロルミネッセンス（有機ＥＬ）表示装置などのパネル型表示装置として知られている。本発明は、この種のパネル型表示装置に適用される表示パネルに表示を行うための駆動回路である半導体回路の回路構成とこの回路を集積した半導体集積回路チップの回路配置に特徴を有する。

例えば、アクティブ素子に薄膜トランジスタを用いたアクティブ・マトリクス型液晶表示装置は、ガラス板を好適とする一対の絶縁基板間に封止した液晶層を有し、その表示領域にマトリクス配置された多数の画素を形成している。表示領域外には駆動回路である半導体集積回路チップが搭載され、各画素を構成する薄膜トランジスタは引出し線で表示領域の外側に引き出されてこの半導体集積回路チップに接続される。表示領域に配置される薄膜トランジスタは、走査方向に例えば２５６本のゲート線で半導体集積回路チップを構成するゲートドライバの２５６本の出力端子に接続され、この出力端子から出力されるゲート信号で選択され、選択されたゲート線に接続する薄膜トランジスタのソース線に表示データが供給されて表示がなされる。

このようなアクティブ・マトリクス型液晶表示装置は、薄膜トランジスタを介して赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各画素電極に液晶駆動電圧（階調電圧）を印加するものであるため画素間のクロストークがなく、クロストークのない多階調表示が可能である。

図２５は本願発明者が先に考えたゲートドライバ部の構成例を説明するブロック図である。また、図２６は図２５の要部動作波形図である。この構成では、ゲート線Ｇ１，Ｇ２，Ｇ３，Ｇ４，・・・・Ｇ２５６を選択するためのアドレス信号は８ビットであり、この８ビットのアドレス信号〔０〕〜〔７〕は図示しないアドレスカウタでカウントアップされて入力する。入力したアドレス信号〔０〕〜〔７〕はデコード回路ＤＣＲで（Ａ０００）〜（Ａ２５５）にデコードされてそれぞれラッチＬＴにラッチクロックでラッチされる。ラッチＬＴにラッチされたデコード出力はノアゲートＮＲを通して高耐圧部に入力する。ラッチされたデコード出力の電圧レベル範囲は、例えば３Ｖ〜０Ｖである。なおラッチ回路に代えてシフトレジスタを用いることもできる。

高耐圧部は、レベル変換回路ＬＳと複数の（ここでは３個）高耐圧インバータＨＶで構成され、その出力端子（ゲート線端子）ＧＴＭは表示パネルのゲート線に接続し、ゲート信号Ｇ１〜Ｇ２５６を供給する。レベル変換回路ＬＳは入力する３Ｖ〜０Ｖの信号を１６Ｖ〜−１４Ｖの高電圧レベルに変換する。各ゲート線Ｇ１，Ｇ２，Ｇ３，Ｇ４，・・・・Ｇ２５６のそれぞれにはレベル変換回路ＬＳと３個の高耐圧インバータＨＶで構成されるゲートドライバＧＤＲが配置されている。なお、ノアゲートＮＲは表示パネルへの表示をオン／オフするゲートであり、全選択信号が入力された非表示時に表示部の画素部の電荷を放電するためのものである。

アドレス信号〔０〕〜〔７〕は図２６に示したように入力され、ラッチクロックがハイレベルのタイミングでラッチＬＴにラッチされる。ラッチされたアドレス信号は高耐圧部でレベルシフトされ、ゲート線端子ＧＴＭから対応するゲート線にゲート信号Ｇ１，Ｇ２，Ｇ３，・・・・としてそれぞれ供給される。

図２７は図２５におけるレベル変換回路ＬＳの構成例の説明図、図２８は図２５におけるレベル変換回路ＬＳの具体的な回路例の説明図である。図２７と図２８における各電値は以下のとおりである。ＶＣＣ＝３Ｖ、ＧＮＤ＝０Ｖ、ＤＤＶＤＨ＝５Ｖ、ＶＧＨ＝１５Ｖ、ＶＧＬ＝−１０Ｖである。このレベル変換回路ＬＳは３個の高耐圧インバータＨＶの直列回路と、この直列回路と並列に接続された通常のインバータＶと、３個の高耐圧インバータＨＶの直列回路とからなる。その入力はラッチＬＴの出力である。

図２７に示したように、インバータＶの出力電圧範囲はＶＣＣ〜ＧＮＤ、レベル変換回路ＬＳを構成する初段のレベル変換回路ＬＳａの出力電圧範囲はＤＤＶＤＨ〜ＧＮＤ、次段レベル変換回路ＬＳｂの出力電圧範囲はＤＤＶＤＨ〜ＶＧＬ、終段のレベル変換回路ＬＳｃの出力電圧範囲はＶＧＨ〜ＶＧＬである。

初段のレベル変換回路ＬＳａは４個のＰＭＯＳトランジスタと２個のＮＭＯＳトランジスタで図示したように構成される。次段のレベル変換回路ＬＳｂは２個のＰＭＯＳトランジスタと４個のＮＭＯＳトランジスタで図示したように構成される。終段のレベル変換回路ＬＳｃは２個のＰＭＯＳトランジスタと２個のＮＭＯＳトランジスタで図示したように構成される。次段のレベル変換回路ＬＳｂと終段のレベル変換回路ＬＳｃは２個のインバータで接続されている。

図２９は図２５におけるラッチの構成例の説明図である。このラッチは６個のインバータＶと１個のナンドゲートＮＤで図示したように構成され、デコード回路ＤＣＲの出力をラッチクロックでラッチする。

図３０は図２５における８ビットのデコード回路の構成例の説明図である。このデコード回路は、８ビットのアドレス信号〔０〕〜〔７〕をそれぞれ入力するインバータＶとナンドゲートＮＤおよびノアゲートＮＲで構成され、２５６のデコード出力（Ａ０００）〜（Ａ２５５）を出力する。

図３１は本願発明者が先に考えたゲートレスドライバの１例を説明する回路図である。このゲートレスドライバＧＬＤＲはゲートを内蔵した表示パネルＧＩＰＮＬと共に使用される。表示パネルＧＩＰＮＬには、低温ポリシリコン等の高電流移動度半導体膜で形成した薄膜トランジスタで表示パネルを構成する基板上に作り込まれたゲートドライバを有する。ゲートドライバは、各ゲート線毎にシフトレジスタＳＲと高耐圧ノアゲートＨＮＲおよび高耐圧インバータＨＶで構成される。

ゲートレスドライバＧＬＤＲは、外部入力する例えば３Ｖ〜０Ｖの全選択信号、フレーム先頭パルス、シフトレジスタクロックをそれぞれ例えば１６Ｖ〜−１４Ｖの大振幅の信号にレベル変換するレベル変換回路ＬＳから構成される。レベル変換されたこれら各信号を表示パネルＧＩＰＮＬの引出し端子ＧＴＭに出力する。

図３２は図３１におけるシフトレジスタの回路例の説明図、また図３３は図３２の動作を説明する波形図である。このシフトレジスタは６個の高耐圧インバータＨＶと２個の高耐圧ノアゲートＨＮＲ及び高耐圧アンドゲートＨＮＤで図示したように構成され、入力端子ＩＮＰＵＴにレベルシフタＬＳでレベルシフトされたフレーム先頭パルスを入力し、同じくレベルシフタＬＳでレベルシフトされたシフトレジスタクロックでシフトさせる。その出力端子ＯＵＴＰＵＴは高耐圧ノアゲートＨＮＲと高耐圧インバータＨＶを通して各ゲート線にゲート信号Ｇ１，Ｇ２，Ｇ３，Ｇ４，・・・・Ｇ２５６として印加される。

なお、この種の従来技術を開示したものとしては、例えば特許文献１を挙げることができる。
特開平８−１０６２７２号公報

前記したゲートドライバの構成では、高耐圧部には各ゲート線Ｇ１，Ｇ２，Ｇ３，Ｇ４，・・・・Ｇ２５６のそれぞれにレベル変換回路ＬＳと３個の高耐圧インバータＨＩＶで構成されるゲートドライバＧＤＲが配置されている。図２８や図３１で説明したように、レベル変換回路ＬＳは多数のＭＯＳトランジスタで構成され、回路が複雑で回路規模が大きい。また、ゲート線幅やゲート長も大で、専有面積が大きい。そのため、この回路を半導体チップに集積する場合の小型化に限界があり、これが解決すべき課題の一つとなっている。

本発明は、上記背景技術における課題を解決して、回路規模を低減した半導体回路とこの半導体回路を集積して小型化を可能とした半導体集積回路チップを提供することにある。

上記課題は、アドレス信号の任意の一部のビットをデコードする前段第１デコーダと残りのビットをデコードする前段第２デコーダとで構成された前段デコード回路と、前段デコード回路の各デコーダのデコード出力をデコードする後段デコード回路とを用いた２段デコード方式とすることで解決することを特徴とする。

本発明の半導体回路は、ゲート端子を有するアクティブ素子で構成した多数の画素をマトリクス配列した表示パネルの前記ゲート端子にゲート信号を供給するためのゲートドライバであり、次の手段を採用することを特徴とする。

「本発明の半導体回路を実現する手段１」
前記ゲート端子を選択するアドレス信号の一部のビットをデコードする前段第１デコーダと該アドレス残りのビットをデコードする前段第２デコーダとで構成された前段デコード回路と、
前記前段第１デコーダと前段第２デコーダの各デコード出力のそれぞれをラッチするラッチ回路と、
前記ラッチ回路にラッチされた前記前段第１デコーダと前段第２デコーダのデコード出力のそれぞれの電圧レベルを高圧側にシフトするレベル変換回路と、
前記レベル変換回路の出力のそれぞれをデコードする後段デコード回路とを設ける。

「本発明の半導体回路を実現する手段２」
前記ゲート端子を選択するアドレス信号の一部のビットをラッチする第１ラッチおよび残りのビットをラッチする第２ラッチとからなるラッチ回路と、
前記第１ラッチにラッチされた前記一部のビットをデコードする前段第１デコーダおよび前記第２ラッチにラッチされた前記残りのビットをデコードする前段第２デコーダとからなる前段デコード回路と、
前記前段第１デコーダと前段第２デコーダの出力のそれぞれの電圧レベルを高圧側にシフトするレベル変換回路と、
前記レベル変換回路を通した前記前段第１デコーダの出力と前段第２デコーダの出力とをデコードする後段デコード回路とを設ける。

「本発明の半導体回路を実現する手段３」
前記ゲート端子を選択するアドレス信号の一部のビットをラッチする第１ラッチおよび残りのビットをラッチする第２ラッチとからなるラッチ回路と、
前記第１ラッチと第２ラッチにラッチされた前記一部のビットと前記残りのビットのそれぞれの電圧レベルを高圧側にシフトするレベル変換回路と、
前記レベル変換回路を通した前記第１ラッチの出力をデコードする前段第１デコーダと前記第２ラッチの出力をデコードする前段第２デコーダとからなる前段デコーダ回路と、
前記第１前段デコーダと第２前段デコーダのデコード出力とをデコードする後段デコード回路とを設ける。

「本発明の半導体回路を実現する手段４」
前記ゲート端子を選択するアドレス信号の一部のビットをラッチする第１ラッチおよび残りのビットをラッチする第２ラッチとからなるラッチ回路と、
前記第１ラッチと第２ラッチにラッチされた前記一部のビットと前記残りのビットのそれぞれの電圧レベルを高圧側にシフトするレベル変換回路と、
前記レベル変換回路を通した前記第１ラッチの出力をデコードする前段第１デコーダと前記第２ラッチの出力をデコードする前段第２デコーダとからなる前段デコード回路と、
前記第１前段デコーダと第２前段デコーダのデコード出力とをデコードする後段デコード回路とを設け、
前記後段デコード回路を、前記ゲート端子との間に有するバッファ回路を兼ねるバッファ−デコーダとする。

なお、上記した手段１〜３における前記ゲート端子への出力波形が、第１の基準電圧と、該第１の基準電圧よりも低レベルの第２の基準電圧との間で変化するものであり、該変化する際の前記第１の基準電圧と前記第２の基準電圧の間に変曲点を有することを特徴とする。

また、本発明の半導体集積回路チップは、ゲート端子とソース端子を有するアクティブ素子で構成した多数の画素をマトリクス配列した表示パネルの前記ゲート端子にゲート信号を供給すると共に前記ソース端子に表示データを供給するものであり、次の手段を採用することを特徴とする。

「本発明の半導体回路を実現する手段５」
外部信号源からのパラレル信号を入力するシステムインターフェース回路と、ＲＧＢ表示データを入力する外部表示インターフェース回路と、タイミング発生回路と、階調電圧発生回路と、グラフィックＲＡＭと、ソースドライバと、前記ゲート端子にゲート信号を供給するゲートドライバとを備え、
前記ゲートドライバは、前記ゲート端子を選択するアドレス信号の一部のビットをデコードする前段第１デコーダと残りのアドレス信号をデコードする前段第２デコーダとで構成された前段デコード回路と、前記前段デコード回路の各デコード出力をデコードする後段デコード回路とを有する。

「本発明の半導体回路を実現する手段６」
外部信号源からのパラレル信号を入力するシステムインターフェース回路と、ＲＧＢ表示データを入力する外部表示インターフェース回路と、タイミング発生回路と、階調電圧発生回路と、グラフィックＲＡＭと、ソースドライバと、前記ゲート端子にゲート信号を供給するゲートドライバとを備え、
前記ゲートドライバは、前記ゲート端子を選択するアドレス信号の一部のビットをデコードする前段第１デコーダと該アドレス残りのビットをデコードする前段第２デコーダとで構成された前段デコード回路と、
前記前段第１デコーダと前段第２デコーダの各デコード出力のそれぞれをラッチするラッチ回路と、
前記ラッチ回路にラッチされた前記前段第１デコーダと前段第２デコーダのデコード出力のそれぞれの電圧レベルを高圧側にシフトするレベル変換回路と、
前記レベル変換回路の出力のそれぞれをデコードする後段デコード回路とを有する。

「本発明の半導体回路を実現する手段７」
外部信号源からのパラレル信号を入力するシステムインターフェース回路と、ＲＧＢ表示データを入力する外部表示インターフェース回路と、タイミング発生回路と、階調電圧発生回路と、グラフィックＲＡＭと、ソースドライバと、前記ゲート端子にゲート信号を供給するゲートドライバとを備え、
前記ゲートドライバは、前記ゲート端子を選択するアドレス信号の一部のビットをラッチする第１ラッチおよび残りのビットをラッチする第２ラッチとからなるラッチ回路と、
前記第１ラッチにラッチされた前記一部のビットをデコードする前段第１デコーダおよび前記第２ラッチにラッチされた前記残りのビットをデコードする前段第２デコーダとからなる前段デコード回路と、
前記前段第１デコーダと前段第２デコーダの出力のそれぞれの電圧レベルを高圧側にシフトするレベル変換回路と、
前記レベル変換回路を通した前記前段第１デコーダの出力と前段第２デコーダの出力とをデコードする後段デコード回路とを有する。

「本発明の半導体回路を実現する手段８」
外部信号源からのパラレル信号を入力するシステムインターフェース回路と、ＲＧＢ表示データを入力する外部表示インターフェース回路と、タイミング発生回路と、階調電圧発生回路と、グラフィックＲＡＭと、ソースドライバと、前記ゲート端子にゲート信号を供給するゲートドライバとを備え、
前記ゲートドライバは、前記ゲート端子を選択するアドレス信号の一部のビットをラッチする第１ラッチおよび残りのビットをラッチする第２ラッチとからなるラッチ回路と、
前記第１ラッチと第２ラッチにラッチされた前記一部のビットと前記残りのビットのそれぞれの電圧レベルを高圧側にシフトするレベル変換回路と、
前記レベル変換回路を通した前記第１ラッチの出力をデコードする前段第１デコーダと前記第２ラッチの出力をデコードする前段第２デコーダとからなる前段デコード回路と、
前記前段第１デコーダと前段第２デコーダのデコード出力とをデコードする後段デコー
ド回路とを有する。

「本発明の半導体回路を実現する手段９」
外部信号源からのパラレル信号を入力するシステムインターフェース回路と、ＲＧＢ表示データを入力する外部表示インターフェース回路と、タイミング発生回路と、階調電圧発生回路と、グラフィックＲＡＭと、ソースドライバと、前記ゲート端子にゲート信号を供給するゲートドライバとを備え、
前記ゲートドライバは、前記ゲート端子を選択するアドレス信号の一部のビットをラッチする第１ラッチおよび残りのビットをラッチする第２ラッチとからなるラッチ回路と、 前記第１ラッチと第２ラッチにラッチされた前記一部のビットと前記残りのビットのそれぞれの電圧レベルを高圧側にシフトするレベル変換回路と、
前記レベル変換回路を通した前記第１ラッチの出力をデコードする前段第１デコーダと
前記第２ラッチの出力をデコードする前段第２デコーダとからなる前段デコード回路と、
前記第１前段デコーダと第２前段デコード回路のデコード出力とをデコードする後段デコード回路とを有し、
前記後段デコード回路を、前段デコード回路と前記ゲート端子との間に有するバッファ回路を兼ねるバッファ−デコーダとする。

アドレス信号の複数ビットを一度にまとめてデコードせずに、一度デコード（前段デコード、プリデコード）した後に再度デコード（後段デコード、ポストデコード）する構成としたことにより、レベル変換回路の数が大幅に低減される。
本発明は、上記した各請求項に記載の発明に限定されるものではなく、本発明の技術思想を逸脱することなく、種々の変形は可能であることは言うまでもない。

以下、本発明を実施例の図面を参照して詳細に説明する。

図１は本発明の半導体回路の実施例１である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。特に制限されないが、シリコン単結晶のような一つの半導体基板上に作られてもよい。図１において、ゲート線Ｇ１，Ｇ２，Ｇ３，Ｇ４，・・・・Ｇ２５６は表示パネルのゲート線に対応する。これらのゲート線を選択するためのアドレス信号は８ビットであり、この８ビットのアドレス信号〔０〕〜〔７〕は図示しないアドレスカウタでカウントアップされてデコーダＤＣＲに入力する。

入力した８ビットのアドレス信号〔０〕〜〔７〕の一部「１ビット」をデコーダＤＣＲの前段第１デコーダＤＣＲ−Ａでデコードしてデコード出力ＡＤ００，ＡＤ０１をそれぞれラッチＬＴにラッチする。このラッチはラッチクロックのタイミングで行われる。アドレス信号の残りの「７ビット」はデコーダＤＣＲの前段第２デコーダＤＣＲ−Ｂでデコードし、デコード出力ＡU０００，ＡU００１・・・・ＡU１２７を得、それぞれのラッチＬＴにラッチする。

各ラッチＬＴにラッチされたデコード出力はノアゲートＮＲを通して高耐圧部に入力する。ラッチされたデコード出力の電圧レベル範囲は、例えば３Ｖ〜０Ｖである。なおラッチ回路に代えてシフトレジスタを用いることもできる。

高耐圧部において、前段第１デコーダＤＣＲ−Ａでデコードされた「１ビット」のデコード出力ＡＤ００，ＡＤ０１のそれぞれレベル変換回路ＬＳで１６Ｖ〜−１４Ｖの高電圧レベルに変換され、高耐圧インバータＨＶをとおして出力される。それぞれラッチＬＴにラッチされた「７ビット」のデコード出力ＡU０００，ＡU００１・・・・ＡU１２７は、それぞれレベル変換回路ＬＳで１６Ｖ〜−１４Ｖの高電圧レベルに変換された後、高耐圧ナンドゲートＨＮＤと高耐圧インバータＨＶからなるゲートドライバＧＤＲに入力する。

ゲートドライバＧＤＲはゲート線Ｇ１，Ｇ２，Ｇ３，Ｇ４，・・・・Ｇ２５６のそれぞれに設けてあり、それらの高耐圧ナンドゲートＨＮＤ一方の入力には「１ビット」のデコード出力ＡＤ００，ＡＤ０１のレベル変換出力が入力する。なお、前記の図２５と同様に、ノアゲートＮＲは表示パネルへの表示をオン／オフするゲートであり、全選択信号が入力された非表示時に表示部の画素部の電荷を放電するためのものである。

図２は図１におけるデコーダＤＣＲを構成する「１ビット」のデコーダＤＣＲ−Ａの構成図である。このデコーダＤＣＲ−Ａは３個のインバータＶで構成され、アドレス信号の「１ビット」のビット"０"に対してデコード出力ＡＤ００とＡＤ０１を出力する。

図３は図１におけるデコーダＤＣＲを構成する「７ビット」のデコーダＤＣＲ−Ｂの構成図である。このデコーダＤＣＲ−Ｂは８個のインバータＶと６個のナンドゲートＮＤおよび３個のノアゲートＮＲで構成される。アドレス信号の「７ビット」のビット"１"〜"７"の入力に対して、デコード出力ＡＵ０００，ＡＵ００１，・・・・ＡＵ１２７を出力する。

図４は図１のゲートドライバの動作を説明する波形図であり、各波形の符号は図１の符号部分に対応する。アドレス信号〔１〕〜〔７〕の入力をラッチクロックでラッチに取込む。この取込みは、ラッチクロックがハイレベルのタイミングでラッチＬＴにラッチされて行われる。ラッチされたアドレス信号の「１ビット」のビット"０"はＡＤ００とＡＤ０１にプリデコードされ、アドレス信号の「７ビット」のビット"１"〜"７"はＡＵ０００，ＡＵ００１，・・・・ＡＵ１２７にプリデコードされる。

「１ビット」のビット"０"のプリデコード出力ＡＤ００およびＡＤ０１と、「７ビット」のビット"１"〜"７"のプリデコード出力ＡＵ０００，ＡＵ００１，・・・・ＡＵ１２７は高耐圧部でレベルシフトされる。その後、ビット"１"〜"７"のプリデコード出力ＡＵ０００，ＡＵ００１，・・・・ＡＵ１２７はゲートドライバＧＤＲにおいて「１ビット」のビット"０"のプリデコード出力ＡＤ００およびＡＤ０１と再度デコード（ポストデコード）される。ポストデコードされたアドレスデータはゲート線端子ＧＴＭから対応するゲート線にゲート信号Ｇ１，Ｇ２，Ｇ３，・・・・としてそれぞれ供給される。

本実施例によれば、アドレス信号の複数ビットを一度にまとめてデコードせずに、任意のビットで二つに分けてそれぞれをデコード（プリデコード）し、その出力をラッチ回路にラッチし、ラッチされたものをレベル変換した後に再度デコード（ポストデコード）する構成としたことにより、レベル変換回路の数が大幅に低減される。
アドレス信号８ビットをまとめてデコードせずに、１ビットと７ビットに分けてプリデコードし、レベル変換後にポストデコード（フルデコード）するという２段のデコードを行うことで、レベル変換回路の数を２５６個から１３０個（１２８＋２）とほぼ半減することができる。２個のレベル変換回路は１ビットのアドレス信号のレベル変換回路で、１２８個のレベル変換回路は７ビットのアドレス信号のレベル変換回路である。但し、高耐圧部にポストデコード用の高耐圧ナンド回路ＨＮＤが追加されるが、図２５に示した構成に比べて大幅なレベル変換回路の削減を実現できる。

なお、分割するアドレス信号の１ビットは任意のビットでよいが、回路構成の容易さを考えて最上位ビットまたは最下位ビットとするのが好ましい。また、配線の引回しを最小限にするためには下位１ビットとするのが好適である。

図５は本発明の半導体回路の実施例２である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。本実施例は、８ビットのアドレス信号を２ビットと６ビットに分割してデコードするものであり、図中、図１と同一の参照符号は同一機能部分に対応する。本実施例では、８ビットのアドレス信号〔０〕〜〔７〕を２ビットのアドレス信号ＡＤ〔０〕，〔１〕と、６ビットのアドレス信号ＡＤ〔２〕〜〔７〕とに分割する。プリデコード用のデコーダＤＣＲは前段第１デコーダＤＣＲ−Ａと前段第２デコーダＤＣＲ−Ｂで構成される。

２ビットのアドレス信号ＡＤ〔０〕，〔１〕は前段第１デコーダＤＣＲ−Ａでデコードされてデコード出力ＡＤ００〜ＡＤ０３とし、それぞれをラッチＬＴにラッチする。このラッチはラッチクロックのタイミングで行われる。アドレス信号の残りの「７ビット」のアドレス信号ＡＤ〔２〕〜〔７〕は前段第２デコーダＤＣＲ−Ｂでデコードされ、デコード出力ＡＵ００〜ＡＵ６３を得、それぞれをラッチＬＴにラッチする。その後は実施例１と同様にしてポストデコーダでフルデコードし、ゲート線端子ＧＴＭから対応するゲート線にゲート信号Ｇ１，Ｇ２，Ｇ３，・・・・としてそれぞれ供給される。

図６は図５における２ビットのデコーダの回路構成の説明図、図７は図５における６ビットのデコーダの回路構成の説明図である。２ビットのデコーダは２個のインバータＶ、４個のナンドゲートＮＤおよびナンドゲートＮＤの出力端子に接続した４個のインバータＶで構成される。また、６ビットのデコーダは６個のインバータＶ、１２８個のナンドゲートＮＤおよびナンドゲートＮＤの出力端子に接続した６４個のノアゲートNRで構成される。

本実施例によれば、レベル変換回路ＬＳは図２５の２５６個から６８個（６４＋４）とほぼ１／４とすることができる。４個のレベル変換回路ＬＳは２ビットのアドレス信号のレベル変換回路で、６４個のレベル変換回路は６ビットのアドレス信号のレベル変換回路である。但し、高耐圧部にポストデコード用の高耐圧ナンド回路ＨＮＤが追加されるが、図２５に示した構成に比べて大幅なレベル変換回路の削減を実現できる。この構成におけるレベル変換回路の数は６８個となるが、４ビット、４ビットと分けたとき最小の３２個となる。

図８は本発明の半導体回路の実施例３である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。本実施例は、８ビットのアドレス信号をラッチするラッチ回路をプリデコーダの前段に配置したものである。そして、８ビットのアドレス信号は次のようにラッチされる。ラッチ回路ＬＴは第１ラッチ回路ＬＴ−Ａと第２ラッチ回路ＬＴ−Ｂで構成される。第１ラッチ回路ＬＴ−Ａは入力する８ビットのアドレス信号の１ビットのアドレス信号ＡＤ〔０〕をラッチし、第２ラッチ回路ＬＴ−Bは入力する８ビットのアドレス信号の７ビットのアドレス信号ＡＤ〔１〕〜〔７〕をラッチする。

第１ラッチ回路ＬＴ−ＡにラッチされたＡＤ〔０〕はプリデコーダＤＣＲの第１デコーダＤＣＲ−Ａでデコードされ、第２ラッチ回路ＬＴ−ＢにラッチされたＡＤ〔１〕〜〔７〕は第２デコーダＤＣＲ−Ｂでデコードされる。その他の構成は図１と同様である。その後は実施例１と同様にしてポストデコーダでフルデコードし、ゲート線端子ＧＴＭから対応するゲート線にゲート信号Ｇ１，Ｇ２，Ｇ３，・・・・としてそれぞれ供給される。

本実施例によれば、アドレス信号の複数ビットを一度にまとめてデコードせずに、任意のビットで二つに分けてラッチ回路にラッチし、ラッチされたそれぞれをデコード（プリデコード）し、プリデコードしたものをレベル変換した後に再度デコード（ポストデコード）する構成としたことにより、レベル変換回路の数が大幅に低減される。レベル変換回路の数を図２５の２５６個から１３０個（１２８＋２）とほぼ半減することができる。２個のレベル変換回路は１ビットのアドレス信号のレベル変換回路で、１２８個のレベル変換回路は７ビットのアドレス信号のレベル変換回路である図２５に示した構成に比べて大幅なレベル変換回路の削減を実現できる。

なお、分割するアドレス信号の１ビットは任意のビットでよいが、回路構成の容易さを考えて最上位ビットまたは最下位ビットとするのが好ましい。また、配線の引回しを最小限にするためには下位１ビットとするのが好適である。

図９は本発明の半導体回路の実施例４である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。本実施例は、８ビットのアドレス信号をラッチするラッチ回路をプリデコーダの前段に配置すると共に、ラッチ回路の出力にレベル変換回路を配置したものである。他の構成は図８と同様である。

入力する８ビットのアドレス信号〔０〕〜〔７〕の１ビットのアドレス信号ＡＤ〔０〕はラッチ回路ＬＴの第１ラッチＬＴ−Ａにラッチされ、残り７ビットのアドレス信号ＡＤ〔１〕〜〔７〕は第２ラッチＬＴ−Ｂにラッチされる。第１ラッチＬＴ−Ａにラッチされたアドレス信号ＡＤ〔０〕はプリデコーダＤＣＲの第１デコーダＤＣＲ−Ａでデコードされ、第２ラッチＬＴ−Ｂにラッチされたアドレス信号ＡＤ〔１〕〜〔７〕は第２デコーダＤＣＲ−Ｂでデコードされる。その後の信号処理は図１、図８と同様である。

本実施例によれば、アドレス信号の複数ビットを一度にまとめてデコードせずに、任意のビットで二つに分けてそれぞれをラッチ回路にラッチし、ラッチされたものをレベル変換し、ラッチ回路の出力をデコード（プリデコード）した後に再度デコード（ポストデコード）する構成としたことにより、レベル変換回路の数が大幅に低減される。レベル変換回路ＬＳをデコーダＤＣＲの前段に配置したため、その数はアドレス信号のビット数分で済むために実施例１、２、３に比べてレベル変換回路をさらに減らすことができる。

図１０は本発明の半導体回路の実施例５である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。本実施例は、入力するアドレス信号をラッチするラッチ回路ＬＴをプリデコーダＤＣＲの前段に配置すると共に、ラッチ回路ＬＴの出力にレベル変換回路ＬＳを配置したものである。８ビットのアドレス信号は４ビットのアドレス信号ＡＤ〔０〕〜〔３〕と、ＡＤ〔４〕〜〔７〕とに二分割される。他の構成および動作は図９と同様である。

本実施例によれば、４ビットのアドレス信号ＡＤ〔０〕〜〔３〕は第１ラッチ回路ＬＴ−Ａにラッチされ、残り４ビットのアドレス信号ＡＤ〔４〕〜〔７〕は第２ラッチ回路ＬＴ−Ｂにラッチされる。第１ラッチ回路ＬＴ−Ａに出力には４個のレベル変換回路ＬＳが配置され、第２ラッチ回路ＬＴ−Ｂに出力には４個のレベル変換回路ＬＳが配置される。各４個のレベル変換回路ＬＳの出力にはプリデコード回路ＤＣＲが接続される。プリデコード回路ＤＣＲは、各４個のレベル変換回路ＬＳに対応した第１デコーダＤＣＲ−Ａと、第２デコーダＤＣＲ−Ｂで構成される。各４個のレベル変換回路ＬＳの出力は各４個のレベル変換回路ＬＳに対応した第１デコーダＤＣＲ−Ａ、第２デコーダＤＣＲ−Ｂにそれぞれ入力されてプリデコードされる。ポストデコーダやその他の構成と動作は図９と同様である。

図１１は図１０におけるデコーダ回路の構成例を説明する回路図である。この４ビットのデコーダ回路は、４個のインバータＶと３２個ナンドゲートＮＤおよび１６個のノアゲートＮＲで構成され、アドレスＡＤ〔０〕〜〔３〕を入力してデコードしたアドレス信号ＡＤ００〜ＡＤ１５を出力する。

本実施例によれば、アドレス信号の複数ビットを一度にまとめてデコードせずに、任意のビットで二つに分けてそれぞれをラッチ回路にラッチし、ラッチされたものをレベル変換し、ラッチ回路の出力をデコード（プリデコード）した後に再度デコード（ポストデコード）する構成としたことにより、レベル変換回路の数が大幅に低減される。レベル変換回路ＬＳをデコーダＤＣＲの前段に配置したため、その数はアドレス信号のビット数分で済むために実施例１．２．３に比べてレベル変換回路をさらに減らすことができる。プリデコーダ回路の素子数が図９に比べて大きく低減できる。実施例１〜５でレベル変換回路ＬＳをプリデコーダ回路の前後に設置した例を示したが、面積が最小となるレベル変換回路の設置位置は、レベル変換回路とデコーダ回路ＤＣＲの面積比により決まる。なお、その面積は、プリデコード信号等の信号線の数で制約される場合もある。

図１２は本発明の半導体回路の実施例６である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。また、図１３は図１２におけるバッファ−デコーダドライバの構成例を説明する回路図、図１４は図１２の動作を説明する波形図である。本実施例は、ポストデコーダを各ゲート線を駆動するゲートドライバを構成するバッファ回路と一体化してデコーダ一体型ゲートドライバＤ−ＧＤＲとしたものである。すなわち、ゲートドライバのバッファにポストデコード機能を追加したものである。図１２において、入力する８ビットのアドレス信号の１ビットはラッチ回路ＬＴの第１ラッチＬＴ−Ａにラッチされ、残りの７ビットはラッチ回路ＬＴの第２ラッチＬＴ−Ｂにラッチされる。
この構成とプリデコード回路ＤＣＲまでの処理は図９と同様である。

プリデコーダＤＣＲの第１デコーダＤＣＲ−Ａの出力は、それぞれ高耐圧ノアゲートＨＮＲを通ってバッファ−デコーダドライバＢＤＤに入力する。バッファ−デコーダドライバＢＤＤは３個の高耐圧インバータＨＶで構成される。各端子に入力する波形は図１４の同符号の波形に対応する。バッファ−デコーダドライバＢＤＤの出力はポストデコーダ機能をもつデコーダ一体型ゲートドライバＤ−ＧＤＲに入力する。このデコーダ一体型ゲートドライバＤ−ＧＤＲは図１３に示したように、ＮＭＯＳトランジスタとＰＭＯＳトランジスタで構成される。

なお、プリデコーダＤＣＲの第２デコーダＤＣＲ−Ｂの出力は、それぞれ高耐圧ノアゲートＨＮＲと２個の高耐圧インバータＨＶを通って各２個のゲート線に対応するデコーダ一体型ゲートドライバＤ−ＧＤＲに入力する。

デコーダ一体型ゲートドライバＤ−ＧＤＲを構成する高耐圧インバータＨＶのＰＭＯＳのソースにプリデコードされた信号を入力する。ＰＭＯＳのソースに入っているプリデコードされた信号がローレベルになったとき、出力もローレベルとなる。但し、この時上記出力は完全にローレベルとはならない。そのため、図１３に示したようにレベル保持用のＮＭＯＳトランジスタを追加している。これにより、例えば図９における高耐圧ナンドゲートＨＮＤを削減できる。

動作例として、アドレスＡＤがすべて"０"のとき、バッファ−デコーダドライバＢＤＤの出力ＢＤＴ００がハイレベル、ＢＤＢ００がローレベルで、第２デコーダＤＣＲ−Ｂの出力ＢＵＢ０００がローレベルでゲート線１への出力が選択される。ここでアドレス［０］のみ"１"に変化した場合は、ＢＤＴ００がローレベル、ＢＤＢ００がハイレベルとなる。ここで、ＢＵＢ００がローレベルなので、ＰＯＭＳのソースとドレインの間に電流が流れＧ１がローレベルに近づいていく。そして、ＢＵＢ００とＧ１の電圧差がＰＯＭＳの閾値電圧以下になったときＰＯＭＳはオフになりＧ１はフロ−ティングになる。しかしながら、Ｇ１はレベル保持用ＮＭＯＳトランジスタによってローレベル、すなわちＶＧＬレベルに保持される。
本実施例によれば、ゲートドライバのバッファ回路にデコード機能を持たせ、これをアドレス信号のビットのプリデコード信号から生成した制御信号を用いるポストデコーダとして機能させることで、レベル変換回路の数が大幅に低減される。ポストデコーダ回路のナンドHNDが不要となり面積が低減できる。

図１５は本発明の半導体回路の実施例７である表示パネルを駆動するゲートドライバ部の要部構成例を説明するブロック図であり、図１２におけるバッファ−デコーダドライバＢＤＤの他の構成例である。バッファ−デコーダドライバＢＤＤ以外の構成は図１２と同様である。また、図１６は図１５に示したバッファ−デコーダドライバＢＤＤの動作波形図である。

図１５において、図１３に示した回路に、レベル変換回路ＬＳ、遅延回路ＤＬ、高耐圧排他的ノアゲートＨＸＮＲ、２個の高耐圧インバータＨＶ、高耐圧ナンドゲートＨＮＤ、高耐圧ノアゲートＨＮＲで構成した回路を付加してショート機能付きバッファ−デコーダドライバＢＤＤとしたものである。

図１２の構成では、ゲート線への出力電圧はバッファ−デコーダドライバＢＤＤを介しているため、電力の消費がある。本実施例は、図１６に示したショート機能を付加し、ゲート電圧を一旦接地ＧＮＤ等にショートする。これにより、ゲート充放電電流が低減され、かつ面積の増加を抑えることができる。

また、図１６の波形は図１５における同一符号を付した部分の波形を示す。図１６に示したように、図１２のバッファ−デコーダドライバＢＤＤの波形およびゲート出力（ここでは、Ｇ１のみ示す）波形の立ち上がりおよび立ち下がりの中間分には、図１５の遅延回路ＤＬで遅延されたタイミングでローレベルとなるＰ点出力の立ち上がりおよび立ち下がりに変曲点（増加または減少の変化率の正負が逆転する点）を有している。
本実施例によれば、前記ゲート端子への出力波形の変曲点により、ポストデコーダの動作を確認することができる。

図１７は本発明による半導体回路を集積回路チップに実装した場合レイアウト例を本願発明者が先に考えた形態のものと比較した説明図であり、図１７（ａ）は本願発明者が先に考えた形態のレイアウト、同（ｂ）は本発明のレイアウトを示す。図１７（ｂ）は入力するアドレス信号を１ビットと７ビットに分けて２段デコードした場合の本発明の実施例に相当する。

図１７において、左半分はバッファＢＦの部分で、右半分はレベル変換回路の部分である。バッファＢＦはＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、その拡散層Ｋ、ゲート層Ｇ、コンタクト層Ｃ、配線層Ｌ、ゲート、ソース、ドレインの各電極で構成される。尚、図１７及び後述する図１８においては、バッファＢＦは図１，５，８，９，１０，１２のそれぞれの実施例中でのゲート線端子ＧＴＭに直結されているインバータＨＶである。

図１７の（ａ）と（ｂ）を比較して明らかなように、図１７（ｂ）に示した前記本発明の各実施例のうちの８ビットアドレス信号を１ビットと７ビットに分け、プリデコードとポストデコードの２段でデコードしたレベル変換回路ＬＳの数は図１７（ａ）に示した集積回路チップより少ない。その分の実装面積は少なくて済み小型の集積回路チップを実現できる。

図１８は本発明による半導体回路を集積回路チップに実装した場合レイアウトの他例を本願発明者が先に考えた形態のものと比較した説明図であり、図１８（ａ）は本願発明者が先に考えた形態のレイアウト、同（ｂ）は本発明のレイアウトを示す。図１８（ｂ）も入力するアドレス信号を１ビットと７ビットに二分して２段デコードした場合の本発明の実施例に相当する。

図１８（ａ）（ｂ）ではＭＯＳトランジスタのソース電極を隣接するＭＯＳトランジスタのソース電極と共通化して実装面積を低減しているが、レベル変換回路の数は図１８（ｂ）に示した本発明の実施例の方が大幅に少なく、従って実装面積は少なくて済み小型の集積回路チップを実現できる。レベル変換回路ＬＳの数が上記ゲート信号を出力するためのゲート線端子ＧＴＭよりも少ないことによりレイアウトの自由度が増す。又、実装面積は少なくて済み小型の集積回路チップを実現できる。レベル変換回路ＬＳの数が上記ゲート信号を出力するための出力バッファＢＦよりも少ないことによりレイアウトの自由度が増す。又実装面積は少なくて済み小型の集積回路チップを実現できる。

図１９は本発明の半導体回路の実施例８である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。本実施例は、表示パネルＰＮＬにゲートドライバを内蔵させている。内蔵するゲートドライバは、例えば低温ポリシリコン半導体で作り込まれた薄膜トランジスタから構成される。この表示パネルのアドレス信号を生成するゲートドライバ部をここではゲートレスドライバと称することとする。本実施例では、入力する８ビットのアドレス信号をラッチ回路ＬＴにラッチする。ラッチ回路ＬＴは４ビットをラッチする第１ラッチＬＴ−Ａおよび第２ＬＴ−Ｂで構成され、アドレス信号を４ビットずつをラッチする。

第１ラッチＬＴ−Ａおよび第２ＬＴ−Ｂにラッチされた各４ビットのアドレス信号はそれぞれレベル変換回路ＬＳでレベル変換されてデコーダＤＣＲに入力する。デコーダＤＣＲは第１デコーダＤＣＲ−Ａと第２デコーダＤＣＲ−Ｂからなり、レベル変換されたアドレス信号の４ビットをそれぞれデコードする。第１デコーダＤＣＲ−Ａと第２デコーダＤＣＲ−Ｂの出力は高耐圧ノアゲートＨＮＲと高耐圧インバータＨＶを通って表示パネルのゲート線に接続する端子ＧＴＭに供給される。これにより本実施例において本願発明者が先に考えた形態においては必要であったパネルＧＩＰＮＬ上のシフトレジスタＳＲはナンドＨＮＤ１個に置き換えることができ、表示パネルの面積を低減できる。又レベル変換回路の数が大幅に低減され、本発明の半導体集積回路の面積を低減する事ができる。

図２０は本発明を適用する１チップ型液晶表示パネルドライバの一例を説明するブロック図である。この１チップ型液晶表示パネルドライバは、パラレルバスで外部信号源と接続するシステムインターフェースＳＹＳ−Ｉ／Ｆ、ＲＧＢの表示データを入力する外部表示インターフェースＲＧＢ−Ｉ／Ｆ、タイミング発生回路ＴＭＧ、グラフィックラムＧ−ＲＡＭ、ソースドライバＳＤＲ、ゲートドライバＧＤＲ、階調電圧発生回路ＧＳＶＧ−１，ＧＳＶＧ−２を有する。また、この外に、インデックスレジスタＩＸＲ、コントロールレジスタＣＲＧ、ＢＧＲ回路ＢＧＲ（ＲＧＢ→ＢＧＲ変換）、ラムアドレスカウンタＡＤＣ、ライトデータラッチＷＤＬ、リードデータラッチＲＤＬ、ガンマ階調回路γ、ゲートアドレスカウンタＧＡＤＣ、発振回路ＯＳＣ等を有している。

図２１は本発明の半導体集積回路チップのレイアウトの一例を本願発明者が先に考えた形態の半導体集積回路チップと比較して説明する模式図であり、図２１（ａ）は本願発明者が先に考えた形態の１チップ型液晶表示パネルドライバを、同（ｂ）は本発明の１チップ型液晶表示パネルドライバを示す。本願発明者が先に考えた形態のレイアウトは、中央部にグラフィックラムＧ−ＲＡＭが二つに分かれて搭載され、ソース端子Ｓが設けられている。このグラフィックラムＧ−ＲＡＭの両側に各２個のレベル変換回路（レベルシフタ）ＬＳおよび各１個のバッファＢＦおよび階調電圧発生回路ＧＳＶＧ−１，ＧＳＶＧ−２が配置され、ゲート出力端子Ｇがそれぞれ設けられている。

図２１（ｂ）に示したように、本発明の半導体集積回路チップはレベル変換回路ＬＳの数が図２１（ａ）に示した本願発明者が先に考えた形態のチップに比べて少ないので、全体のレイアウトの大きさが低減されていることが分かる。また、レベル変換回路ＬＳの面積が小さいことでレイアウトの自由度が増す。ゲートドライバを単体とした半導体集積回路チップ、あるいはグラフィックラムＧ−ＲＡＭを持たないチップでは、さらに小型化、レイアウトの自由度が増す。

図２２〜図２４はアドレス信号のビット全ビットを一括してデコードする本願発明者が先に考えた形態の半導体回路と本発明による２段デコード方式を採用した場合のデコードビット数と半導体集積回路チップでの実装面積を比較した説明図である。図２２は入力するアドレス信号をプリデコードしてラッチし、これをレベル変換した後にポストデコードする構成とした場合、図２３は入力するアドレス信号をラッチしてプリデコードし、レベル変換した後にポストデコードする構成とした場合、図２４は入力するアドレス信号をラッチしてレベル変換した後にプリデコードし、その後ポストデコードする構成とした場合、をそれぞれ示す。

なお、図２２〜図２４では配線領域の面積等は考慮していない。図２２〜図２４の横軸はアドレス信号の構成ビット数の分割の組合せを示し、縦軸は半導体集積回路チップ上での面積（相対値）を示す。図２２は、上からデコーダ回路、ラッチ回路、レベル変換回路（レベルシフタ）、バッファの各面積を表す。図２３は、上からラッチ回路、デコーダ回路、レベル変換回路（レベルシフタ）、バッファの各面積を表す。図２４は、上からラッチ回路、レベル変換回路（レベルシフタ）、デコーダ回路、バッファの各面積を表す。

図２２〜図２４に何れにおいても、８ビットからなるアドレス信号の構成ビットを４ビットと４ビットに分割してプリデコード、ポストデコードした場合が最も面積が少なくて済むことが分かる。分割されてプリデコード、ポストデコードされるアドレス信号の構成ビットの組み合わせが７ビットと１ビットよりも５ビットと３ビットのような構成ビット同士の差の絶対値が小さい程図２２、２３においてはレベル変換回路の数を減らすことにより面積を低減する事ができ、図２４においてはデコーダ回路を構成する素子の数を減らすことにより面積を低減する事ができることが分かる。

上述したような実施例において、アドレス信号の複数ビットを一度にまとめてデコードせずに、一度デコード（前段デコード、プリデコード）した後に再度デコード（後段デコード、ポストデコード）する構成としたことにより、レベル変換回路の数が大幅に低減される。アドレス信号の一部のビットをデコードして残りのアドレス信号をデコードする構成にしたことにより、デコーダの面積を低減できる。ゲートドライバを全て高耐圧部とせずに、高耐圧部と低耐圧部に分けることにより、消費電力、面積を削減する事ができる。

実施例１等に示されるような半導体回路において、全選択信号が入力されるような入力ノードを有する。これは液晶表示装置を駆動するような半導体回路において、液晶表示装置の電源の立ち上げ、又は立ち下げ時に液晶表示装置の画素に残っている電荷を引き抜いてリセットすることにより、液晶表示装置の画面の焼き付けを防いだり、液晶表示装置内の液晶の分極を防いで液晶表示装置の寿命を延ばすものである。

液晶表示装置のリセット動作には全選択信号を入力する方式とデコーダにアドレスを入力して一つ一つのゲート線ドライバを駆動する方式とがある。全選択信号を入力する方式においては、一斉にゲート線ドライバ、レベルシフタ等が動作するために電源等にノイズが発生するものの、一回だけ全選択信号を入力すると動作できるために、液晶駆動用の半導体回路を制御するマイクロプロセッサにおいては負担が少なくて済み、リセット動作も早い。特に携帯電話等に適用される液晶表示装置の立ち上げ時にリセット動作を行う場合には、携帯電話の電源立ち上げ時、及びスタンバイ状態からアクティブ状態になる時に液晶表示装置のリセット動作を行う必要がある場合も有る。このような場合、マイクロプロセッサは様々なデバイス（RFモジュール、電源回路、メモリ、液晶表示装置の駆動用の半導体回路等）に初期値を設定する必要があり、マイクロプロセッサの動作負担は重い。そのためにマイクロプロセッサとしては一回の動作ですむ全選択信号を入力する方式の方が負担は少なくて済む。

一方、デコーダにアドレスを入力して一つ一つのゲート線ドライバを駆動する方式においては、電源等にノイズが発生するという問題は解決できるものの、リセット動作に時間がかかり、液晶表示装置の表示、非表示の切替の時間がかかる。尚、本発明者はマイクロプロセッサの動作負担を軽減するために、リセット動作を指示する信号を半導体回路がマイクロプロセッサから受けると、自動的にアドレスをカウントしてリセット動作を行うような回路を設けることを考えた。しかしながら、リセット動作に時間がかかるために、マイクロプロセッサはリセット動作が終わるまで待つ為のタイマー動作が必要であり、マイクロプロセッサの動作負担が依然として大きい。

図３４に示される動作波形は図１に示される実施例１の半導体回路において、全選択信号を入力してリセットする方式についての説明図である。まずはアドレス信号AD[０]〜[７]を全て０とする。そうすると、ゲート線G1に接続されているゲート線端子GTMのみがHighとなり、信号が出力される。その後全選択信号がHighとなると、全選択期間となり、ゲート線G2、G3・・・G256が一気に立ち上がる。この際に図３４の動作波形が一気に立ち上がっていないのは、ゲート線を駆動する際にゲート線には様々な負荷がついている為に、LowからHighになるのに時間がかかるためである。LowからHighになる時間は製品によるが、数１００ｎｓから数μｓである。

尚、ゲート線G2、G3・・・G256がHighからLowになる場合の時間、高耐圧部の電源であるVGHのゲート線充電ノイズの時間、高耐圧部のもう一つの電源であるVGLのゲート線放電ノイズの時間も同様である。又、ゲート線G2、G3・・・G256が一気に立ち上がる際、及び立ち下がる際に、レベルシフタ等の動作ノイズが高耐圧部の電源であるVGH及び高耐圧部のもう一つの電源であるVGLにのる。この時間は半導体回路の内部の回路動作のみのものであるために、数ｎｓである。特に図２５に示されるような構成の半導体回路の場合には、レベルシフタLSの面積等が大きいために高耐圧部の面積が大きい為に、駆動される際の負荷も大きくレベルシフタ等の動作ノイズが大きい。これらノイズがのる結果、低耐圧部等の半導体回路の内部回路の電源であるVCC及びGNDにもノイズがのる。

図３４に示されるように半導体回路の内部のノイズに合わせて半導体回路の内部回路の電源であるVCC、GND及び内部回路の論理しきい値が変動するために、半導体回路の内部でのみ信号をやり取りしている場合においては、ノイズが誤動作を引き起こす確率は高くない。しかしHigh入力、Low入力（これは図２０で示されている構成において、システムインターフェイスSVS-IFや外部表示インターフェイスRGB-IFに入出力される信号であるパラレルバス信号やRGB信号の入出力等）で示されているようなものであり、半導体回路が外部との信号をやり取りするための信号であるHigh入力、Low入力はノイズに合わせて変動するわけではない為に、ノイズにより半導体回路の内部回路の論理しきい値がHigh入力、Low入力と交わることもあり、これが誤動作を引き起こす。その後、全選択信号がLowになった際にもゲート線G2、G3・・・G256が一気に立ち下がり、高耐圧部の電源であるVGH及びVGLにノイズがのり、その結果、低耐圧部等の半導体回路の内部回路の電源であるVCC及びGNDにもノイズがのる。これが又、半導体回路の誤動作を引き起こす。

図３５は図１に示される実施例１の半導体回路においてノイズがどのように伝わるかを指し示す為の図である。半導体回路の内部回路の電源であるVCC、GND及び高耐圧部の電源であるVGH、VGLのそれぞれの間にはC1〜C4に示されるように様々な寄生容量がある。これらは半導体基板上のウエル、MOSのゲート、メタル配線間のもの等様々である。これら寄生容量を通してノイズが高耐圧部の電源であるVGH、VGLから半導体回路の内部回路の電源であるVCC、GNDに飛び移る。これにより半導体回路の内部回路の論理しきい値が変動することによりHigh入力、Low入力を誤認識することにより誤動作を引きおこす。

上述したように、ゲートドライバ部を全選択駆動する場合において、電源等にノイズが発生し、半導体回路の動作を不安定にする問題点を本発明者は見つけ出した。本実施例はこれを解決するためのものであり、構成としては実施例３の図８の構成を改良したものであり、同一の符号を付与されている部分については説明を省略する。又、本実施例の構成としては図２０のような構成もある。

図３６は本実施例の構成図である。図８と比較してプリデコーダDCRの第１デコーダDCR-A及び第２デコーダDCE-Bのデコードすべきアドレスが第１デコーダDCR-Aにおいてはアドレス信号AD[０]〜[２]、第２デコーダDCE-Bにおいてはアドレス信号AD[３]〜[７]となっていることによりその他回路の構成及び接続が変更されている。又、全選択信号が入力されていたノアゲートNRの一方の入力端子にSD0〜SD3、及びSU00〜SU31が入力されるよう構成されている。又液晶駆動装置のリセット動作を制御するための回路は特に制限されないものの、図２０に示されるゲートアドレスカウンタGADCに設けられる。このリセット動作を制御するための回路は半導体回路を制御するためのマイクロプロセッサからのコマンド等を受けて動作し、リセット動作を制御するよう構成されている。

図３７は実施例９で用いられる液晶駆動装置のリセット動作を制御するための回路の構成図である。マイクロプロセッサ等の外部からのコマンドCommandを受けて、制御部のレジスタRegにリセット動作を行うことをイネーブルにするフラグを立てる。これによりリセット動作を行うための全選択信号及びシフトクロックが出力され、SRラッチに所定の周期で全選択信号がラッチされる。それにより、SD0〜SD7が所定の周期ごとに出力される。

図３８は実施例９に示される半導体回路の動作を説明する為の図面である。本実施例においては、液晶表示装置を駆動するための半導体回路において、液晶表示装置のリセット動作の全選択駆動を改良し、幾つかのグループに分けて複数のゲート線を選択して駆動することによりリセット動作の高速化とノイズの低減の両立を図ったものである。本実施例においては全選択信号を分けて入力し、ゲート線を３２本ずつ選択して駆動することによりリセット動作を行うよう構成されている。リセット動作の際、まずはアドレス信号AD[０]〜[７]を全て０とする。そうするとゲート線G1のみが立ち上がる。次にリセット動作を行うためにSU00〜SU31を全てHighとし、SD0もHighとする。そうすることで、ゲート線G9,17・・・249がHighになる。次に所定の期間後にSD1をHighとする。そうすることで、ゲート線G2,10・・・250がHighになる。以下、SD7をHighレベルにするまで繰り返し、図３８の全選択と示されている期間で全てのゲート線G1〜G256がHighとなる。

その後、SD0をLowとしゲート線G9,17・・・249がLowになる。次に所定の期間後にSD1をLowとする。そうすることで、ゲート線G2,10・・・250がLowになる。以下、SD7をLowレベルにするまで繰り返す。更にその後SU00〜SU31をLowとし、リセット動作を終了する。これらのリセット動作はリセット動作を制御するための回路により制御される。これによってマイクロプロセッサにより外部からゲート線を駆動するための信号を一つ一つ入れる必要がなくなり、マイクロプロセッサの動作負担を低減できる。このように幾つかのグループごとに分けてリセット動作を行うようにすることにより、リセット動作の時間を短くすることにより、液晶表示装置の表示、非表示の切替の時間を短くすることができる。又リセット動作の時間を短くすることにより、上述したようなタイマー動作の時間を軽減できるために、半導体回路を制御するマイクロプロセッサの動作負担を、一つずつゲート線を駆動する方式に比べて低減することができる。

図３９は本実施例の半導体回路の電源ノイズを表す図である。図３４と比べてみれば分かるように、リセット動作一回において、ゲート線充電ノイズ、ゲート線放電ノイズ、レベルシフタ等動作ノイズが起きる回数は増えているものの、その大きさは低減されているために、半導体回路の誤動作を防ぐ事ができる。図３９をみれば分かるように、図３４のようにノイズにより半導体回路の内部回路の論理しきい値がHigh入力、Lらて入力と交わるようなことがなくなり、半導体回路の信頼性が向上する。

図４０は実施例１０に示される半導体回路の動作例を説明する為の図面である。構成においては特に制限されないが、図３６と同一ある。本実施例においては、リセット動作の際、まずはアドレス信号AD[０]〜[７]を全て０とする。そうするとゲート線G1のみが立ち上がる。次にリセット動作を行うためにSD0〜SD7を全てHighとし、SU00もHighとする。そうすることで、ゲート線G2,3・・・8がHighになる。次に所定の期間後にSU01をHighとする。そうすることで、ゲート線G9,10・・・16がHighになる。以下、SU31をHighレベルにするまで繰り返し、図４０の全選択と示されている期間で全てのゲート線G1〜G256がHighとなる。

その後、SU00をLowとしゲート線G2,3・・・8がLowになる。次に所定の期間後にSU01をLowとする。そうすることで、ゲート線G9,10・・・16がLowになる。以下、SU31をLowレベルにするまで繰り返す。更にその後SD0-7をLowとし、リセット動作を終了する。本実施例のようにゲート線を同時駆動する本数を図３８の３２本と比べて８本と減らすことにより更にノイズを削減することができる。尚、本実施例において、液晶駆動装置のリセット動作を制御するための回路は、図３７と比較して、出力される信号がSD0〜SD7からSU00〜SU31に変更され、その他SRラッチの数等が変更される。

本発明の半導体回路の実施例１である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。 図１におけるデコーダＤＣＲを構成する「１ビット」のデコーダＤＣＲ−Ａの構成図である。 図１におけるデコーダＤＣＲを構成する「７ビット」のデコーダＤＣＲ−Ｂの構成図である。 図１のゲートドライバの動作を説明する波形図である。 本発明の半導体回路の実施例２である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。 図５における２ビットのデコーダの回路構成の説明図である。 図５における６ビットのデコーダの回路構成の説明図である。 本発明の半導体回路の実施例３である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。 本発明の半導体回路の実施例４である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。 本発明の半導体回路の実施例５である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。 図１０におけるデコーダ回路の構成例を説明する回路図である。 本発明の半導体回路の実施例６である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。 図１２におけるバッファ−デコーダドライバの構成例を説明する回路図である。 図１２の動作を説明する波形図である。 本発明の半導体回路の実施例７である表示パネルを駆動するゲートドライバ部の要部構成例を説明するブロック図である。 図１５に示したバッファ−デコーダドライバＢＤＤの動作波形図である。 本発明による半導体回路を集積回路チップに実装した場合レイアウト例を本願発明者が先に考えた形態のものと比較した説明図である。 本発明による半導体回路を集積回路チップに実装した場合レイアウトの他例を本願発明者が先に考えた形態のものと比較した説明図である。 本発明の半導体回路の実施例８である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。 本発明を適用する１チップ型液晶表示パネルドライバの一例を説明するブロック図である。 本発明の半導体集積回路チップのレイアウトの一例を本願発明者が先に考えた形態の半導体集積回路チップと比較して説明する模式図である。 アドレス信号のビット全ビットを一括してデコードする本願発明者が先に考えた形態の半導体回路と本発明による２段デコード方式を採用した場合のデコードビット数と半導体集積回路チップでの実装面積を比較した説明図である。 アドレス信号のビット全ビットを一括してデコードする本願発明者が先に考えた形態の半導体回路と本発明による２段デコード方式を採用した場合のデコードビット数と半導体集積回路チップでの実装面積を比較した他例の説明図である。 アドレス信号のビット全ビットを一括してデコードする本願発明者が先に考えた形態の半導体回路と本発明による２段デコード方式を採用した場合のデコードビット数と半導体集積回路チップでの実装面積を比較したさらに他例の説明図である。 ゲートドライバ部の構成例を説明するブロック図である。 図２５の要部動作波形図である。 図２５におけるレベル変換回路ＬＳの構成例の説明図である。 図２５におけるレベル変換回路ＬＳの具体的な回路例の説明図である。 図２５におけるラッチの構成例の説明図である。 図２５における８ビットのデコード回路の構成例の説明図である。 ゲートレスドライバの１例を説明する回路図である。 図３１におけるシフトレジスタの回路例の説明図である。 図３２の動作を説明する波形図である。 本発明の実施例１である半導体回路の全選択信号を用いたリセット動作を説明するための図である。 実施例１の半導体回路においてノイズがどのように伝わるかを指し示す為の図である。 実施例９の構成図である。 実施例９で用いられる液晶駆動装置のリセット動作を制御するための回路の構成図である。 実施例９に示される半導体回路の動作を説明する為の図面である。 実施例９の半導体回路の電源ノイズを表す図である。 実施例１０に示される半導体回路の動作例を説明する為の図面である。

符号の説明

Ｇ１，Ｇ２，Ｇ３，Ｇ４，・・・・Ｇ２５６：ゲート線、ＰＮＬ：表示パネル、ＤＣＲ
：デコーダＤＣＲ、ＤＣＲ−Ａ：前段第１デコーダ、ＤＣＲ−Ｂ：前段第２デコーダ、Ｌ
Ｔ：ラッチ、ＬＳ：レベル変換回路（レベルシフタ）、ＨＶ：高耐圧インバータ、ＨＣＶ
：高耐圧クロックドインバータ、ＨＮＤ：高耐圧ナンドゲート、ＨＶ：高耐圧インバータ
、ＧＤＲ：ゲートドライバ、ＮＲ：ノアゲート、Ｖ：インバータ、ＣＶ：クロックドイン
バータ、Ｄ−ＧＤＲ：デコーダ一体型ゲートドライバ、ＬＴ−Ａ：第１ラッチ、ＬＴ−Ｂ
：第２ラッチ、ＧＴＭ：ゲート線端子。

Claims (34)

1. ゲート端子を有するアクティブ素子で構成した多数の画素をマトリクス配列した表示パネルの前記ゲート端子にゲート信号を供給するための半導体回路であって、
   前記ゲート端子を選択するアドレス信号の一部のビットをデコードする前段第１デコーダと残りのアドレス信号をデコードする前段第２デコーダとで構成された前段デコード回路と、
   前記前段デコード回路の各デコーダのデコード出力をデコードする後段デコード回路とを有することを特徴とする半導体回路。
2. 前記前段第１デコーダと前段第２デコーダの各デコード出力のそれぞれをラッチするラッチ回路と、
   前記ラッチ回路にラッチされた前記前段第１デコーダと前段第２デコーダのデコード出力のそれぞれの電圧レベルの絶対値を高圧側にシフトするレベル変換回路とを有し、
   前記レベル変換回路の出力が前記後段デコード回路に入力されていることを特徴とする請求項１に記載の半導体回路。
3. 前記アドレス信号は８ビット構成であり、前記アドレス信号の一部が１ビット、前記残りのアドレス信号が７ビットで、
   前記前段第１デコーダは最上位ビット又は最下位ビットをデコードすることを特徴とする請求項２に記載の半導体回路。
4. 前記アドレス信号に基づいた出力信号の電圧レベルの絶対値を高圧側にシフトするレベルシフタの数は上記ゲート信号を出力するためのゲート線端子よりも少ないことを特徴とする請求項２に記載の半導体回路。
5. 前記ゲート端子を選択するアドレス信号の一部のビットをラッチする第１ラッチおよび残りのビットをラッチする第２ラッチとからなるラッチ回路と、
   前記前段第１デコーダと前段第２デコーダの出力のそれぞれの電圧レベルの絶対値を高圧側にシフトするレベル変換回路とを有し、
   前記第１ラッチにラッチされた前記一部のビットを前記前段第１デコーダに出力し、前記第２ラッチにラッチされた前記残りのビットを前記前段第２デコーダに出力し、
   前記レベル変換回路を通した前記前段第１デコーダの出力と前段第２デコーダの出力とを前記後段デコード回路に出力することを特徴とする請求項１に記載の半導体回路。
6. 前記アドレス信号は８ビット構成であり、前記アドレス信号の一部が１ビット、前記残りのアドレス信号が７ビットであり、前記前段第１デコーダは最下位ビットをデコードすることを特徴とする請求項５に記載の半導体回路。
7. 前記アドレス信号に基づいた信号をラッチするためのラッチ回路よりも前記後段デコード回路の耐圧を高くすることを特徴とする請求項５に記載の半導体回路。
8. 前記ゲート端子を選択する前記アドレス信号の一部のビットをラッチする第１ラッチおよび残りのビットをラッチする第２ラッチとからなるラッチ回路と、
   前記第１ラッチと第２ラッチにラッチされた前記一部のビットと前記残りのビットのそれぞれの電圧レベルの絶対値を高圧側にシフトするレベル変換回路とを有し、
   前記レベル変換回路を通した前記第１ラッチの出力を前記前段第１デコーダに入力し、
   前記レベル変換回路を通した前記第２ラッチの出力を前記前段第２デコーダに入力することを特徴とする請求項５に記載の半導体回路。
9. 前記アドレス信号は８ビット構成であり、前記アドレス信号の一部が１ビット、前記残りのアドレス信号が７ビットであることを特徴とする請求項８に記載の半導体回路。
10. 前記アドレス信号は８ビット構成であり、前記アドレス信号の一部が４ビット、前記残りのアドレス信号が４ビットであることを特徴とする請求項８に記載の半導体回路。
11. 前記後段デコード回路は、バッファ回路を兼ねるバッファ−デコーダであることを特徴とする請求項１に記載の半導体回路。
12. 前記アドレス信号は８ビット構成であり、前記アドレス信号の一部が１ビット、前記残りのアドレス信号が７ビットであることを特徴とする請求項１１に記載の半導体回路。
13. ゲート端子を有するアクティブ素子で構成した多数の画素をマトリクス配列した表示パネルの前記ゲート端子にゲート信号を供給するための半導体回路であって、
    前記ゲート端子への出力波形は、第１の基準電圧と該第１の基準電圧よりも低レベルの第２の基準電圧との間で変化し、該変化する際の前記第１の基準電圧と前記第２の基準電圧の間に変曲点を有することを特徴とする半導体回路。
14. 外部信号源からのパラレル信号を入力するシステムインターフェース回路と、ＲＧＢ表示データを入力する外部表示インターフェース回路と、タイミング発生回路と、階調電圧発生回路と、グラフィックＲＡＭと、ソースドライバと、前記ゲート端子にゲート信号を供給するゲートドライバとを備えることを特徴とする請求項１に記載の半導体回路。
15. ゲート端子を有する複数の画素をマトリクス配列した表示パネルの前記ゲート端子にゲート信号を供給するための半導体回路であって、
    前記ゲート端子を選択するアドレス信号の一部のビット信号を受ける前段第一ロジックゲートと残りのアドレス信号受ける前段第二ロジックゲートとを含む前段ロジック回路と、
    前記前段第一及び第二ロジックゲートの出力を受ける後段ロジックゲートと、
    前記アドレス信号に基づいた信号をラッチするためのラッチ回路と、
    前記ラッチ回路からの出力信号の電圧レベルの絶対値を高圧側にシフトするレベル変換回路を有し、
    前記ラッチ回路よりも上記後段ロジックゲートの耐圧を高くし、前記レベル変換回路の数が前記ゲート信号を出力するためのゲート線端子よりも少ないことを特徴とする半導体回路。
16. 前記前段第一ロジックゲートと前段前段第二ロジックゲートの各出力をそれぞれをラッチする上記ラッチ回路と、
    前記ラッチ回路にラッチされた前記前段第一ロジックゲートと前記前段第二ロジックゲートのデコード出力のそれぞれの電圧レベルの絶対値を高圧側にシフトする前記レベル変換回路とを有し、
    前記レベル変換回路の出力が上記後段ロジックゲートに入力されていることを特徴とする請求項１５に記載の半導体回路。
17. 前記ゲート端子を選択するアドレス信号の一部のビットをラッチする第１ラッチおよび残りのビットをラッチする第２ラッチとからなる前記ラッチ回路と、
    前記前段第一ロジックゲートと前段第二ロジックゲートの出力のそれぞれの電圧レベルの絶対値を高圧側にシフトする前記レベル変換回路とを有し、
    前記第１ラッチにラッチされた前記一部のビットを前記前段第一ロジックゲートに出力し、前記第２ラッチにラッチされた前記残りのビットを前記前段第二ロジックゲートに出力し、
    前記レベル変換回路を通した前記前段第一ロジックゲートの出力と前段第二ロジックゲートの出力とを上記後段デコード回路に出力することを特徴とする請求項１５に記載の半導体回路。
18. 前記ゲート端子を選択する前記アドレス信号の一部のビットをラッチする第１ラッチおよび残りのビットをラッチする第２ラッチとからなる前記ラッチ回路と、
    前記第１ラッチと第２ラッチにラッチされた前記一部のビットと前記残りのビットのそれぞれの電圧レベルの絶対値を高圧側にシフトする前記レベル変換回路とを有し、
    前記レベル変換回路を通した前記第１ラッチの出力を前記前段第一ロジックゲートに入力し、前記レベル変換回路を通した前記第２ラッチの出力を前記第二ロジックゲートに入力することを特徴とする請求項１５に記載の半導体回路。
19. 前記後段ロジックゲートは、バッファ回路を兼ねるバッファ−ロジックゲートであることを特徴とする請求項１５に記載の半導体回路。
20. 前記レベル変換回路は、
    前記ラッチ回路にラッチされた前記前段第一ロジックゲートのデコード出力の電圧レベルを高圧側にシフトする第一レベル変換回路と、
    前記ラッチ回路にラッチされた前段第二ロジックゲートのデコード出力の電圧レベルを高圧側にシフトする第二レベル変換回路とに分類され、
    前記第一レベル変換回路と前記第二レベル変換回路の数は同じであることを特徴とする請求項１６に記載の半導体回路。
21. ゲート端子を有する複数の画素をマトリクス配列した表示パネルの前記ゲート端子にゲート信号を供給するための半導体回路であって、
    前記ゲート端子を選択するアドレス信号のビット信号を受けてデコードする前段デコード回路と、
    前記前段デコード回路の出力を受けてデコードする後段デコード回路と、
    前記アドレス信号に基づいた信号をラッチするためのラッチ回路と、
    前記ラッチ回路からの出力信号の電圧レベルの絶対値を高圧側にシフトするレベル変換回路を有し、
    前記ラッチ回路よりも前記後段デコード回路の耐圧を高くし、前記レベル変換回路の数が前記ゲート信号を出力するためのゲート線端子よりも少ないことを特徴とする半導体回路。
22. 前記前段デコード回路のデコード出力をラッチするラッチ回路と、
    前記ラッチ回路にラッチされた前記前段デコード回路のデコード出力の電圧レベルの絶対値を高圧側にシフトするレベル変換回路とを有し、
    前記レベル変換回路の出力が前記後段デコード回路に入力されていることを特徴とする請求項２１に記載の半導体回路。
23. 前記アドレス信号に基づいた出力信号の電圧レベルの絶対値を高圧側にシフトするレベルシフタの数は前記ゲート信号を出力するためのゲート線端子よりも少ないことを特徴とする請求項２１に記載の半導体回路。
24. 前記ゲート端子を選択するアドレス信号のビットをラッチするラッチ回路と、
    前記前段デコード回路の出力の電圧レベルの絶対値を高圧側にシフトするレベル変換回路とを有し、
    前記ラッチ回路にラッチされた前記アドレス信号のビットを前記前段デコード回路に出力し、
    前記レベル変換回路を通した前記前段デコード回路の出力を前記後段デコード回路に出力することを特徴とする請求項２１に記載の半導体回路。
25. 前記アドレス信号に基づいた信号をラッチするための前記ラッチ回路よりも前記後段デコーダ回路の耐圧を高くすることを特徴とする請求項２１に記載の半導体回路。
26. 前記ゲート端子を選択する前記アドレス信号のビットをラッチする前記ラッチ回路と、
    前記ラッチ回路にラッチされた前記アドレス信号のビットの電圧レベルの絶対値を高圧側にシフトするレベル変換回路とを有し、
    前記レベル変換回路を通した前記ラッチ回路の出力を前記前段デコード回路に入力することを特徴とする請求項２１に記載の半導体回路。
27. 前記後段デコード回路は、バッファ回路を兼ねるバッファ−デコーダであることを特徴とする請求項２１に記載の半導体回路。
28. 外部信号源からのパラレル信号を入力するシステムインターフェース回路と、ＲＧＢ表示データを入力する外部表示インターフェース回路と、タイミング発生回路と、階調電圧発生回路と、グラフィックＲＡＭと、ソースドライバと、前記ゲート端子にゲート信号を供給するゲートドライバとを備える事を特徴とする請求項２１に記載の半導体回路。
29. 多数の画素をマトリクス配列した表示パネルの複数のゲート端子のそれぞれにゲート信号を供給するための半導体回路であって、
    第一のゲート端子を複数と、
    上記第一のゲート端子に接続されたゲートドライバとを複数有し、
    上記半導体回路に接続された表示パネルのゲート線をリセット動作する際、上記第一のゲート端子の複数を幾つかのグループに分け、それぞれの上記グループを構成する上記第一のゲート端子の複数が同時駆動されるようにかつ、それぞれの上記グループが時間をずらして駆動されるよう構成されることを特徴とする半導体回路。
30. 多数の画素をマトリクス配列した表示パネルの複数のゲート端子のそれぞれにゲート信号を供給するための半導体回路であって、
    第一のゲート端子を複数と、
    第二のゲート端子を複数と、
    上記第一のゲート端子又は上記第二のゲート端子に接続されたゲートドライバとを複数有し、
    上記半導体回路に接続された上記表示パネルのゲート線をリセット動作する際、上記第一のゲート端子の複数と、上記第二のゲート端子の複数は時間をずらして駆動されるよう構成されることを特徴とする半導体回路。
31. 請求項２９に記載の半導体回路において、更に上記リセット動作を制御するための回路を有し、上記半導体回路を制御することが可能なマイクロプロセッサからコマンドを受けて上記回路が動作するよう構成されていることを特徴とする半導体回路。
32. 請求項３０に記載の半導体回路において、更に上記リセット動作を制御するための回路を有し、上記半導体回路を制御することが可能なマイクロプロセッサからコマンドを受けて上記回路が動作するよう構成されていることを特徴とする半導体回路。
33. 請求項３１に記載の半導体回路において、
    更に上記第一のゲート端子を選択するアドレス信号の一部のビットをデコードする前段第１デコーダと残りのアドレス信号をデコードする前段第２デコーダとで構成された前段デコード回路と、
    前記前段デコード回路の各デコーダのデコード出力をデコードする後段デコード回路とを有することを特徴とする半導体回路。
34. 請求項３１に記載の半導体回路において、
    上記第一のゲート端子を選択するアドレス信号のビット信号を受けてデコードする前段デコード回路と、
    上記前段デコード回路の出力を受けてデコードする後段デコード回路と、
    電圧レベルの絶対値を高圧側にシフトしてシフトされた信号を上記後段レコーダに供給するレベル変換回路と、
    上記半導体回路の動作を制御するための制御回路とを有し、
    上記制御回路を構成するトランジスタの耐圧よりも上記後段デコード回路を構成するトランジスタの耐圧を高くし、上記レベル変換回路の数が上記第一のゲート端子の数よりも少ないことを特徴とする半導体回路。

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