JPH11133926A - 半導体集積回路装置および液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 構成するトランジスタのソース・ドレイン間
耐圧以上の電圧を出力可能とするスイッチ回路を備えた
半導体集積回路装置を提供する。 【解決手段】 第１の入力端子と共通出力端子との間に
直列に接続される第１導電型の第１のおよび第２のトラ
ンジスタと、第２の入力端子と共通出力端子との間に接
続される第２の導電型の第３のおよび第４のトランジス
タとを有するスイッチ回路と、スイッチ回路を制御する
スイッチ制御回路とを備え、スイッチ制御回路は、第２
および第４のトランジスタのゲート電極に、第２および
第４のトランジスタをオンとする第１および第２のバイ
アス電圧をそれぞれ印加し、第１および第３のトランジ
スタのゲート電極に、第１あるいは第３のトランジスタ
を選択的にオンあるいはオフする制御電圧を印加する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置および液晶表示装置に係わり、特に、多階調表示が可
能な液晶表示装置の映像信号線駆動回路（ドレインドラ
イバ）に適用して有効な技術に関する。

【０００２】

【従来の技術】画素毎に能動素子（例えば、薄膜トラン
ジスタ）を有し、この能動素子をスイッチング駆動する
アクティブマトリクス型液晶表示装置は、ノート型パソ
コン等の表示装置として広く使用されている。このアク
ティブマトリクス型液晶表示装置は、能動素子を介して
画素電極に映像信号電圧（表示データに対応する階調電
圧；以下、階調電圧と称する。）を印加するため、各画
素間のクロストークがなく、単純マトリックス形液晶表
示装置のようにクロストークを防止するための特殊な駆
動方法を用いる必要がなく、多階調表示が可能である。

【０００３】このアクティブマトリクス型液晶表示装置
の１つに、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉ
ｓｔｅｒ）方式の液晶表示パネル（ＴＦＴ−ＬＣＤ）
と、液晶表示パネルの上側に配置されるドレインドライ
バと、液晶表示パネルの側面に配置されるゲ−トドライ
バおよびインタフェース部とを備えるＴＦＴ方式の液晶
表示モジュールが知られている。

【０００４】一般に、液晶層は、長時間同じ電圧（直流
電圧）が印加されていると、液晶層の傾きが固定化さ
れ、結果として残像現象を引き起こし、液晶層の寿命を
縮めることになる。これを防止するために、このＴＦＴ
方式の液晶表示モジュールおいては、液晶層に印加する
電圧をある一定時間毎に交流化、即ち、コモン電極に印
加する電圧を基準にして、画素電極に印加する電圧を、
一定時間毎に正電圧側／負電圧側に変化させるようにし
ている。

【０００５】この液晶層に交流電圧を印加する駆動方法
として、コモン対称法とコモン反転法の２通りの方法が
知られている。コモン反転法とは、コモン電極に印加さ
れる電圧と画素電極に印加する電圧とを、交互に正、負
に反転させる方法である。また、コモン対称法とは、コ
モン電極に印加される電圧を一定とし、画素電極に印加
する電圧を、コモン電極に印加される電圧を基準にし
て、交互に正、負に反転させる方法である。このコモン
対称法によれば、低消費電力と表示品質の点で優れてい
るドット反転法あるいはＶライン反転法が使用可能であ
る。なお、このような技術は、例えば、特願平８−８６
６６８号に記載されている。

【０００６】

【発明が解決しようとする課題】前記したドット反転法
では、図３０に示すように、奇数番目のドレイン信号線
（Ｄ）に出力される階調電圧（ＶＤＨ）と、偶数番目の
ドレイン信号線（Ｄ）に出力される階調電圧（ＶＤＬ）
とは、コモン電極に印加される駆動電圧（ＶＣＯＭ）に
対して逆極性、即ち、奇数番目のドレイン信号線（Ｄ）
に出力される階調電圧（ＶＤＨ）が正極性（または負極
性）であれば、偶数番目のドレイン信号線（Ｄ）に出力
される階調電圧（ＶＤＬ）は負極性（または正極性）で
ある。そして、その極性は１ライン毎に反転され、さら
に、各ライン毎の極性が、フレーム毎に反転される。こ
こで、図３０は、ドレイン信号線（Ｄ）に出力される階
調電圧、即ち、画素電極に印加される階調電圧と、コモ
ン電極に印加される駆動電圧（ＶＣＯＭ）との関係を示
す図であり、なお、図４では、ドレイン信号線（Ｄ）に
出力される階調電圧は、液晶表示パネルの表示面に黒を
表示する場合の階調電圧を示している。このように、ド
ット反転法では、１ドレイン信号線（Ｄ）毎に正極性お
よび負極性の階調電圧を生成する回路が必要となり、ド
レインドライバのチップサイズが大きくなるという欠点
があった。

【０００７】前記欠点を解決するために、前記公報（特
願平８−８６６６８号）に記載されたＴＦＴ方式の液晶
表示モジュールにおいては、奇数番目のドレイン信号線
（Ｄ）に出力される階調電圧（ＶＤＨ）と、偶数番目の
ドレイン信号線（Ｄ）に出力される階調電圧（ＶＤＬ）
とは、ドット反転法では必ず逆極性になることを利用
し、正極性および負極性の階調電圧を生成する回路を、
２つのドレイン信号線（Ｄ）で共用し、スイッチ部で切
り替えて使用するようにして、ドレインドライバのチッ
プサイズの縮小を図っている。

【０００８】しかしながら、この公報（特願平８−８６
６６８号）に記載されたＴＦＴ方式の液晶表示モジュー
ルにおいて、例えば、液晶層の液晶材の変更等により、
ドレイン信号線（Ｄ）に印加される階調電圧（ＶＤＨ，
ＶＤＬ）を、従来のＴＦＴ方式の液晶表示モジュールに
比して大きくする必要がある場合に、前記スイッチ部の
スイッチングトランジスタとして、ソース・ドレイン間
耐圧がより高耐圧のトランジスタが必要となり、それに
より、ドレインドライバのチップサイズが大きくなると
いう問題点があった。

【０００９】一方、ＴＦＴ方式の液晶表示モジュール等
の液晶表示装置においては、表示画面がますます大型化
され、表示画面サイズが大きくなる傾向にあり、その
上、無駄なスペースをなくし、表示装置としての美観を
惹起せしめるために、液晶表示装置の表示領域以外の領
域、即ち、額縁部分を少しでも小さくする（狭額縁化）
ことが要望されている。

【００１０】しかしながら、前記スイッチ部のスイッチ
ングトンジスタとして、ソース・ドレイン間耐圧がより
高耐圧のトランジスタを使用することにより、前記ドレ
インドライバを構成する半導体集積回路（ＩＣチップ）
のチップサイズが大きくなると、この狭額縁化に対応で
きないという問題点があった。

【００１１】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、本発明の目的は、半導体
集積回路装置において、入出力端子間に低耐圧トランジ
スタのソース・ドレイン間耐圧以上の電圧が印加される
スイッチ回路のスイッチング素子として、当該低耐圧ト
ランジスタを使用することが可能となる技術を提供する
ことにある。

【００１２】本発明の他の目的は、液晶表示装置におい
て、低耐圧トランジスタのソース・ドレイン間耐圧以上
の電圧が印加されるスイッチ部のスイッチング素子とし
て、低耐圧トランジスタを使用し、映像信号線駆動手段
のチップサイズを大きくすることなく、正極性の映像信
号電圧および負極性の映像信号電圧を一対の映像信号線
に出力することが可能となる技術を提供することにあ
る。

【００１３】本発明の前記目的と新規な特徴は、本明細
書の記述及び添付図面によって明らかになるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１５】第１の入力端子と共通出力端子との間に接
続される第１のスイッチング素子と、第２の入力端子と
共通出力端子との間に接続される第２のスイッチング素
子とを有し、前記第１のスイッチング素子、あるいは第
２のスイッチング素子を選択的にオンあるいはオフする
ことにより、第１の入力端子または第２の入力端子に入
力された信号を共通出力端子に選択して出力するスイッ
チ回路、あるいは、第１の入力端子と第１の出力端子と
の間に接続される第１のスイッチング素子と、第１の入
力端子と第２の出力端子との間に接続される第３のスイ
ッチング素子と、第２の入力端子と第２の出力端子との
間に接続される第２のスイッチング素子と、第２の入力
端子と第１の出力端子との間に接続される第４のスイッ
チング素子とを有し、前記第１のスイッチング素子、第
２のスイッチング素子、第３のスイッチング素子および
第４のスイッチング素子を選択的にオンあるいはオフす
ることにより、第１の入力端子に入力された信号を第１
の出力端子あるいは第２の出力端子に、第２の入力端子
に入力された信号を第２の出力端子あるいは第１の出力
端子に選択して出力するスイッチ回路を備える半導体集
積回路装置において、前記スイッチ回路の各スイッチン
グ素子は、ゲート電極に制御電圧が印加される入力端子
側トランジスタと、ゲート電極に一定のバイアス電圧が
印加される出力端子側トランジスタとが直列に接続され
たトランジスタ対で構成されることを特徴とする。

【００１６】液晶表示パネルと、表示データに対応する
映像信号電圧を各映像信号線に供給する映像信号線駆動
手段とを具備する液晶表示装置で、前記映像信号線駆動
手段は、一対が正極性の映像信号電圧を出力する第１の
出力手段と負極性の映像信号電圧を出力する第２の出力
手段とで構成される複数の出力手段対と、前記各出力手
段対における第１の出力手段からの正極性の映像信号電
圧および第２の出力手段からの負極性の映像信号電圧
を、複数の映像信号線の中の一対の映像信号線に切り替
えて出力するスイッチ部とを有する液晶表示装置であっ
て、前記スイッチ部は、第１の出力手段と一対の映像信
号線の一方の映像信号線との間に接続される第１のスイ
ッチング素子と、第１の出力手段と一対の映像信号線の
他方の映像信号線との間に接続される第３のスイッチン
グ素子と、第２の出力手段と他方の映像信号線との間に
接続される第２のスイッチング素子と、第２の出力手段
と一方の映像信号線との間に接続される第４のスイッチ
ング素子とを有し、前記第１のスイッチング素子、第２
のスイッチング素子、第３のスイッチング素子および第
４のスイッチング素子を選択的にオンあるいはオフする
ことにより、第１の出力手段からの正極性の映像信号電
圧を一方の映像信号線あるいは他方の映像信号線に、第
２の出力手段からの負極性の映像信号電圧を他方の映像
信号線あるいは一方の映像信号線に選択して出力する液
晶表示装置において、前記スイッチ部の各スイッチング
素子は、ゲート電極に制御電圧が印加される出力手段側
トランジスタと、ゲート電極に一定のバイアス電圧が印
加される映像信号線側トランジスタとが直列に接続され
たトランジスタ対で構成されることを特徴とする。

【００１７】また、前記第１のスイッチング素子は、第
１導電型の第１のトランジスタと第２のトランジスタと
で構成され、前記第３のスイッチング素子は、第１導電
型の第５のトランジスタと第６のトランジスタとで構成
され、前記第２のスイッチング素子は、第１導電型とは
異なる第２の導電型の第３のトランジスタと第４のトラ
ンジスタとで構成され、前記第４のスイッチング素子
は、第２導電型の第７のトランジスタと第８のトランジ
スタとで構成され、また、前記第２のトランジスタのゲ
ート電極および第６のトランジスタのゲート電極に第１
のバイアス電圧が印加され、前記第４のトランジスタの
ゲート電極および第８のトランジスタのゲート電極に第
２のバイアス電圧が印加され、さらに、前記第１のトラ
ンジスタのゲート電極および第５のトランジスタのゲー
ト電極に、前記第１のトランジスタおよび第５のトラン
ジスタを選択的にオンあるいはオフする制御電圧が印加
され、前記第３のトランジスタのゲート電極および第７
のトランジスタのゲート電極に、前記第３のトランジス
タおよび第７のトランジスタを選択的にオンあるいはオ
フする制御電圧が印加される。

【００１８】

【発明の実施の形態】以下、本発明実施の形態を図面を
参照して説明する。

【００１９】なお、発明の実施の形態を説明するための
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。

【００２０】［実施の形態１］図１は、本発明の実施の
形態１のＴＦＴ方式の液晶表示モジュールの概略構成を
示すブロック図である。本実施の形態の液晶表示モジュ
ール（ＬＣＭ）は、液晶表示パネル（ＴＦＴ−ＬＣＤ）
１０の上側にドレインドライバ１３０が配置され、ま
た、液晶表示パネル１０の側面に、ゲートドライバ１４
０、インタフェース部１００が配置される。インタフェ
ース部１００はインタフェース基板に実装され、また、
ドレインドライバ１３０、ゲートドライバ１４０も、そ
れぞれ専用のプリント基板に実装される。

【００２１】図２は、図１に示す液晶表示パネル１０の
一例の等価回路を示す図である。この図２に示すよう
に、液晶表示パネル１０は、マトリクス状に形成される
複数の画素を有する。各画素は、隣接する２本の信号線
（ドレイン信号線（Ｄ）またはゲート信号線（Ｇ））
と、隣接する２本の信号線（ゲート信号線（Ｇ）または
ドレイン信号線（Ｄ））との交差領域内に配置される。

【００２２】各画素は薄膜トランジスタ（ＴＦＴ１，Ｔ
ＦＴ２）を有し、各画素の薄膜トランジスタ（ＴＦＴ
１，ＴＦＴ２）のソース電極は、画素電極（ＩＴＯ１）
に接続される。また、画素電極（ＩＴＯ１）とコモン電
極（ＩＴＯ２）との間に液晶層（ＬＣ）が設けられるの
で、画素電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）と
の間には、液晶容量が等価的に接続される。さらに、薄
膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極と
前段のゲート信号線（Ｇ）との間には、付加容量（ＣAD
D）が接続される。

【００２３】図３は、図１に示す液晶表示パネル１０の
他の例の等価回路を示す図である。図２に示す例では、
全段のゲート信号線（Ｇ）とソース電極との間に付加容
量（ＣADD）が形成されているが、図３に示す例の等価
回路では、共通信号線（ＣＯＭ）とソース電極との間に
保持容量（ＣＳＴＧ）が形成されている点が異なってい
る。

【００２４】本発明は、どちらにも適用可能であるが、
前者の方式では、全段のゲート信号線（Ｇ）パルスが付
加容量（ＣADD）を介して画素電極（ＩＴＯ１）に飛び
込むのに対し、後者の方式では、飛び込みがないため、
より良好な表示が可能となる。なお、図２、図３は、縦
電界方式の液晶表示パネルの等価回路を示しており、ま
た、図２、図３は回路図であるが、実際の幾何学的配置
に対応して描かれている。

【００２５】図４は、図１に示す液晶表示パネル１０の
他の例の等価回路を示す図である。なお、図４は、横電
界方式の液晶表示パネルの等価回路を示している。図２
または図３に示す縦電界方式の液晶表示パネルでは、カ
ラーフィルタ基板にコモン電極（ＩＴＯ２）が設けられ
るの対して、横電界方式の液晶表示パネルでは、ＴＦＴ
基板に対向電極（ＣＴ）、および対向電極（ＣＴ）に駆
動電圧（ＶＣＯＭ）を印加するための対向電極信号線
（ＣＬ）が設けられる。そのため、液晶容量（Ｃpix ）
は、画素電極（ＰＸ）と対向電極（ＣＴ）と間に等価的
に接続される。また、画素電極（ＰＸ）と対向電極（Ｃ
Ｔ）と間には蓄積容量（Ｃstg ）も形成される。なお、
図２、図３および図４において、ＡＲは表示領域であ
る。

【００２６】図２ないし図４に示す液晶表示パネル１０
において、列方向に配置された各画素の薄膜トランジス
タ（ＴＦＴ）のドレイン電極は、それぞれドレイン信号
線（Ｄ）に接続され、各ドレイン信号線（Ｄ）は、列方
向の各画素の液晶に階調電圧を印加するドレインドライ
バ１３０に接続される。

【００２７】また、行方向に配置された各画素における
薄膜トランジスタ（ＴＦＴ）のゲート電極は、それぞれ
ゲート信号線（Ｇ）に接続され、各ゲート信号線（Ｇ）
は、１水平走査時間、行方向の各画素の薄膜トランジス
タ（ＴＦＴ）のゲート電極に走査駆動電圧（正のバイア
ス電圧あるいは負のバイアス電圧）を供給するゲートド
ライバ１４０に接続される。

【００２８】図１に示すインタフェース部１００は、表
示制御装置１１０と電源回路１２０とから構成される。
表示制御装置１１０は、１個の半導体集積回路（ＬＳ
Ｉ）から構成され、コンピュータ本体側から送信されて
くるクロック信号、ディスプレイタイミング信号、水平
同期信号、垂直同期信号の各表示制御信号および表示用
デ−タ（Ｒ・Ｇ・Ｂ）を基に、ドレインドライバ１３
０、および、ゲートドライバ１４０を制御・駆動する。

【００２９】表示制御装置１１０は、ディスプレイタイ
ミング信号が入力されると、これを表示開始位置と判断
し、受け取った単純１列の表示データを、表示データの
バスライン１３３を介してドレインドライバ１３０に出
力する。その際、表示制御装置１１０は、ドレインドラ
イバ１３０のデータラッチ回路に表示データをラッチす
るための表示制御信号である表示データラッチ用クロッ
ク（Ｄ２）を信号線１３１を介して出力する。本体コン
ピュータ側からの表示データは８ビットで、１画素単
位、即ち、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各データを
１つの組にして単位時間毎に転送される。

【００３０】表示制御装置１１０は、ディスプレイタイ
ミング信号の入力が終了するか、または、ディスプレイ
タイミング信号が入力されてから所定の一定時間が過ぎ
ると、１水平分の表示データが終了したものとして、ド
レインドライバ１３０のラッチ回路に蓄えていた表示デ
ータを液晶表示パネル１０のドレイン信号線（Ｄ）に出
力するための表示制御信号である出力タイミング制御用
クロック（Ｄ１）を信号線１３２を介してドレインドラ
イバ１３０に出力する。

【００３１】また、表示制御装置１１０は、垂直同期信
号入力後に、第１番目のディスプレイタイミング信号が
入力されると、これを第１番目の表示ラインと判断して
信号線１４２を介してゲートドライバ１４０にフレーム
開始指示信号を出力する。

【００３２】さらに、表示制御装置１１０は、水平同期
信号に基づいて、１水平走査時間毎に、順次液晶表示パ
ネル１０の各ゲート信号線（Ｇ）に正のバイアス電圧を
印加するように、信号線１４１を介してゲートドライバ
１４０へ１水平走査時間周期のシフトクロックであるク
ロック（Ｇ１）を出力する。これにより、液晶表示パネ
ル１０の各ゲート信号線（Ｇ）に接続された複数の薄膜
トランジスタ（ＴＦＴ）が、１水平走査時間の間導通す
る。以上の動作により、液晶表示パネル１０に画像が表
示される。

【００３３】図１に示す電源回路１２０は、正電圧生成
回路１２１、負電圧生成回路１２２、コモン電極（対向
電極）電圧生成回路１２３、ゲート電極電圧生成回路１
２４から構成される。正電圧生成回路１２１、負電圧生
成回路１２２は、それぞれ直列抵抗分圧回路で構成さ
れ、正極性の５値の階調基準電圧（Ｖ”０〜Ｖ”４）
を、負電圧生成回路１２２は負極性の５値の階調基準電
圧（Ｖ”５〜Ｖ”９）を出力する。この正極性の階調基
準電圧（Ｖ”０〜Ｖ”４）、および負極性の階調基準電
圧（Ｖ”５〜Ｖ”９）は、各ドレインドライバ１３０に
供給される。また、各ドレインドライバ１３０には、表
示制御装置１１０からの交流化信号（交流化タイミング
信号；Ｍ）も、信号線１３５を介して供給される。

【００３４】コモン電極電圧生成回路１２３はコモン電
極（ＩＴＯ２）（あるいは対向電極（ＣＴ））に印加す
る駆動電圧を、ゲート電極電圧生成回路１２４は薄膜ト
ランジスタ（ＴＦＴ）のゲート電極に印加する駆動電圧
（正のバイアス電圧および負のバイアス電圧）を生成す
る。

【００３５】前記した如く、液晶層に交流電圧を印加す
る駆動方法として、コモン対称法とコモン反転法の２通
りの方法が知られている。このコモン対称法は、画素電
極（ＩＴＯ１／ＰＸ）に印加される電圧の振幅が、コモ
ン反転法の場合に比べ２倍となり、低耐圧のドライバが
使用できないと言う欠点があるが、低消費電力と表示品
質の点で優れているドット反転法あるいはＶライン反転
法が使用可能である。

【００３６】本実施の形態の液晶表示モジュールでは、
その駆動方法として、前記ドット反転法を使用してい
る。このドット反転法を使用することにより、隣り合う
ドレイン信号線（Ｄ）に印加される電圧が逆極性となる
ため、コモン電極（ＩＴＯ２）（あるいは対向電極（Ｃ
Ｔ））や薄膜トランジスタ（ＴＦＴ）のゲート電極に流
れる電流が隣同志で打ち消し合い、消費電力を低減する
ことができる。また、コモン電極（ＩＴＯ２）（あるい
は対向電極（ＣＴ））に流れる電流が少なく電圧降下が
大きくならないため、コモン電極（ＩＴＯ２）（あるい
は対向電極（ＣＴ））の電圧レベルが安定し、表示品質
の低下を最小限に抑えることができる。

【００３７】図５は、図１に示すドレインドライバ１３
０の一例の概略構成示すブロック図である。なお、ドレ
インドライバ１３０は、１個の半導体集積回路（ＬＳ
Ｉ）から構成される。同図において、正極性階調電圧生
成回路１５１ａは、正電圧生成回路１２１から入力され
る正極性の５値の階調基準電圧（Ｖ”０〜Ｖ”４）に基
づいて、正極性の３３階調の第１階調電圧を生成し、電
圧バスライン１５８ａを介して出力回路１５７に出力す
る。負極性階調電圧生成回路１５１ｂは、負電圧生成回
路１２２から入力される負極性の５値の階調基準電圧
（Ｖ”５〜Ｖ”９）に基づいて、負極性の３３階調の第
１階調電圧を生成し、電圧バスライン１５８ｂを介して
出力回路１５７に出力する。

【００３８】また、ドレインドライバ１３０の制御回路
１５２内のシフトレジスタ回路１５３は、表示制御装置
１１０から入力される表示データラッチ用クロック（Ｄ
２）に基づいて、入力レジスタ回路１５４のデータ取り
込み用信号を生成し、入力レジスタ回路１５４に出力す
る。

【００３９】入力レジスタ回路１５４は、シフトレジス
タ回路１５３から出力されるデータ取り込み用信号に基
づき、表示制御装置１１０から入力される表示データラ
ッチ用クロック（Ｄ２）に同期して、各色毎８ビットの
表示データを出力本数分だけラッチする。

【００４０】ストレージレジスタ回路１５５は、表示制
御装置１１０から入力される出力タイミング制御用クロ
ック（Ｄ１）に応じて、入力レジスタ回路１５４内の表
示データをラッチする。このストレージレジスタ回路１
５５に取り込まれた表示データは、レベルシフト回路１
５６を介して出力回路１５７に入力される。出力回路１
５７は、正極性の３３階調の第１階調電圧、あるいは負
極性の３３調の第１階調電圧に基づき、表示データに対
応した１つの階調電圧（２５６階調の中の１つの階調電
圧）を生成して、各ドレイン信号線（Ｄ）に出力する。

【００４１】図６は、出力回路１５７の構成を中心に、
図５に示すドレインドライバ１３０の構成を説明するた
めのブロック図である。同図において、１５３は図５に
示す制御回路１５２内のシフトレジスタ回路、１５６は
図５に示すレベルシフト回路であり、また、データラッ
チ部２６５は、図５に示す入力レジスタ回路１５４とス
トレージレジスタ回路１５５とを表し、さらに、デコー
ダ部（階調電圧選択回路）２６１、アンプ回路対２６
３、アンプ回路対２６３の出力を切り替えるスイッチ部
（２）２６４が、図５に示す出力回路１５７を構成す
る。ここで、スイッチ部（１）２６２およびスイッチ部
（２）２６４は、交流化信号（Ｍ）に基づいて制御され
る。また、Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，Ｙ６は、そ
れぞれ第１番目、第２番目、第３番目、第４番目、第５
番目、第６番目のドレイン信号線（Ｄ）を示している。

【００４２】図６に示すドインドライバ１３０において
は、スイッチ部（１）２６２により、データラッチ部２
６５（より詳しくは、図５に示す入力レジスタ１５４）
に入力されるデータ取り込み用信号を切り替えて、各色
毎の表示データを各色毎の隣合うデータラッチ部２６５
に入力する。

【００４３】デコーダ部２６１は、階調電圧生成回路１
５１ａから電圧バスライン１５８ａを介して出力される
正極性の３３階調の第１階調電圧に基づき、各データラ
ッチ部２６５（より詳しくは、図５に示すストレージレ
ジスタ１５５）から出力される表示用データに対応する
正極性の階調電圧を生成する高電圧用デコーダ回路２７
８と、階調電圧生成回路１５１ｂから電圧バスライン１
５８ｂを介して出力される負極性の３３階調の第１階調
電圧に基づき、各データラッチ部２６５から出力される
表示用データに対応する負極性の階調電圧を生成する低
電圧用デコーダ回路２７９とから構成される。この高電
圧用デコーダ回路２７８と低電圧用デコーダ回路２７９
とは、隣接するデータラッチ部２６５毎に設けられる。

【００４４】アンプ回路対２６３は、高電圧用アンプ回
路２７１と低電圧用アンプ回路２７２とにより構成され
る。高電圧用アンプ回路２７１には高電圧用デコーダ回
路２７８で生成された正極性の階調電圧が入力され、高
電圧用アンプ回路２７１は正極性の階調電圧を出力す
る。低電圧用アンプ回路２７２には低電圧用デコーダ回
路２７９で生成された負極性の階調電圧が入力され、低
電圧用アンプ回路２７２は負極性の階調電圧を出力す
る。

【００４５】ドット反転法では、隣接する各色の階調電
圧は互いに逆極性となり、また、アンプ回路対２６３の
高電圧用アンプ回路２７１および低電圧用アンプ回路２
７２の並びは、高電圧用アンプ回路２７１→低電圧用ア
ンプ回路２７２→高電圧用アンプ回路２７１→低電圧用
アンプ回路２７２となるので、スイッチ部（１）２６２
により、データラッチ部１６５に入力されるデータ取り
込み用信号を切り替えて、各色毎の表示データを、各色
毎の隣り合うデータラッチ部２６５に入力し、それに合
わせて、高電圧用アンプ回路２７１あるいは低電圧用ア
ンプ回路２７２から出力される出力電圧をスイッチ部
（２）２６４により切り替え、各色毎の階調電圧が出力
されるドレイン信号線（Ｄ）、例えば、第１番目のドレ
イン信号線（Ｙ１）と第４番目のドレイン信号線（Ｙ
４）とに出力することにより、各ドレイン信号線（Ｄ）
に正極性あるいは負極性の階調電圧を出力することが可
能となる。

【００４６】図７は、従来例のスイッチ部（２）２６４
の一スイッチ回路の回路構成を示す回路図である。同図
に示すように、従来例のスイッチ部（２）２６４の一ス
イッチ回路は、高電圧用アンプ回路２７１とｎ番目のド
レイン信号（Ｙｎ）との間に接続されるＰＭＯＳトラン
ジスタ（ＰＭ１）と、高電圧用アンプ回路２７１と（ｎ
＋３）番目のドレイン信号（Ｙｎ＋１）との間に接続さ
れるＰＭＯＳトランジスタ（ＰＭ２）と、低電圧用アン
プ回路２７２と（ｎ＋３）番目のドレイン信号（Ｙｎ＋
３）との間に接続されるＮＭＯＳトランジスタ（ＮＭ
１）と、低電圧用アンプ回路２７２とｎ番目のドレイン
信号（Ｙｎ）との間とに接続されるＮＭＯＳトランジス
タ（ＮＭ２）とを有する。

【００４７】ＰＭＯＳトランジスタ（ＰＭ１）のゲート
電極には、インバータ（ＩＮＶ）で反転されたノア回路
（ＮＯＲ１）の出力が、また、ＰＭＯＳトランジスタ
（ＰＭ２）のゲート電極には、インバータ（ＩＮＶ）で
反転されたノア回路（ＮＯＲ２）の出力が、それぞれレ
ベルシフト回路（ＬＳ）でレベルシフトされて入力され
る。同様に、ＮＭＯＳトランジスタ（ＮＭ１）のゲート
電極には、インバータ（ＩＮＶ）で反転されたナンド回
路（ＮＡＮＤ２）の出力が、また、ＮＭＯＳトランジス
タ（ＮＭ２）のゲート電極には、インバータ（ＩＮＶ）
で反転されたナンド回路（ＮＡＮＤ１）の出力が、それ
ぞれレベルシフト回路（ＬＳ）でレベルシフトされて入
力される。なお、図７には、各ＭＯＳトランジスタ（Ｐ
Ｍ１，ＰＭ２，ＮＭ１，ＮＭ２）のゲート電極に印加さ
れる電圧値を合わせて図示してある。

【００４８】ここで、ナンド回路（ＮＡＮＤ１）とノア
回路（ＮＯＲ１）には、交流化信号（Ｍ）が、ナンド回
路（ＮＡＮＤ２）およびノア回路（ＮＯＲ２）には、イ
ンバータ（ＩＮＶ）で反転された交流化信号（Ｍ）が入
力される。また、ナンド回路（ＮＡＮＤ１，ＮＡＮＤ
２）には、出力イネーブル信号（ＥＮＢ）が、ノア回路
（ＮＯＲ１，ＮＰＲ２）には、インバータ（ＩＮＶ）で
反転された出力イネーブル信号（ＥＮＢ）が入力され
る。表１に、ナンド回路（ＮＡＮＤ１，ＮＡＮＤ２）と
ノア回路（ＮＯＲ１，ＮＰＲ２）の真理値表と、その時
の各ＭＯＳトランジスタ（ＰＭ１，ＰＭ２，ＮＭ１，Ｎ
Ｍ２）のオン・オフ状態を示す。

【００４９】

【表１】

【００５０】表１から分かるように、出力イネーブル信
号（ＥＮＢ）がＬｏｗレベル（以下、Ｌレベル）の時
に、ナンド回路（ＮＡＮＤ１，ＮＡＮＤ２）はＨｉｇｈ
レベル（以下、Ｈレベル）、ノア回路（ＮＯＲ１，ＮＰ
Ｒ２）はＬレベルとなり、各ＭＯＳトランジスタ（ＰＭ
１，ＰＭ２，ＮＭ１，ＮＭ２）はオフ状態となる。走査
ラインの切り替わり時には、高電圧用アンプ回路２７１
と低電圧用アンプ回路２７２とも不安定の状態にある。
この出力イネーブル信号（ＥＮＢ）は、走査ラインの切
り替わり期間内に、各アンプ回路（２７１，２７２）の
出力が、各ドレイン信号線（Ｄ）に出力されるのを防止
するために設けられている。

【００５１】また、表１から分かるように、出力イネー
ブル信号（ＥＮＢ）がＨレベルの時には、交流化信号
（Ｍ）のＨレベルあるいはＬレベルに応じて、各ナンド
回路（ＮＡＮＤ１，ＮＡＮＤ２）がＨレベルあるいはＬ
レベル、各ノア回路（ＮＯＲ１）がＨレベルあるいはＬ
レベルとなる。これにより、ＰＭＯＳトランジスタ（Ｐ
Ｍ１）およびＮＭＯＳトランジスタ（ＮＭ１）がオフあ
るいはオン、ＰＭＯＳトランジスタ（ＰＭ２）およびＮ
ＭＯＳトランジスタ（ＮＭ２）がオンあるいはオフとな
り、高電圧用アンプ回路２７１の出力はドレイン信号線
（Ｙｎ＋３）に、低電圧用アンプ回路２７２の出力はド
レイン信号線（Ｙｎ）、あるいは、高電圧用アンプ回路
２７１の出力はドレイン信号線（Ｙｎ）に、低電圧用ア
ンプ回路２７２の出力はドレイン信号線（Ｙｎ＋３）に
出力される。

【００５２】ここで、従来の液晶表示モジュール（ＬＣ
Ｍ）では、各画素の液晶層（ＬＣ）に印加される階調電
圧の電圧範囲は、負極性側で０〜５Ｖ、正極性側で５〜
１０Ｖであり、したがって、低電圧用アンプ回路２７２
からは０〜５Ｖの負極性の階調電圧が出力され、高電圧
用アンプ回路２７１からは５〜１０Ｖの正極性の階調電
圧が出力される。この場合に、例えば、ＰＭＯＳトラン
ジスタ（ＰＭ１）がオフで、ＮＭＯＳトランジスタ（Ｎ
Ｍ２）がオンの場合に、ＰＭＯＳトランジスタ（ＰＭ
１）のソース・ドレイン間には、最大１０Ｖの電圧が印
加される。そのため、各ＭＯＳトランジスタ（ＰＭ１，
ＰＭ２，ＮＭ１，ＮＭ２）は、ソース・ドレイン間耐圧
が１０Ｖの高耐圧ＭＯＳトランジスタが使用される。

【００５３】近年、例えば、横電界方式の液晶表示パネ
ルの高解像度化に伴う画素電極（ＰＸ）と対向電極（Ｃ
Ｔ）とのギャップ長の拡大、あるいは液晶層（ＬＣ）の
液晶材の改良等により、各画素の液晶層（ＬＣ）に印加
される階調電圧の電圧範囲は、負極性側で−５〜２．５
Ｖ、正極性側で２．５〜１０Ｖに拡大する必要が生じて
いる。

【００５４】この負極性側で−５〜２．５Ｖ、正極性側
で２．５〜１０Ｖの電圧範囲の階調電圧を、各画素の液
晶層（ＬＣ）に印加する場合に、図７に示すスイッチ回
路における、オフとなるＭＯＳトランジスタには、最大
１５Ｖの電圧が印加されることになり、スイッチ回路を
構成する各ＭＯＳトランジスタ（ＰＭ１，ＰＭ２，ＮＭ
１，ＮＭ２）として、ソース・ドレイン間耐圧が１５Ｖ
の高耐圧ＭＯＳトランジスタを使用する必要がある。

【００５５】このソース・ドレイン間耐圧が１５Ｖの高
耐圧ＭＯＳトランジスタは、しきい値（ＶT）あるいは
コンダクタンス（ｇｍ）のばらつきが大きいばかりでな
く、製造プロセス上の制約により、ドレインドライバ１
３０内の高耐圧ＭＯＳトランジスタをすべてこのソース
・ドレイン間耐圧が１５Ｖの高耐圧ＭＯＳトランジスタ
に変更する必要があり、ドレインドライバ１３０を構成
する半導体集積回路のチップサイズが大きくなり、狭額
縁化に対応できないという問題点があった。

【００５６】図８は、本実施の形態のスイッチ部（２）
２６４の一スイッチ回路の回路構成を示す回路図であ
る。本実施の形態では、高電圧用アンプ回路２７１から
２．５〜１０Ｖの電圧範囲の階調電圧が、また、低電圧
用アンプ回路２７２から−５〜２．５Ｖの電圧範囲の階
調電圧が出力される。それに応じて、スイッチ回路を構
成する各ＭＯＳトランジスタ（ＰＭ１，ＰＭ２，ＮＭ
１，ＮＭ２）と直列に、電圧降下用のＭＯＳトランジス
タ（ＰＭ２１，ＰＭ２２，ＮＭ２１，ＮＭ２２）が、そ
れぞれ接続されている。

【００５７】この電圧降下用のＰＭＯＳトランジスタ
（ＰＭ２１，ＰＭ２２）のゲート電極には０Ｖの一定の
バイアス電圧が、また、電圧降下用のＮＭＯＳトランジ
スタ（ＮＭ２１，ＮＭ２２）には５Ｖの一定のバイアス
電圧が印加される。それ以外の構成は、前記図７と同じ
である。なお、本実施の形態では、出力イネーブル信号
（ＥＮＢ）として、出力タイミング制御用クロック（Ｄ
１）の反転信号を使用しているが、表示データラッチ用
クロック（Ｄ２）をカウントする等して内部で生成する
ことも可能である。

【００５８】今、ＰＭＯＳトランジスタ（ＰＭ１）がオ
フ、ＮＭＯＳトランジスタ（ＮＭ２）がオンであると、
ＰＭＯＳトランジスタ（ＰＭ１）とＰＭＯＳトランジス
タ（ＰＭ２１）とからなるトランジスタ対の両端には、
最大１５Ｖの電圧が印加されることになる。しかしなが
ら、ＰＭＯＳトランジスタ（ＰＭ１）はオフで、このト
ランジスタ対には電流が流れないので、ＰＭＯＳトラン
ジスタ（ＰＭ２１）のソース電圧（ＶS）は、下記
（１）式のように表される。

【００５９】

【数１】 ＶGS−ＶT＝０ ＶG−ＶS−ＶT＝０ ＶS＝ＶG−ＶT ・・・・・・・・・・・・・・・・・・ （１） 但し、ＶGSはＰＭＯＳトランジスタ（ＰＭ２１）のゲー
ト・ソース間電圧、ＶGはＰＭＯＳトランジスタ（ＰＭ
２１）のゲート電圧、ＶTはしきい値電圧である。即
ち、ＰＭＯＳトランジスタ（ＰＭ２１）のソース電圧
（ＶS）は、そのゲート電圧（ＶG）からしきい値電圧
（ＶT）を引いた電圧となり、ＰＭＯＳトランジスタ
（ＰＭ２１）のソース電圧（ＶS）は、そのゲート電圧
（ＶG）（＝０Ｖ）に約等しくなる。このＰＭＯＳトラ
ンジスタ（ＰＭ２１）のソース電圧（ＶS）は、ＰＭＯ
Ｓトランジスタ（ＰＭ１）のドレイン電圧（ＶD）に等
しいので、このＰＭＯＳトランジスタ（ＰＭ１）とし
て、従来例と同様、ソース・ドレイン間耐圧が１０Ｖの
高耐圧ＰＭＯＳトランジスタを使用することが可能とな
る。

【００６０】同様に、ＰＭＯＳトランジスタ（ＰＭ１）
がオン、ＮＭＯＳトランジスタ（ＮＭ２）がオフの場合
にも、ＮＭＯＳトランジスタ（ＮＭ２２）のソース電圧
（ＶS）は、そのゲート電圧（ＶG）（＝５Ｖ）に約等し
くなる。したがって、ＮＭＯＳトランジスタ（ＮＭ２）
としても、従来例と同様、ソース・ドレイン間耐圧が１
０Ｖの高耐圧ＰＭＯＳトランジスタを使用することが可
能となる。

【００６１】また、ＰＭＯＳトランジスタ（ＰＭ２１）
のゲート電極に印加される０Ｖのバイアス電圧は、ＰＭ
ＯＳトランジスタ（ＰＭ２１）をオンとするバイアス電
圧であるので、ＰＭＯＳトランジスタ（ＰＭ１）がオン
の場合には、高電圧用アンプ回路２７１の出力は、ＰＭ
ＯＳトランジスタ（ＰＭ２１）を通ってドレイン信号線
（Ｙｎ）に出力される。

【００６２】図９は、図８に示すＰＭＯＳトランジスタ
（ＰＭ１，ＰＭ２１）およびＮＭＯＳトランジスタ（Ｎ
Ｍ２，ＮＭ２２）の断面構造を示す要部断面図である。
同図に示すように、ｐ型半導体基板２０に第１ｎウェル
領域２１ａが形成され、この第１ｎウェル領域２１ａ内
に、ｐウェル領域２２が形成される。ここで、ｐ型半導
体基板２０には−５Ｖの電圧が、また、第１ｎウェル領
域２１ａには５Ｖの電圧が印加される。

【００６３】このｐウェル領域２２内に形成された各ｎ
型半導体領域（２４ａ，２４ｂ，２４ｃ）、およびゲー
ト電極（２６ａ，２６ｂ）により、ＮＭＯＳトランジス
タ（ＮＭ２）およびＮＭＯＳトランジスタ（ＮＭ２２）
が構成される。この場合に、ｎ型半導体領域（２４ｂ）
は、ＮＭＯＳトランジスタ（ＮＭ２）のドレイン領域
と、ＮＭＯＳトランジスタ（ＮＭ２２）のソース領域と
を兼用している。また、ｐウェル領域２２には、ｐ型半
導体領域２５ｄにより、低電圧用アンプ回路２７２から
の負極性の階調電圧が印加される。

【００６４】同様に、ｐ型半導体基板２０に第２ｎウェ
ル領域２１ｂが形成され、この第２ｎウェル領域２１ｂ
内に、第３ｎウェル領域２３が形成される。ここで、第
２ｎウェル領域２１ｂおよび第３ｎウェル領域２３に
は、ｎ型半導体領域２４ｄにより、高電圧用アンプ回路
２７１からの正極性の階調電圧が印加される。この第３
ｎウェル領域２３内に形成された各ｐ型半導体領域（２
５ａ，２５ｂ，２５ｃ）、およびゲート電極（２７ａ，
２７ｂ）により、ＰＭＯＳトランジスタ（ＰＭ１，ＰＭ
１２）が構成される。この場合に、ｐ型半導体領域（２
５ｂ）は、ＰＭＯＳトランジスタ（ＰＭ１）のドレイン
領域と、ＰＭＯＳトランジスタ（ＰＭ２１）のソース領
域とを兼用している。なお、図９には、各ｎ型半導体領
域（２４ａ，２４ｂ，２４ｃ）の間、各ｐ型半導体領域
（２５ａ，２５ｂ，２５ｃ）の間、および、各ｎ型半導
体領域（２４ａ，２４ｂ，２４ｃ）およびｐ型半導体領
域（２５ａ，２５ｂ，２５ｃ）と各ウェル領域との間の
最大耐圧を合わせて図示してある。

【００６５】図１０、図１１は、図８に示すＰＭＯＳト
ランジスタ（ＰＭ１，ＰＭ２１）およびＮＭＯＳトラン
ジスタ（ＮＭ２，ＮＭ２２）の製造工程の概略を説明す
るための要部断面図である。次に、図１０、図１１を用
いて、図８に示すＰＭＯＳトランジスタ（ＰＭ１，ＰＭ
２１）およびＮＭＯＳトランジスタ（ＮＭ２，ＮＭ２
２）の形成方法を簡単に説明する。

【００６６】始めに、単結晶シリコンからなるｐ型半導
体基板２０を用意し、ｐ型およびｎ型領域決定用不純物
の選択的イオン打ち込みにより、第１ｎウェル領域２１
ａ、第２ｎウェル領域２１ｂ、ｐウェル領域２２および
第３ｎウェル領域２３を形成する。（図１０（ａ）） ここで、第１ｎウェル領域２１ａ、第２ｎウェル領域２
１ｂおよび第３ｎウェル領域２３は、ｎ型領域決定用不
純物として燐（Ｐ）を使用し、第１ｎウェル領域２１ａ
および第２ｎウェル領域２１ｂにおいては、不純物の導
入量は、５．４×１０¹²〔atoms/cm²〕程度、第３ｎウ
ェル領域２３においては、不純物の導入量は、１．０×
１０¹²〔atoms/cm²〕程度とされる。また、ｐウェル領
域２２は、ｐ型領域決定用不純物としてフッ化ボロン
（ＢＦ₂）を使用し、不純物の導入量は、１．１×１０
¹³〔atoms/cm²〕程度とされる。

【００６７】次に、周知の選択酸化法により、前記ｐ型
半導体基板２０の素子分離領域の主面上に酸化珪素膜で
形成されるフィールド絶縁膜３０を形成する。（図１０
（ｂ）） 次に、熱酸化処理を施し、ｐウェル領域２２および第３
ｎウェル領域２３のそれぞれの主面上に酸化珪素膜で形
成されるゲート電極絶縁膜３１を形成し、次に、ゲート
電極絶縁膜３１上に、例えば、ＣＶＤ法で多結晶珪素
（ポリシリコン）膜３２を堆積する。（図１０（ｃ）、
図１０（ｄ）） 次に、この多結晶珪素膜３２にパターンニングを施し
て、ｐウェル領域２２および第３ｎウェル領域２３のそ
れぞれのゲート電極絶縁膜３１上に、ゲート電極（２６
ａ，２６ｂ，２７ａ，２７ｂ）を形成する。（図１０
（ｅ）） 次に、ｐ型半導体基板２０上にマスク３３を形成する。
このマスク３３は、第３ｎウェル領域２３およびｐウェ
ル領域２２の一部に開口を有し、ｐウェル領域２２の残
りの領域を覆う、例えば、フォトレジスト膜で形成され
る。このフォトレジスト膜は、例えば、回転塗布法で塗
布され、ベーク処理を施した後、露光処理、現像処理等
が施されて形成される。次に、このマスク３３およびゲ
ート電極（２７ａ，２７ｂ）を不純物導入マスクとし
て、イオン打ち込み法でｐ型領域決定用不純物を導入
し、アニール処理を施して、ｐ型半導体領域（２５ａ，
２５ｂ，２５ｃ，２５ｄ）を形成する。ここで、この不
純物としては、フッ化ボロン（ＢＦ₂）を使用し、ま
た、イオン打ち込みを２回に分けて行い、始めに、不純
物の導入量が、３．０×１０¹⁴〔atoms/cm²〕程度のｐ
型半導体領域を形成し、次に、不純物の導入量が、２．
０×１０^{1 5}〔atoms/cm²〕程度のｐ型半導体領域を形成
する。即ち、ｐ型半導体領域（２５ａ，２５ｂ，２５
ｃ，２５ｄ）は、不純物濃度の濃いｐ型半導体領域が、
不純物濃度の薄いｐ型半導体領域で囲まれるよう形成さ
れ、これにより、不純物濃度勾配を緩やかにして、ウェ
ル領域との耐圧を向上させるようにしている。（図１１
（ａ）） 次に、マスク３３を除去した後、ｐ型半導体基板２０上
にマスク３４を形成する。このマスク３４は、ｐウェル
領域２２および第３ｎウェル領域２３の一部に開口を有
し、第３ｎウェル領域２３の残りの領域を覆う、例え
ば、フォトレジスト膜で形成される。次に、このマスク
３４およびゲート電極（２６ａ，２６ｂ）を不純物導入
マスクとして、イオン打ち込み法でｎ型領域決定用不純
物を導入し、アニール処理を施して、ｎ型半導体領域
（２４ａ，２４ｂ，２４ｃ，２４ｄ）を形成する。ここ
で、前記工程と同様、イオン打ち込みを２回に分けて行
い、始めに、不純物として燐を使用し、不純物の導入量
が、３．０×１０¹³〔atoms/cm²〕程度のｎ型半導体領
域を形成し、次に、不純物として砒素（Ａｓ）を使用
し、不純物の導入量が、３．０×１０¹⁵〔atoms/cm²〕
程度のｎ型半導体領域を形成する。即ち、ｎ型半導体領
域（２４ａ，２４ｂ，２４ｃ，２４ｄ）は、不純物濃度
の濃いｎ型半導体領域が、不純物濃度の薄いｎ型半導体
領域で囲まれるよう形成され、これにより、不純物濃度
勾配を緩やかにして、ウェル領域との耐圧を向上させる
ようにしている。（図１１（ｂ）） 次に、図１１（ｃ）に示すように、マスク３４を除去し
た後に、ｐ型半導体基板２０上に酸化珪素膜で形成され
る層間絶縁膜３５を形成し、当該層間絶縁膜３５に、ｎ
型半導体領域（２４ａ，２４ｃ，２４ｄ）およびｐ型半
導体領域（２５ａ，２５ｃ，２５ｄ）の表面が露出する
接続孔３６を形成する。（図１１（ｄ）） 次に、ｐ型半導体基板２０上にアルミニウムを蒸着した
後で、配線以外のアルミニウムをエッチングにより取り
除く。（図１１（ｅ）） 以上説明したように、本実施の形態によれば、その両端
に１０〜２０Ｖの電圧が印加されるスイッチ部（２）２
６４のスイッチング素子として、ソース・ドレイン間耐
圧が１０ＶのＭＯＳトランジスタを使用することがで
き、スイッチ部（２）２６４のスイッチング素子とし
て、ソース・ドレイン間耐圧が２０Ｖの高耐圧ＭＯＳト
ランジスタを使用する場合に比して、スイッチ部（２）
２６４の面積を小さくでき、これにより、ドレインドラ
イバ１３０のチップサイズを小さくすることが可能とな
り、それに伴い、液晶表示モジュール（ＬＣＭ）のコス
トを低減することが可能となる。

【００６８】次に、本実施の形態の高電圧用デコーダ回
路２７８について図１２を用いて説明する。図１２は、
本実施の形態の高電圧用デコーダ回路２７８の一例の回
路構成を示す回路図である。なお、図１２には、正極性
階調電圧生成回路１５１ａの概略回路構成も合わせて図
示している。

【００６９】同図に示すように、正極性階調電圧生成回
路１５１ａは、正電圧生成回路１２１から入力される正
極性の５値の階調基準電圧（Ｖ”０〜Ｖ”４）に基づい
て、正極性の３３階調の第１階調電圧を生成する。この
場合に、液晶層に印加する電圧と透過率との関係はリニ
アではなく、図２９に示すように、透過率の高いとこ
ろ、および低いところでは、液晶層に印加する電圧に対
する透過率の変化は少なく、その中間となるところでは
透過率の変化が大きい。そのため、この正極性の５値の
階調基準電圧（Ｖ”０〜Ｖ”４）は、中間調付近（Ｖ”
２〜Ｖ”３）では差が小さく、それ以外の（Ｖ”１〜
Ｖ”２，Ｖ”３〜Ｖ”４）で差が大きく設定され、ま
た、正極性階調電圧生成回路１５１ａを構成する抵抗分
圧回路の各分圧抵抗は、液晶層に印加する電圧と透過率
との関係に合わせて所定の重み付けが成されている。な
お、図１２の正極性階調電圧生成回路１５１ａでは、正
極性の５値の階調基準電圧（Ｖ”０〜Ｖ”４）間を８分
圧して、３３階調の第１階調電圧を生成するようにして
いるが、これに限定されるものではなく、正極性の５値
の階調基準電圧（Ｖ”０〜Ｖ”４）間の分圧比は、液晶
層に印加する電圧と透過率との関係に合わせて適宜変更
してもよいことはいうまでもない。

【００７０】高電圧用デコーダ回路２７８は、３３階調
の第１階調電圧の互いに隣り合う第１階調電圧（ＶＯＵ
ＴＡ，ＶＯＵＴＢ）を選択するデコーダ回路３０１と、
当該デコーダ回路３０１で選択された第１階調電圧（Ｖ
ＯＵＴＡ）を端子（Ｐ１）あるいは端子（Ｐ２）に、ま
た、当該デコーダ回路３０１で選択された第１階調電圧
（ＶＯＵＴＢ）を端子（Ｐ２）あるいは端子（Ｐ１）に
出力するマルチプレクサ３０２と、当該マルチプレクサ
３０２から出力される互いに隣り合う第１階調電圧（Ｖ
ＯＵＴＡ，ＶＯＵＴＢ）間の電位差（ΔＶ）を分圧し
て、当該電位差（ΔＶ）の１／８ΔＶ，２／８ΔＶ，３
／８ΔＶ，４／８（１／２）ΔＶ，５／８ΔＶ，６／８
ΔＶ，８／８ΔＶ，８／８（＝１）ΔＶの電圧を生成す
る第２階調電圧生成回路３０３とを有する。

【００７１】デコーダ回路３０１は、奇数番目の第１階
調電圧の中から、８ビットの表示データの上位５ビット
（Ｄ３〜Ｄ７）に対応する第１階調電圧を選択する第１
デコーダ回路３１１と、偶数番目の第１階調電圧の中か
ら、８ビットの表示データの上位４ビット（Ｄ４〜Ｄ
７）に対応する第１階調電圧を選択する第２デコーダ回
路３１２とで構成される。

【００７２】第１デコーダ回路３１１は、８ビットの表
示データの上位５ビット（Ｄ３〜Ｄ７）により、第１番
目の第１階調電圧（Ｖ１）と第３３番目の第１階調電圧
（Ｖ３３）とを１回、第３番目の第１階調電圧（Ｖ３）
乃至第３１番目の第１階調電圧（Ｖ３１）を、それぞれ
連続して２回選択するように構成される。しかしなが
ら、第２デコーダ回路３１２は、８ビットの表示データ
の上位４ビット（Ｄ４〜Ｄ７）により、第２番目の第１
階調電圧（Ｖ２）乃至第３２番目の第１階調電圧（Ｖ３
２）を、１回選択するように構成される。なお、図１２
において、○はデータビットがＬｏｗレベルでオンとな
るスイッチ素子（例えば、ＰＭＯＳトランジスタ）であ
る。

【００７３】ここで、Ｖ”０＜Ｖ”１＜Ｖ”２＜Ｖ”３
＜Ｖ”４であるので、表示データの４ビット（Ｄ３）の
ビット値がＬレベルの場合、階調電圧ＶＯＵＴＡとし
て、ＶＯＵＴＢの階調電圧よりも低電位の階調電圧が出
力され、また、表示データの４ビット（Ｄ３）のビット
値がＨレベルの場合、階調電圧ＶＯＵＴＡとして、ＶＯ
ＵＴＢの階調電圧よりも高電位の階調電圧が出力され
る。したがって、この表示データの４ビット（Ｄ３）目
のビット値のＨレベルおよびＬレベルに応じてマルチプ
レクサ３０２を切り換え、表示データの４ビット（Ｄ
３）目のビット値がＬレベルの時に端子（Ｐ１）にＶＯ
ＵＴＡの階調電圧を、端子（Ｐ２）にＶＯＵＴＢの階調
電圧を出力し、また、表示データの４ビット（Ｄ３）目
のビット値がＨレベルの時に端子（Ｐ１）にＶＯＵＴＢ
の階調電圧を、端子（Ｐ２）にＶＯＵＴＡの階調電圧を
出力する。これにより、端子（Ｐ１）の階調電圧を（Ｖ
ａ）、端子（Ｐ２）の階調電圧を（Ｖｂ）とするとき、
常に、Ｖａ＜Ｖｂとすることができ、第２階調電圧生成
回路３０３の設計が簡単となる。

【００７４】図１３は、図１２に示す第２階調電圧生成
回路３０３の回路構成の一例を示す回路図である。第２
階調電圧生成回路３０３は、端子（Ｐ２）とアンプ回路
（高電圧用アンプ回路２７１）の入力端との間に接続さ
れるコンデンサ（Ｃｏ１）と、一端がアンプ回路の入力
端に接続され、他端が、スイッチ素子（Ｓ０１）を介し
て端子（Ｐ１）に、また、スイッチ素子（Ｓ０２）を介
して端子（Ｐ２）に接続されるコンデンサ（Ｃｏ２）
と、一端がアンプ回路の入力端に接続され、他端が、ス
イッチ素子（Ｓ１１）を介して端子（Ｐ１）に、また、
スイッチ素子（Ｓ１２）を介して端子（Ｐ２）に接続さ
れるコンデンサ（Ｃｏ３）と、一端がアンプ回路の入力
端に接続され、他端が、スイッチ素子（Ｓ２１）を介し
て端子（Ｐ１）に、また、スイッチ素子（Ｓ２２）を介
して端子（Ｐ２）に接続されるコンデンサ（Ｃｏ４）
と、端子（Ｐ２）とアンプの入力端との間に接続される
スイッチ素子（ＳＳ１）とを有する。ここで、コンデン
サ（Ｃｏ１）とコンデンサ（Ｃｏ２）との容量値は同
一、コンデンサ（Ｃｏ３）の容量値は、コンデンサ（Ｃ
ｏ１）の容量値の２倍の容量値、コンデンサ（Ｃｏ４）
の容量値は、コンデンサ（Ｃｏ１）の容量値の４倍の容
量値とされる。

【００７５】また、図１３に示すように、スイッチ素子
（ＳＳ１）は、リセットパルス（／ＣＲ）により制御さ
れ、各スイッチ素子（Ｓ０１，Ｓ０２，Ｓ１１，Ｓ１
２，Ｓ２１，Ｓ２２）は、リセットパルス（／ＣＲ）、
タイミングパルス（／ＴＣＫ）、表示データの下位３ビ
ット（Ｄ０〜Ｄ２）が入力されるスチッチ制御回路（Ｓ
Ｇ１〜ＳＧ３）で制御される。各スイッチ制御回路（Ｓ
Ｇ１〜ＳＧ３）は、ナンド回路（ＮＡＮＤ）、アンド回
路（ＡＮＤ）、およびノア回路（ＮＯＲ）を備える。表
２に、このナンド回路（ＮＡＮＤ）、アンド回路（ＡＮ
Ｄ）、およびノア回路（ＮＯＲ）の真理値表を示す。

【００７６】

【表２】

【００７７】この表２を用いて、この第２階調電圧生成
回路３０３の動作を簡単に説明する。まず、リセットパ
ルス（／ＣＲ）がＬレベルであると、スイッチ素子（Ｓ
Ｓ１）はオン、また、ノア回路（ＮＯＲ）にはＨレベル
のリセットパルス（／ＣＲ）が入力されるので、ノア回
路（ＮＯＲ）の出力はＬレベルとなり、各スイッチ素子
（Ｓ０２，Ｓ１２，Ｓ２２）はオンとなる。この場合
に、タイミングパルス（／ＴＣＫ）はＨレベルであり、
ナンド回路（ＮＡＮＤ）にはＬレベルのタイミングパル
ス（／ＴＣＫ）が入力されるので、ナンド回路（ＮＡＮ
Ｄ）の出力はＨレベルとなり、各スイッチ素子（Ｓ０
１，Ｓ１１，Ｓ２１）はオフとなる。これにより、各コ
ンデンサ（Ｃｏ１〜Ｃｏ４）の両端は端子（Ｐ２）に接
続されるので、各コンデンサ（Ｃｏ１〜Ｃｏ４）は充放
電されて、その電位差が０ボルトの状態にされる。

【００７８】次に、リセットパルス（／ＣＲ）がＨレベ
ルで、タイミングパルス（／ＴＣＫ）がＬレベルになる
と、表示データの下位３ビット（Ｄ０〜Ｄ２）のそれぞ
れのビット値に応じて、各スイッチ素子（Ｓ０１，Ｓ０
２，Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２）は、オンあるい
はオフとされる。これにより、端子（Ｐ１）の階調電圧
を（Ｖａ）、端子（Ｐ２）の階調電圧を（Ｖｂ）、Ｖａ
とＶｂとの電位差をΔＶとする時、この第２階調電圧生
成回路３０２から、Ｖａ＋１／８ΔＶ、Ｖａ＋２／８Δ
Ｖ、…Ｖｂ（Ｖａ＋８／８ΔＶ）の階調電圧が出力され
る。

【００７９】フルデコード方式の高電圧用デコーダ回路
２７８を使用して、２５６階調表示を行う場合には、２
５６階調毎に１６個のトランジスタが必要となるので、
各ドレイン信号線（Ｄ）当たりのＭＯＳトランジスタの
総数は４０９６個（２５６×１６）となる。このため、
デコーダ部２６１の占める面積が増加し、前記ドレイン
ドライバを構成する半導体集積回路（ＩＣチップ）のチ
ップサイズが大きくなるという問題点があった。

【００８０】本実施の形態の高電圧用デコーダ回路２７
８では、デコーダ回路を構成するスイッチング素子は、
第１デコーダ回路３１１で１６０（＝（１７＋１５）×
５）、第２デコーダ回路３１２で６４（＝４×１６）で
あるので、各ドレイン信号線（Ｄ）当たりのデコーダ回
路を構成するスイッチング素子（ＭＯＳトランジスタ）
の総数は２２４となり、従来例の各ドレイン信号線
（Ｄ）当たりのＭＯＳトランジスタの総数４０９６個に
比べて大幅に少なくすることが可能となる。

【００８１】また、スイッチング素子を減少させること
により、ドレインドライバ１３０の内部電流を低減させ
ることができるので、液晶表示モジュール（ＬＣＭ）全
体の消費電力を低減することができ、それにより、液晶
表示モジュール（ＬＣＭ）の信頼性を向上させることが
可能となる。

【００８２】なお、低電圧用デコーダ回路２７９も、前
記高電圧用デコーダ回路２７８と同様に構成でき、この
場合に、負極性階調電圧生成回路１５１ｂは、負電圧生
成回路１２２から入力される負極性の５値の階調基準電
圧（Ｖ”５〜Ｖ”９）に基づいて、負極性の３３階調の
第１階調電圧を生成する。ここで、負極性階調電圧生成
回路１５１ｂを構成する抵抗分圧回路の各分圧抵抗は、
液晶層に印加する電圧と透過率との関係に合わせて所定
の重み付けが成される。この低電圧用デコーダ回路２７
９では、Ｖ”５＞Ｖ”６＞Ｖ”７＞Ｖ”８＞Ｖ”９とな
るので、端子（Ｐ１）の階調電圧を（Ｖａ）、端子（Ｐ
２）の階調電圧を（Ｖｂ）とするとき、常に、Ｖａ＞Ｖ
ｂとなる。

【００８３】図１４は、本実施の形態の高電圧用デコー
ダ回路２７８の他の例の回路構成を示す回路図であり、
図１５は、図１４に示す高電圧用デコーダ回路２７８を
構成するＭＯＳトランジスタのゲート幅を説明するため
の模式図である。なお、図１２において、○はＰＭＯＳ
トランジスタを、●はＮＭＯＳトランジスタを示してい
る。

【００８４】前記図１２に示す高電圧用デコーダ回路２
７８において、各デコード行毎に同じ電圧がゲート電極
に印加されるＭＯＳトランジスタは、表示データの上位
ビット程連続している。したがって、この各桁毎に同じ
電圧がゲート電極に印加され、且つ各デコード行毎に連
続するＭＯＳトランジスタを１個のＭＯＳトランジスタ
に置換しても、機能的には何ら問題はない。本実施の形
態は、この各桁毎に同じ電圧がゲート電極に印加され、
且つ各デコード行毎に連続するＭＯＳトランジスタを１
個のＭＯＳトランジスタに置換したものである。

【００８５】さらに、本実施の形態では、図１５に示す
ように、最小サイズのＭＯＳトランジスタのゲート幅を
Ｗとする時、その最小サイズのＭＯＳトランジスタの上
位桁のＭＯＳトランジスタのゲート幅を２Ｗ、さらに、
その上位桁のＭＯＳトランジスタのゲート幅を４Ｗと、
表示データの上位ビットがゲート電極に印加されるＭＯ
Ｓトランジスタ（上位ビット側のＭＯＳトランジスタ）
のゲート幅（Ｗ）を最小サイズのＭＯＳトランジスタの
ゲート幅の２の（ｍ−ｊ）乗倍としている。ここで、ｍ
は表示データのビット数、ｊは最小サイズのＭＯＳトラ
ンジスタで構成されるビットの中で最上位ビットのビッ
ト番号である。

【００８６】本実施の形態で、最小サイズのＭＯＳトラ
ンジスタの抵抗をＲとするとき、各デコード行のＭＯＳ
トランジスタの合成抵抗は、デコーダ回路３１１で約２
Ｒ（≒Ｒ＋Ｒ／２＋Ｒ／４＋Ｒ／８＋Ｒ／１６）、デコ
ーダ回路３１２で約２Ｒ（≒Ｒ＋Ｒ／２＋Ｒ／４＋Ｒ／
８）となる。なお、図１２に、最小サイズのＭＯＳトラ
ンジスタの抵抗をＲとした時の、各桁のＭＯＳトランジ
スタの抵抗を合わせて図示している。

【００８７】この場合に、図１２に示す高電圧用デコー
ダ回路２７８では、最小サイズのＭＯＳトランジスタの
抵抗をＲとするとき、各デコード行のＭＯＳトランジス
タの合成抵抗は、デコーダ回路３１１で５Ｒ（＝Ｒ＋Ｒ
＋Ｒ＋Ｒ＋Ｒ）、デコーダ回路３１２で４Ｒ（＝Ｒ＋Ｒ
＋Ｒ＋Ｒ）となる。

【００８８】したがって、図１４に示す高電圧用デコー
ダ回路２７８では、各デコード行のＭＯＳトランジスタ
の合成抵抗を低減することができ、第２階調電圧生成回
路３０３を構成する各コンデンサに電荷を再配分する際
に大電流の充放電を流すことができるので、デコーダ回
路を高速化することができるとともに、デコーダ回路３
１１とデコーダ回路３１２との合成抵抗値を同等にでき
るため、生成される２階調の速度差を低減することがで
きる。

【００８９】また、一般に、ＭＯＳトランジスタでは、
基板・ソース間電圧（Ｖ_BS）により、しきい値電圧（Ｖ
_T）が正の方向に変化し、それにより、ドレイン電流
（Ｉ_DS）が減少する。即ち、ＭＯＳトランジスタのオン
抵抗が増大する。そのため、図１４に示す高電圧用デコ
ーダ回路２７８では、同図に示すように、基板・ソース
間電圧（Ｖ_BS）が同等となる階調電圧（図１４では、Ｖ
１６（またはＶ１８）、Ｖ１５（またはＶ１７）の階調
電圧）を境にして、ＰＭＯＳトランジスタ領域と、ＮＭ
ＯＳトランジスタ領域とに分離するようにしている。こ
れにより、図１４に示す高電圧用デコーダ回路２７８で
は、デコーダ回路を構成するＭＯＳトランジスタにおけ
る、基板バイアス効果による抵抗の増加を抑制すること
ができる。

【００９０】図１６は、本実施の形態の低電圧用デコー
ダ回路２７９の一例の回路構成を示す回路図である。同
図に示すように、低電圧用デコーダ回路２７９は、図１
６に示す高電圧用デコーダ回路２７８と同様に構成する
ことができる。但し、各電圧は、Ｖ１＞Ｖ２＞Ｖ３‥‥
‥＞Ｖ３２＞Ｖ３３となる。

【００９１】低電圧用デコーダ回路２７９では、基板・
ソース間電圧（Ｖ_BS）が同等となる階調電圧（図１６で
は、Ｖ１６（またはＶ１８）、Ｖ１５（またはＶ１７）
の階調電圧）を境にして、ＰＭＯＳトランジスタ領域
と、ＮＭＯＳトランジスタ領域とを分離する際に、ＰＭ
ＯＳトランジスタ領域と、ＮＭＯＳトランジスタ領域と
が、高電圧用デコーダ回路２７８と反対になっている。

【００９２】なお、図１２乃至図１６に示すデコード回
路において、デコード回路３０１を構成する各ＭＯＳト
ランジスタは、高耐圧ＭＯＳトランジスタで構成される
か、あるいは、ゲート電極部のみ高耐圧構造としたＭＯ
Ｓトランジスタで構成される。さらに、デコード回路３
０１の低ビット側のＭＯＳトランジスタは、ドレイン・
ソース間耐圧が低いＭＯＳトランジスタを使用すること
ができ、この場合には、デコーダ回路３０１部分のサイ
ズをより小さくすることが可能となる。

【００９３】また、第２階調電圧生成回路３０３は、コ
ンデンサに代えて抵抗を使用することも可能であるが、
この場合には、高抵抗値の抵抗を使用し、さらに、各抵
抗の抵抗値の大小関係は、コンデンサと逆にする必要が
ある。例えば、図１３に示す第２階調電圧生成回路３０
３において、コンデンサに代えて抵抗を使用する場合、
コンデンサ（Ｃｏ１）およびコンデンサ（Ｃｏ２）と置
換される抵抗の抵抗値は、コンデンサ（Ｃｏ４）と置換
される抵抗の抵抗値の４倍の抵抗値、コンデンサ（Ｃｏ
３）と置換される抵抗の抵抗値は、コンデンサ（Ｃｏ
４）と置換される抵抗の抵抗値の２倍の抵抗値とする必
要がある。

【００９４】［実施の形態２］図１７は、本実施の形態
のスイッチ部（２）２６４の一スイッチ回路の回路構成
を示す回路図である。本実施の形態は、各ＭＯＳトラン
ジスタ（ＰＭ１，ＰＭ２，ＮＭ１，ＮＭ２）、および電
圧降下用の各ＭＯＳトランジスタ（ＰＭ２１，ＰＭ２
２，ＮＭ２１，ＮＭ２２）が形成されるｐウェル領域２
２および第３ｎウェル領域２３に一定のバイアス電圧が
印加されている点で、前記実施の形態１と相違するが、
それ以外の構成は、前記実施の形態と同じである。

【００９５】図１８は、図１７に示すＰＭＯＳトランジ
スタ（ＰＭ１，ＰＭ２１）およびＮＭＯＳトランジスタ
（ＮＭ２，ＮＭ２２）の断面構造を示す要部断面図であ
る。同図に示すように、ｐ型半導体基板２０に第１ｎウ
ェル領域２１が形成され、この第１ｎウェル領域２１内
に、ｐウェル領域２２と第３ｎウェル領域２３とが形成
される。ここで、ｐ型半導体基板２０およびｐウェル領
域２２には−５Ｖの電圧が、また、第１ｎウェル領域２
１ａおよび第３ｎウェル領域２３には１０Ｖの電圧が印
加される。なお、図１８には、各ｎ型半導体領域（２４
ａ，２４ｂ，２４ｃ）の間、各ｐ型半導体領域（２５
ａ，２５ｂ，２５ｃ）の間、および、各ｎ型半導体領域
（２４ａ，２４ｂ，２４ｃ）およびｐ型半導体領域（２
５ａ，２５ｂ，２５ｃ）と各ウェル領域との間の最大耐
圧を合わせて図示してある。

【００９６】前記実施の形態１のスイッチ回路では、ｐ
ウェル領域２２はＮＭＯＳトランジスタ（ＮＭ１，ＮＭ
２）のソース領域（図１８の２４ａ）と同電位であり、
ｐウェル領域２２には低電圧用アンプ回路２７２の出力
電圧が印加される。また、第３ｎウェル領域２３はＰＭ
ＯＳトランジスタ（ＰＭ１，ＰＭ２）のソース領域（図
１８の２５ａ）と同電位であり、第３ｎウェル領域２３
には高電圧用アンプ回路２７１の出力電圧が印加され
る。

【００９７】そのため、前記実施の形態１のスイッチ回
路では、ノイズ等の影響によりスイッチ回路の出力電圧
（ドレイン信号（Ｄ）に供給される階調電圧）が変動す
ると、ラッチアップ現象が起きやすいという欠点がある
が、本実施の形態では、ｐウェル領域２２および第３ｎ
ウェル領域２３が一定の電圧が印加されるので、ラッチ
アップ現象が起きにくくすることが可能である。

【００９８】［実施の形態３］図１９は、本実施の形態
のスイッチ部（２）２６４の一スイッチ回路の回路構成
を示す回路図である。本実施の形態は、各ＰＭＯＳトラ
ンジスタ（ＰＭ１，ＰＭ２）にＮＭＯＳトランジスタ
（ＮＭ３１，ＮＭ３２）が、また、各ＮＭＯＳトランジ
スタ（ＮＭ１，ＮＭ２）にＰＭＯＳトランジスタ（ＰＭ
３１，ＰＭ３２）が並列に接続されている点で、前記実
施の形態２と相違する。ＮＭＯＳトランジスタ（ＮＭ３
１，ＮＭ３２）のゲート電極には、ＰＭＯＳトランジス
タ（ＰＭ１，ＰＭ２）のゲート電極に印加される電圧が
反転された電圧が印加され、ＮＭＯＳトランジスタ（Ｎ
Ｍ３１，ＮＭ３２）は、ＰＭＯＳトランジスタ（ＰＭ
１，ＰＭ２）と同期してオン・オフされる。同様に、Ｐ
ＭＯＳトランジスタ（ＰＭ３１，ＰＭ３２）のゲート電
極には、ＮＭＯＳトランジスタ（ＮＭ１，ＮＭ２）のゲ
ート電極に印加される電圧が反転された電圧が印加さ
れ、ＰＭＯＳトランジスタ（ＰＭ３１，ＰＭ３２）は、
ＮＭＯＳトランジスタ（ＮＭ１，ＮＭ２）と同期してオ
ン・オフされる。

【００９９】図２０は、図１９に示すＰＭＯＳトランジ
スタ（ＰＭ１，ＰＭ２１，ＰＭ３２）およびＮＭＯＳト
ランジスタ（ＮＭ２，ＮＭ２２，ＮＭ３１）の断面構造
を示す要部断面図である。同図に示すように、ｐ型半導
体基板２０に第１ｎウェル領域２１ａが形成され、この
第１ｎウェル領域２１ａ内に、第１ｐウェル領域２２ａ
と第４ｎウェル領域２３ｂとが形成される。ここで、ｐ
型半導体基板２０および第１ｐウェル領域２２ａには−
５Ｖの電圧が、また、第１ｎウェル領域２１ａおよび第
４ｎウェル領域２３ｂには５Ｖの電圧が印加される。こ
の第４ｎウェル領域２３ｂに形成された各ｐ型半導体領
域（２５ｅ，２５ｆ，２４ｃ）、およびゲート電極（２
６ｃ）により、ＰＭＯＳトランジスタ（ＰＭ３２）が構
成される。

【０１００】同様に、ｐ型半導体基板２０に第２ｎウェ
ル領域２１ｂが形成され、この第２ｎウェル領域２１ｂ
内に、第３ｎウェル領域２３ａおよび第２ｐウェル領域
２２ｂが形成される。ここで、第２ｎウェル領域２１ｂ
および第３ｎウェル領域２３ａには１０Ｖの電圧が、ま
た、第２ｐウェル領域２２ｂには０Ｖの電圧が印加され
る。この第２ｐウェル領域２２ｂ内に形成された各ｎ型
半導体領域（２４ｅ，２４ｆ）、およびゲート電極（２
７ｃ）により、ＮＭＯＳトランジスタ（ＭＭ３１）が構
成される。なお、図２０には、各ｎ型半導体領域（２４
ａ，２４ｂ，２４ｃ，２４ｅ，２４ｆ）の間、各ｐ型半
導体領域（２５ａ，２５ｂ，２５ｃ，２５ｅ，２５ｆ）
の間、および、各ｎ型半導体領域（２４ａ，２４ｂ，２
４ｃ，２４ｅ，２４ｆ）およびｐ型半導体領域（２５
ａ，２５ｂ，２５ｃ，２５ｅ，２５ｆ）と各ウェル領域
との間の最大耐圧を合わせて図示してある。

【０１０１】前記実施の形態２のスイッチ回路では、ｐ
ウェル領域２２および第３ｎウェル領域２３が一定の電
圧が印加されるので、ラッチアップ現象が起きにくくす
ることが可能である。しかしながら、一般に、ＭＯＳト
ランジスタでは、基板・ソース間電圧（Ｖ_BS）により、
しきい値電圧（Ｖ_T）が正の方向に変化し（所謂、基板
バイアス効果）、それにより、ドレイン電流（Ｉ_DS）が
減少し、即ち、ＭＯＳトランジスタのオン抵抗が増大す
る。そして、前記実施の形態２では、各ＰＭＯＳトラン
ジスタ（ＰＭ１，ＰＭ２）および各ＮＭＯＳトランジス
タ（ＮＭ１，ＮＭ２）のソース電圧とウェル電圧とが同
電位でないため、基板バイアス効果により、ＭＯＳトラ
ンジスタのオン抵抗が増大するという欠点を有してい
る。

【０１０２】しかしながら、本実施の形態では、各ＰＭ
ＯＳトランジスタ（ＰＭ１，ＰＭ２）にＮＭＯＳトラン
ジスタ（ＮＭ３１，ＮＭ３２）を、また、各ＮＭＯＳト
ランジスタ（ＮＭ１，ＮＭ２）にＰＭＯＳトランジスタ
（ＰＭ３１，ＰＭ３２）を並列に接続するようにしたの
で、基板バイアス効果によりＭＯＳトランジスタのオン
抵抗が増大するのを抑止することが可能となる。

【０１０３】［実施の形態４］図２１は、本実施の形態
のスイッチ部（２）２６４の一スイッチ回路の回路構成
を示す回路図である。本実施の形態は、オン状態にある
各ＭＯＳトランジスタ（ＰＭ１，ＰＭ２，ＮＭ１，ＮＭ
２）に、直列に接続される電圧降下用の各ＭＯＳトラン
ジスタ（ＰＭ２１，ＰＭ２２，ＮＭ２１，ＮＭ２２）の
ゲート電圧を、高電圧用アンプ回路２７１および低電圧
用アンプ回路２７２から出力される階調電圧の電圧値に
応じて２段階に切り替えるようにした点で、前記実施の
形態３と相違する。

【０１０４】図２２は、図２１に示すＰＭＯＳトランジ
スタ（ＰＭ１，ＰＭ２１，ＰＭ３２）およびＮＭＯＳト
ランジスタ（ＮＭ２，ＮＭ２２，ＮＭ３１）の断面構造
を示す要部断面図であり、同図は、ＰＭＯＳトランジス
タ（ＰＭ２１）およびＮＭＯＳトランジスタ（ＮＭ２
２）のゲート電極に印加される電圧が可変される以外
は、図２０と同じである。

【０１０５】図２１に示す各ナンド回路（ＮＡＮＤ３，
ＮＡＮＤ３）およびノア回路（ＮＯＲ３，ＮＯＲ４）の
真理値表、並びに、各ＭＯＳトランジスタ（ＰＭ１，Ｐ
Ｍ２，ＮＭ１，ＮＭ２）のオン・オフの状態および各Ｍ
ＯＳトランジスタ（ＰＭ２１，ＮＭ２２）のゲート電極
に印加される電圧値を、表３および表４に示す。

【０１０６】

【表３】

【０１０７】

【表４】

【０１０８】なお、図２１において、高耐圧ＭＯＳトラ
ンジスタで構成されるインバータ（ＨＩＮＶ１，ＨＩＮ
Ｖ２）は、レベルシフトされた出力信号を出力する。即
ち、インバータ（ＨＩＮＶ１，ＨＩＮＶ２）は、レベル
シフト回路を兼用している。

【０１０９】表３から分かるように、交流化信号（Ｍ）
がＨレベルの時に、ＰＭＯＳトランジスタ（ＰＭ２）お
よびＮＭＯＳトランジスタ（ＮＭ２）とがオンとなる。
また、表４から分かるように、オン状態のＰＭＯＳトラ
ンジスタ（ＰＭ２）に直列に接続されるＰＭＯＳトラン
ジスタ（ＰＭ２２）のゲート電極には、ドレイン信号線
（Ｙｎ＋３）に対応する表示データの最上位ビット（Ｄ
７）のビット値がＨレベルの時に０Ｖの電圧が印加さ
れ、ドレイン信号線（Ｙｎ＋３）に対応する表示データ
の最上位ビット（Ｄ７）のビット値がＬレベルの時に−
５Ｖの電圧が印加される。また、表３から分かるよう
に、交流化信号（Ｍ）がＬレベルの時に、ＰＭＯＳトラ
ンジスタ（ＰＭ２）はオフとなるが、その場合には、表
４から分かるように、ＰＭＯＳトランジスタ（ＰＭ２
２）のゲート電極には、表示データの最上位ビット（Ｄ
７）のビット値に係わらず、０Ｖの電圧が印加される。

【０１１０】同様に、オン状態のＮＭＯＳトランジスタ
（ＮＭ２）に直列に接続されるＮＭＯＳトランジスタ
（ＮＭ２２）のゲート電極には、ドレイン信号線（Ｙ
ｎ）に対応する表示データの最上位ビット（Ｄ７）のビ
ット値がＨレベルの時に５Ｖの電圧が印加され、ドレイ
ン信号線（Ｙｎ）に対応する表示データの最上位ビット
（Ｄ７）のビット値がＬレベルの時に１０Ｖの電圧が印
加される。また、表３から分かるように、交流化信号
（Ｍ）がＬレベルの時に、ＮＭＯＳトランジスタ（ＮＭ
２）はオフとなるが、その場合には、表４から分かるよ
うに、ＮＭＯＳトランジスタ（ＮＭ２２）のゲート電極
には、表示データの最上位ビット（Ｄ７）のビット値に
係わらず、５Ｖの電圧が印加される。

【０１１１】このように、本実施の形態では、高電圧用
アンプ回路２７１から出力される出力電圧（Ｖ１ｉｎ）
が、｜Ｖ１ｉｎ−Ｖ１ｇ｜≦｜Ｖ１ｍａｘ−Ｖ１ｍｉｎ
｜／２（但し、Ｖ１ｍａｘは高電圧用アンプ回路２７１
から出力される最大出力電圧、Ｖ１ｍｉｎは高電圧用ア
ンプ回路２７１から出力される最小出力電圧、Ｖ１ｇは
０Ｖのバイアス電圧）を満足する場合に、オン状態にあ
る各ＰＭＯＳトランジスタ（ＰＭ１，ＰＭ２）に直列に
接続される電圧降下用の各ＰＭＯＳトランジスタ（ＰＭ
２１，ＰＭ２２）のゲート電極に、−５Ｖのバイアス電
圧を印加し、また、高電圧用アンプ回路２７１から出力
される出力電圧（Ｖ１ｉｎ）が、｜Ｖ１ｉｎ−Ｖ１ｇ｜
≦｜Ｖ１ｍａｘ−Ｖ１ｍｉｎ｜／２を満足する場合に、
オン状態にある各ＰＭＯＳトランジスタ（ＰＭ１，ＰＭ
２）に直列に接続される電圧降下用の各ＰＭＯＳトラン
ジスタ（ＰＭ２１，ＰＭ２２）のゲート電極に、０Ｖの
バイアス電圧を印加する。

【０１１２】同様に、低電圧用アンプ回路２７２から出
力される出力電圧（Ｖ２ｉｎ）が、｜Ｖ２ｉｎ−Ｖ２ｇ
｜≦｜Ｖ２ｍａｘ−Ｖ２ｍｉｎ｜／２（但し、Ｖ２ｍａ
ｘは低電圧用アンプ回路２７２から出力される最大出力
電圧、Ｖ２ｍｉｎは低電圧用アンプ回路２７２から出力
される最小出力電圧、Ｖ２ｇは５Ｖのバイアス電圧）を
満足する場合に、オン状態にある各ＮＭＯＳトランジス
タ（ＮＭ１，ＮＭ２）に直列に接続される電圧降下用の
各ＮＭＯＳトランジスタ（ＮＭ２１，ＮＭ２２）のゲー
ト電極に、１０Ｖのバイアス電圧を印加し、また、低電
圧用アンプ回路２７２から出力される出力電圧（Ｖ２ｉ
ｎ）が、｜Ｖ２ｉｎ−Ｖ２ｇ｜＞｜Ｖ２ｍａｘ−Ｖ２ｍ
ｉｎ｜／２を満足する場合に、オン状態にある各ＮＭＯ
Ｓトランジスタ（ＮＭ１，ＮＭ２）に直列に接続される
電圧降下用の各ＮＭＯＳトランジスタ（ＮＭ２１，ＮＭ
２２）のゲート電極に、５Ｖのバイアス電圧を印加す
る。

【０１１３】一般に、ＭＯＳトランジスタでは、ゲート
・ソース間電圧（ＶGS）が小さいとドレイン電流
（Ｉ_DS）も少ないので、ＭＯＳトランジスタのオン抵抗
が増大する。しかしながら、本実施の形態では、各アン
プ回路（２７１，２７２）から出力される階調電圧が０
Ｖに近い電圧（｜Ｖ１ｉｎ−Ｖ１ｇ｜≦｜Ｖ１ｍａｘ−
Ｖ１ｍｉｎ｜／２および｜Ｖ２ｉｎ−Ｖ２ｇ｜≦｜Ｖ２
ｍａｘ−Ｖ２ｍｉｎ｜／２）の場合、オン状態にある各
ＭＯＳトランジスタ（ＰＭ１，ＰＭ２，ＮＭ１，ＮＭ
２）に直列に接続される電圧降下用の各ＭＯＳトランジ
スタ（ＰＭ２１，ＰＭ２２，ＮＭ２１，ＮＭ２２）のゲ
ート・ソース間電圧（ＶGS）を大きくするようにしたの
で、各アンプ回路（２７１，２７２）から出力される階
調電圧が０Ｖに近い電圧の場合に、ＭＯＳトランジスタ
のオン抵抗が増大するのを抑止することが可能となる。
なお、本実施の形態において、各アンプ回路（２７１，
２７２）から出力される階調電圧の電圧値に係わらず、
オン状態にある各ＭＯＳトランジスタ（ＰＭ１，ＰＭ
２，ＮＭ１，ＮＭ２）に直列に接続される電圧降下用の
各ＭＯＳトランジスタ（ＰＭ２１，ＰＭ２２，ＮＭ２
１，ＮＭ２２）のゲート・ソース間電圧（ＶGS）を大き
くするようにしてもよい。また、本実施の形態におい
て、前記各実施の形態と同様、出力イネーブル信号（Ｅ
ＮＢ）により、走査ラインの切り替わり期間内に、各ア
ンプ回路（２７１，２７２）の出力が、各ドレイン信号
線（Ｄ）に出力されないようにすることも化の可能であ
る。

【０１１４】さらに、前記各実施の形態２ないし３の説
明において、スイッチ回路の製造方法については何ら言
及していないが、前記実施の形態１と同様の方法に製造
可能であることはいうまでもない。

【０１１５】図２３は、前記各実施の形態の液晶表示モ
ジュールの組立完成図で、液晶表示パネルの表示面側か
ら見た正面図、前側面図、右側面図、左側面図および後
側面図である。図２４は、前記各実施の形態の液晶表示
モジュールの組立完成図で、液晶表示パネルの裏面側か
ら見た図である。

【０１１６】前記各実施の形態の液晶表示モジュール
は、モールドケース（ＭＬ）、シールドケース（ＳＨ
Ｄ）を備える。ＨＬＤ１，ＨＬＤ２，ＨＬＤ３およびＨ
ＬＤ４は、モールドケース（ＭＬ）、シールドケース
（ＳＨＤ）にそれぞれ設けられる取付穴である。当該液
晶表示モジュールは、この４個の取付穴にネジ等を通し
てノートパソコン等に実装される。バックライトを駆動
するためのインバータ回路ユニットは、取付穴（ＨＬＤ
１，ＨＬＤ２）の間の凹部に配置され、接続コネクタ
（ＬＣＴ）、ランプケーブル（ＬＣＰ１，ＬＣＰ２）を
介して冷陰極蛍光灯（ＬＰ）に駆動電圧を供給する。コ
ンピュータ本体側からの表示データ、表示制御信号およ
び電源は、モジュール裏面に位置するインタフェースコ
ネクタ（ＣＴ１）を介して、インタフェース部１００に
供給される。

【０１１７】図２５（ａ）は、図２３に示す液晶表示モ
ジュールのＩ−Ｉ線で切断した断面図、図２５（ｂ）
は、図２３に示す液晶表示モジュールのＩＩ−ＩＩ線で
切断した断面図、図２６（ａ）は、図２３に示す液晶表
示モジュールのＩＩＩ−ＩＩＩ線で切断した断面図、図
２６（ｂ）は、図２３に示す液晶表示モジュールのＩＶ
−ＩＶ線で切断した断面図である。

【０１１８】図２５、図２６において、ＳＨＤは液晶表
示パネルの周辺および液晶表示パネルの駆動回路を覆う
シールドケース（上側ケース）である。ＭＬはバックラ
イトユニットを収納するモールドケース（下側ケース）
である。ＬＦ１およびＬＦ２は下側ケース（ＭＬ）を覆
う第１および第２の下側シールドケースである。

【０１１９】ＷＳＰＣはバックライトユニットの周囲を
覆う枠スペーサである。ＳＵＢ１およびＳＵＢ２は、液
晶表示パネルを構成するガラス基板である。図２６にお
いて、縦電界方式の液晶表示パネル１０であれば、ガラ
ス基板（ＳＵＢ１）は、薄膜トランジスタ（ＴＦＴ）お
よび画素電極（ＩＴＯ１）が形成されている基板、ガラ
ス基板（ＳＵＢ２）はカラーフィルタおよびコモン電極
（ＩＴＯ２）が形成される基板、また、横電界方式の液
晶表示パネル１０であれば、ガラス基板（ＳＵＢ１）
は、薄膜トランジスタ（ＴＦＴ）、画素電極（ＩＴＯ
１）および対向電極（ＣＴ）が形成されている基板、ガ
ラス基板（ＳＵＢ２）はカラーフィルタが形成される基
板である。

【０１２０】ＦＵＳは封止材であり、ＢＭはガラス基板
（ＳＵＢ２）に形成された遮光膜、ＰＯＬ１はガラス基
板（ＳＵＢ２）に貼付けられる上偏光板、ＰＯＬ２はガ
ラス基板（ＳＵＢ１）に貼付けられる下偏光板、ＶＩＮ
Ｃ１はガラス基板（ＳＵＢ２）に貼付けられる視野拡大
フィルム、ＶＩＮＣ２はガラス基板（ＳＵＢ２）に貼付
けられる視野拡大フィルムである。なお、横電界方式の
液晶表示パネル１０であれば、この視野拡大フィルムは
必ずしも必要ではない。

【０１２１】前記各実施の形態では、ガラス基板（ＳＵ
Ｂ１，ＳＵＢ２）に視野拡大フィルム（ＶＩＮＣ１，Ｖ
ＩＮＣ２）を貼付けることにより、ユーザが見る角度に
よりコントラストが変化する液晶表示パネル特有の問題
である、視野依存性をなくしている。なお、視野拡大フ
ィルム（ＶＩＮＣ１，ＶＩＮＣ２）は、偏光板（ＰＯＬ
１，ＰＯＬ２）の外側に貼り付けてもよいが、視野拡大
フィルム（ＶＩＮＣ１，ＶＩＮＣ２）を偏光板（ＰＯＬ
１，ＰＯＬ２）とガラス基板（ＳＵＢ１，ＳＵＢ２）の
間に設けることにより、視野拡大効果を増大することが
できる。

【０１２２】ＬＰは冷陰極蛍光灯、ＬＳはランプ反射シ
ート、ＧＬＢは導光板、ＲＦＳは反射シート、ＳＰＳは
プリズムシートである。ＰＯＲは偏光反射板であり、液
晶表示パネルの輝度を向上させるために設けられてい
る。偏光反射板（ＰＯＲ）は特定の偏光軸の光のみを透
過し、それ以外の偏光軸の光は反射する性質を持ってい
る。したがって、偏光反射板（ＰＯＲ）の透過する偏光
軸を下偏光板（ＰＯＬ２）の偏光軸と合致させることに
より、従来下偏光板（ＰＯＬ２）で吸収されていた光
も、偏光反射板（ＰＯＲ）と導光板（ＧＬＢ）との間で
行ったり来たりしている間に、下偏光板（ＰＯＬ２）を
透過する偏光光に変化されて偏光反射板（ＰＯＲ）から
射出されるので、液晶表示パネルのコントラストを向上
させることができる。

【０１２３】枠スペーサ（ＷＳＰＣ）は導光板（ＧＬ
Ｂ）の周辺部を押さえ、枠スペーサ（ＷＳＰＣ）のフッ
クをモールドケース（ＭＬ）の穴に差し込むことによ
り、導光板（ＧＬＢ）をモールドケース（ＭＬ）にしっ
かりと固定し、導光板（ＧＬＢ）が液晶表示パネルに衝
突するのを防いでいる。さらに、拡散シート（ＳＰ
Ｓ）、プリズムシート（ＰＲＳ）および偏光反射板（Ｐ
ＯＲ）も、枠スペーサ（ＷＳＰＣ）により抑えつけられ
ているので、拡散シート（ＳＰＳ）、プリズムシート
（ＰＲＳ）および偏光反射板（ＰＯＲ）が歪むことな
く、バックライトユニットを液晶表示モジュールに実装
することができる。

【０１２４】ＧＣ１は枠スペーサ（ＷＳＰＣ）とガラス
基板（ＳＵＢ１）との間に設けられるゴムクッションで
ある。ＬＰＣ３は冷陰極蛍光灯（ＬＰ）に駆動電圧を供
給するランプケーブルであり、実装スペースを取らない
ようにフラットケーブルからなり枠スペーサ（ＷＳＰ
Ｃ）とランプ反射シート（ＬＳ）との間に設けられる。
このランプケーブル（ＬＰＣ３）は両面テープによりラ
ンプ反射シート（ＬＳ）貼り付けられているので、冷陰
極蛍光灯（ＬＰ）を交換するときにランプ反射シート
（ＬＳ）とともに交換することができ、ランプケーブル
（ＬＰＣ３）をランプ反射シート（ＬＳ）から外す必要
がなく、冷陰極蛍光灯（ＬＰ）の交換が容易である。

【０１２５】ＯＬはＯリングで、冷陰極蛍光灯（ＬＰ）
とランプ反射シート（ＬＳ）との間のクッションの働き
をする。Ｏリング（ＯＬ）は冷陰極蛍光灯（ＬＰ）の発
光輝度が低下しないように透明な合成樹脂材料で構成さ
れる。また、Ｏリング（ＯＬ）は冷陰極蛍光灯（ＬＰ）
から高周波の電流が漏れだすのを防止するため、誘電率
の低い絶縁材料で構成される。さらに、Ｏリング（Ｏ
Ｌ）は冷陰極蛍光灯（ＬＰ）が導光板（ＧＬＢ）と衝突
するのを防止するクッションの働きもする。

【０１２６】ＩＣ１は液晶表示パネル１０のドレイン信
号線（Ｄ）に映像信号電圧を供給するドレインドライバ
１３０を構成する半導体チップであり、ガラス基板（Ｓ
ＵＢ１）上の実装されている。この半導体チップ（ＩＣ
１）はガラス基板（ＳＵＢ１）の一方の辺にのみ実装さ
れているので、半導体チップ（ＩＣ１）が実装された辺
と対向する辺の額縁領域を小さくすることができる。ま
た、冷陰極蛍光灯（ＬＰ）およびランプ反射シート（Ｌ
Ｓ）は、ガラス基板（ＳＵＢ１）の半導体チップ（ＩＣ
１）が実装された部分の下側に重ねて配置されるので、
冷陰極蛍光灯（ＬＰ）およびランプ反射シート（ＬＳ）
を、液晶表示モジュール内にコンパクトに収納すること
ができる。

【０１２７】ＩＣ２は液晶表示パネル１０のゲート信号
線（Ｇ）に走査駆動電圧を供給するゲートドライバ１４
０を構成する半導体チップであり、ガラス基板（ＳＵＢ
１）上の実装されている。この半導体チップ（ＩＣ２）
もガラス基板（ＳＵＢ１）の一方の辺にのみ実装されて
いるので、半導体チップ（ＩＣ２）が実装された辺と対
向する辺の額縁領域を小さくすることができる。

【０１２８】ＦＰＣ１はゲート信号線側フレキシブルプ
リント基板で、ガラス基板（ＳＵＢ１）の外部端子に異
方性導電膜により接続され、半導体チップ（ＩＣ２）に
電源および駆動信号を供給する。ＦＰＣ２はドレイン信
号線側フレキシブルプリント基板で、ガラス基板（ＳＵ
Ｂ１）の外部端子に異方性導電膜により接続され、半導
体チップ（ＩＣ１）に電源および駆動信号を供給する。
フレキシブルプリント基板（ＦＰＣ１，ＦＰＣ２）上に
は抵抗、コンデンサ等のチップ部品（ＥＰ）が実装され
ている。

【０１２９】液晶表示パネル１０の額縁領域を縮小する
ために、フレキシブルプリント基板（ＦＰＣ２）はラン
プ反射シート（ＬＳ）を包むように折り曲げられ、フレ
キシブルプリント基板（ＦＰＣ２）の一部（ｂ部）はバ
ックライトユニットの裏のモールドケース（ＭＬ）と第
２のシールドケースとの間に挟まれて固定される。その
ため、モールドケース（ＭＬ）には、フレキシブルプリ
ント基板（ＦＰＣ２）上に実装されるチップ部品（Ｅ
Ｐ）のスペーサを確保するための切り抜きが設けられて
いる。

【０１３０】フレキシブルプリント基板（ＦＰＣ２）
は、折り曲げを容易とするための薄い厚さの部分（ａ
部）と、多層配線のための厚さの厚い部分（ｂ部）とで
構成される。また、前記各実施の形態では、下側シール
ドケースを第１の下側シールドケース（ＬＦ１）と第２
の下側シールドケース（ＬＦ２）とで構成し、当該２つ
の下側シールドケース（ＬＦ１，ＬＦ２）で液晶表示モ
ジュールの裏面を覆うようにしたので、第２の下側シー
ルドケース（ＬＦ２）を取り外せばランプ反射シート
（ＬＳ）を露出させることができるので、冷陰極蛍光灯
（ＬＰ）の交換が容易である。

【０１３１】ＰＣＢは表示制御装置１１０や電源回路１
２０が搭載されるインタフェース基板で、このインタフ
ェース基板（ＰＣＢ）も多層のプリント基板で構成され
る。前記各実施の形態では、液晶表示パネル１０の額縁
領域を小さくするために、インタフェース基板（ＰＣ
Ｂ）は、フレキシブルプリント基板（ＦＰＣ１）の下に
重ねて配置され両面テープ（ＢＡＴ）でガラス基板（Ｓ
ＵＢ１）に接着されている。

【０１３２】インタフェース基板（ＰＣＢ）にはコネク
タ（ＣＴＲ３）とコネクタ（ＣＴＲ４）が設けられ、コ
ネクタ（ＣＴＲ４）はフレキシブルプリント基板（ＦＰ
Ｃ２）のコネクタ（ＣＴ４）と電気的に接続される。同
様に、コネクタ（ＣＴＲ３）はフレキシブルプリント基
板（ＦＰＣ１）のコネクタ（ＣＴ３）と電気的に接続さ
れる。

【０１３３】図２７は、液晶表示パネル１０の周辺にフ
レキシブルプリント配線基板（ＦＰＣ１）と、折り曲げ
る前のフレキシブルプリント配線基板（ＦＰＣ２）を実
装した状態を示す図である。また、図２８は、図２７に
おいて、液晶表示パネル１０とフレキシブルプリント配
線基板（ＦＰＣ１，ＦＰＣ２）とが接続されている部分
を拡大して示す図である。なお、図２７、図２８におい
て、ＴＣＯＮは表示制御装置１１０を構成する半導体チ
ップであり、また、ＤＴＭはドレイン端子、ＧＴＭはゲ
ート端子である。

【０１３４】図２５、図２６において、ＳＵＢは補強板
であり、下側シールドケース（ＬＦ１）とコネクタ（Ｃ
Ｔ４）との間に配置され、コネクタ（ＣＴ４）がコネク
タ（ＣＴＲ４）から外れるのを防止している。ＳＰＣ４
はシールドケース（ＳＨＤ）と上偏光板（ＰＯＬ１）と
の間に設けられるスペーサであり、腐食布からなり接着
剤によりシールドケース（ＳＨＤ）に貼り付けられてい
る。

【０１３５】前記各実施の形態では、上偏光板（ＰＯＬ
１）と視野拡大フィルム（ＶＩＮＣ１）とをガラス基板
（ＳＵＢ２）から引出し、上偏光板（ＰＯＬ１）と視野
拡大フィルム（ＶＩＮＣ１）とをシールドケース（ＳＨ
Ｄ）で押さえている。この構成により、前記各実施の形
態では額縁領域を小さくしても充分な強度を確保してい
る。

【０１３６】ＤＳＰＣはドレインスペーサであり、シー
ルドケース（ＳＨＤ）とガラス基板（ＳＵＢ１）との間
に設けられ、シールドケース（ＳＨＤ）とガラス基板
（ＳＵＢ１）とが衝突するのを防止している。また、ド
レインスペーサ（ＤＳＰＣ）は半導体チップ（ＩＣ１）
を覆うように設けられるので、半導体チップ（ＩＣ１）
の部分には切り欠き（ＮＯＴ）が設けられる。これによ
り、シールドケース（ＳＨＤ）やドレインスペーサ（Ｄ
ＳＰＣ）が半導体チップ（ＩＣ１）に衝突することがな
くなる。また、ドレインスペーサ（ＤＳＰＣ）は、ガラ
ス基板（ＳＵＢ１）の外部接続端子上にあるフレキシブ
ルプリント基板（ＦＰＣ２）も押さえているので、ガラ
ス基板（ＳＵＢ１）からフレキシブルプリント基板（Ｆ
ＰＣ２）が剥離するのを防止している。ＦＵＳは液晶表
示パネルの液晶封入口を封止する封止材である。

【０１３７】以上、本発明者によってなされた発明を、
前記発明の実施の形態に基づき具体的に説明したが、本
発明は、前記発明の実施の形態に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。

【０１３８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【０１３９】（１）本発明によれば、半導体集積回路装
置において、入出力端子間に低耐圧トランジスタのソー
ス・ドレイン間耐圧以上の電圧が印加されるスイッチ回
路のスイッチング素子として、低耐圧トランジスタを使
用することが可能となり、スイッチ回路のスイッチング
素子として、ソース・ドレイン間耐圧が、低耐圧トラン
ジスタのソース・ドレイン間耐圧以上の高耐圧トランジ
スタを使用する場合に比して、スイッチング回路が搭載
される半導体チップのチップサイズを小さくすることが
可能となる。

【０１４０】（２）本発明によれば、液晶表示装置にお
いて、入出力端子間に、低耐圧トランジスタのソース・
ドレイン間耐圧以上の電圧が印加されるスイッチ部のス
イッチング素子として、低耐圧トランジスタを使用し、
正極性の映像信号電圧および負極性の映像信号電圧を一
対の映像信号線に出力することが可能となり、スイッチ
部のスイッチング素子として、ソース・ドレイン間耐圧
が、低耐圧トランジスタのソース・ドレイン間耐圧以上
の高耐圧トランジスタを使用する場合に比して、映像信
号線駆動手段のチップ中に占めるスイッチ部の面積を小
さくすることが可能となる。

【０１４１】（３）本発明によれば、液晶表示装置にお
いて、映像信号線駆動手段のチップサイズを小さくする
ことが可能となり、それにより、液晶表示装置のコスト
を低減し、信頼性を向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１のＴＦＴ方式の液晶表示
モジュールの概略構成を示すブロック図である。

【図２】図１に示す液晶表示パネルの一例の等価回路を
示す図である。

【図３】図１に示す液晶表示パネルの他の例の等価回路
を示す図である。

【図４】図１に示す液晶表示パネルの他の例の等価回路
を示す図である。

【図５】図１に示すドレインドライバの一例の概略構成
を示すブロック図である。

【図６】出力回路の構成を中心に、図５に示すドレイン
ドライバの構成を説明するためのブロック図である。

【図７】従来例のスイッチ部（２）の一スイッチ回路の
回路構成を示す回路図である。

【図８】本実施の形態１のスイッチ部（２）一スイッチ
回路の回路構成を示す回路図である。

【図９】図８に示すＰＭＯＳトランジスタ（ＰＭ１，Ｐ
Ｍ２１）およびＮＭＯＳトランジスタ（ＮＭ２，ＮＭ２
２）の断面構造を示す要部断面図である。

【図１０】図８に示すＰＭＯＳトランジスタ（ＰＭ１，
ＰＭ２１）およびＮＭＯＳトランジスタ（ＮＭ２，ＮＭ
２２）の製造工程の概略を説明するための要部断面図で
ある。

【図１１】図８に示すＰＭＯＳトランジスタ（ＰＭ１，
ＰＭ２１）およびＮＭＯＳトランジスタ（ＮＭ２，ＮＭ
２２）の製造工程の概略を説明するための要部断面図で
ある。

【図１２】本実施の形態１の高電圧用デコーダ回路の一
例の回路構成を示す回路図である。

【図１３】図１２に示す第２階調電圧生成回路の回路構
成の一例を示す回路図である。

【図１４】本実施の形態１の高電圧用デコーダ回路の他
の例の回路構成を示す回路図である。

【図１５】図１４に示す高電圧用デコーダ回路を構成す
るＭＯＳトランジスタのゲート幅を説明するための模式
図である。

【図１６】本実施の形態１の低電圧用デコーダ回路の一
例の回路構成を示す回路図である。

【図１７】本実施の形態２のスイッチ部（２）の一スイ
ッチ回路の回路構成を示す回路図である。

【図１８】図１７に示すＰＭＯＳトランジスタ（ＰＭ
１，ＰＭ２１）およびＮＭＯＳトランジスタ（ＮＭ２，
ＮＭ２２）の断面構造を示す要部断面図である。

【図１９】本実施の形態３のスイッチ部（２）の一スイ
ッチ回路の回路構成を示す回路図である。

【図２０】図１９に示すＰＭＯＳトランジスタ（ＰＭ
１，ＰＭ２１）およびＮＭＯＳトランジスタ（ＮＭ２，
ＮＭ２２）の断面構造を示す要部断面図である。

【図２１】本実施の形態３のスイッチ部（２）の一スイ
ッチ回路の回路構成を示す回路図である。

【図２２】図２１に示すＰＭＯＳトランジスタ（ＰＭ
１，ＰＭ２１）およびＮＭＯＳトランジスタ（ＮＭ２，
ＮＭ２２）の断面構造を示す要部断面図である。

【図２３】前記各実施の形態の液晶表示モジュールの組
立完成図で、液晶表示パネルの表示面側から見た正面
図、前側面図、右側面図、左側面図および後側面図であ
る。

【図２４】前記各実施の形態の液晶表示モジュールの組
立完成図で、液晶表示パネルの裏面側から見た図であ
る。

【図２５】図２３に示すＩ−Ｉ線で切断した断面図、お
よび、ＩＩ−ＩＩ線で切断した断面図である。

【図２６】図２３に示すＩＩＩ−ＩＩＩ線で切断した断
面図、および、ＩＶ−ＩＶ線で切断した断面図である。

【図２７】前記各実施の形態の液晶表示モジュールにお
いて、液晶表示パネルの周辺にフレキシブルプリント配
線基板（ＦＰＣ１）と、折り曲げる前のフレキシブルプ
リント配線基板を実装した状態を示す図である。

【図２８】図２７において、液晶表示パネルとフレキシ
ブルプリント配線基板（ＦＰＣ１，ＦＰＣ２）とが接続
されている部分を拡大して示す図である。

【図２９】液晶層に印加する電圧と透過率との関係を示
すグラフである。

【図３０】ドット反転法における、画素電極に印加され
る駆動電圧と、コモン電極に印加される駆動電圧との関
係を示す図である。

【符号の説明】

１０…液晶表示パネル（ＴＦＴ−ＬＣＤ）、２０…ｐ型
半導体基板、２１，２１ａ，２１ｂ，２３，２３ａ，２
３ｂ…ｎウェル、２２，２２ａ，２２ｂ…ｐウェル、２
４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅ，２４ｆ…ｎ型
半導体領域、２５ａ，２５ｂ，２５ｃ，２５ｄ，２５
ｅ，２５ｆ…ｐ型半導体領域、２６ａ，２６ｂ，２６
ｃ，２７ａ，２７ｂ，２７ｃ…ゲート電極、３０…フィ
ールド絶縁膜、３１…ゲート酸化膜、３２…ポリシリコ
ン、３３，３４…マスク、３５…層間絶縁膜、３６…接
続孔、３７…アルミ配線、１００…インタフェース部、
１１０…表示制御装置、１２０…電源回路、１２１，１
２２…電圧生成回路、１２３…コモン電極電圧生成回
路、１２４…ゲート電極電圧生成回路、１３０…ドレイ
ンドライバ、１３１，１３２，１３５，１４１，１４２
…信号線、１３３…表示データのバスライン、１４０…
ゲートドライバ、１５１ａ，１５１ｂ…階調電圧生成回
路、１５２…制御回路、１５３…シフトレジスタ回路、
１５４…入力レジスタ回路、１５５…ストレージレジス
タ回路、１５６…レベルシフト回路、１５７…出力回
路、１５８ａ，１５８ｂ…電圧バスライン、２６１…デ
コーダ部、２６２，２６４…スイッチ部、２６３…アン
プ回路対、２６５…データラッチ部、２７１…高電圧用
アンプ回路、２７２…低電圧用アンプ回路、２７８，２
７９，３０１，３１１，３１２…デコーダ回路、３０２
…マルチプレクサ、３０３…第２階調電圧生成回路、Ｄ
…ドレイン信号線（映像信号線または垂直信号線）、Ｇ
…ゲート信号線（走査信号線または水平信号線）、ＩＴ
Ｏ１，ＣＸ…画素電極、ＩＴＯ２…コモン電極、ＣＴ…
対向電極、ＣＬ…対向電極信号線、ＴＦＴ…薄膜トラン
ジスタ、ＣLC，Ｃpix…液晶容量、ＣＳＴＧ…保持容
量、ＣADD…付加容量、Ｃstg…蓄積容量、ＭＬ…モール
ドケース、ＳＨＤ…シールドケース、ＬＣＴ…接続コネ
クタ、ＣＴ１…インタフェースコネクタ、ＣＴ３，ＣＴ
４，ＣＴＲ３，ＣＴＲ４…コネクタ、ＬＣＰ１，ＬＣＰ
２，ＬＰＣ３…ランプケーブル、ＬＰ…冷陰極蛍光灯、
ＬＦ１，ＬＦ２…下側シールドケース、ＷＳＰＣ…枠ス
ペーサ、ＳＵＢ１，ＳＵＢ２…ガラス基板、ＦＵＳ…封
止材、ＢＭ…遮光膜、ＰＯＬ１，ＰＯＬ２…偏光板、Ｖ
ＩＮＣ１，ＶＩＮＣ２…視野拡大フィルム、ＬＳ…ラン
プ反射シート、ＧＬＢ…導光板、ＲＦＳ…反射シート、
ＳＰＳ…プリズムシート、ＰＯＲ…偏光反射板、ＧＣ１
…ゴムクッション、ＯＬ…Ｏリング、ＩＣ１，ＩＣ２，
ＴＣＯＮ…半導体チップ、ＦＰＣ１，ＦＰＣ２…フレキ
シブルプリント基板、ＥＰ…抵抗、コンデンサ等のチッ
プ部品、ＰＣＢ…インタフェース基板、ＢＡＴ…両面テ
ープ、ＳＵＢ…補強板、ＳＰＣ４…スペーサ、ＤＳＰＣ
…ドレインスペーサ、Ｓ０１，Ｓ０２，Ｓ１１，Ｓ１
２，Ｓ２１，Ｓ２２，ＳＳ１…スイッチ素子、ＰＭ…Ｐ
ＭＯＳトランジスタ、ＮＭ…ＭＭＯＳトランジスタ、Ｃ
ｏ１，Ｃｏ２，Ｃｏ３，Ｃｏ４…コンデンサ、ＳＧ１〜
ＳＧ３…スチッチ制御回路、ＮＡＮＤ…ナンド回路、Ａ
ＮＤ…アンド回路、ＮＯＲ…ノア回路、ＩＮＶ，ＨＩＮ
Ｖ…インバータ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 片柳 浩 千葉県茂原市早野3300番地 株式会社日立 製作所電子デバイス事業部内 (72)発明者 後藤 充 千葉県茂原市早野3300番地 株式会社日立 製作所電子デバイス事業部内 (72)発明者 尾手 幸秀 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 小倉 明 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 縣 健太郎 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内

Claims (15)

【特許請求の範囲】
1. 【請求項１】 第１の入力端子と共通出力端子との間に
   接続される第１のスイッチング素子と、第２の入力端子
   と共通出力端子との間に接続される第２のスイッチング
   素子とを有し、前記第１のスイッチング素子、あるいは
   第２のスイッチング素子を選択的にオンあるいはオフす
   ることにより、第１の入力端子または第２の入力端子に
   入力された信号を共通出力端子に選択して出力するスイ
   ッチ回路を備える半導体集積回路装置において、 前記スイッチ回路の各スイッチング素子は、ゲート電極
   に制御電圧が印加される入力端子側トランジスタと、ゲ
   ート電極に一定のバイアス電圧が印加される出力端子側
   トランジスタとが直列に接続されたトランジスタ対で構
   成されることを特徴とする半導体集積回路装置。
2. 【請求項２】 前記第１のスイッチング素子は、第１導
   電型の第１のトランジスタと第２のトランジスタとで構
   成され、前記第２のスイッチング素子は、第１導電型と
   は異なる第２の導電型の第３のトランジスタと第４のト
   ランジスタとで構成され、 また、前記第２のトランジスタのゲート電極に第１のバ
   イアス電圧が印加され、前記第４のトランジスタのゲー
   ト電極に第２のバイアス電圧が印加され、 さらに、前記第１のトランジスタのゲート電極および第
   ３のトランジスタのゲート電極に、前記第１のトランジ
   スタあるいは第３のトランジスタを選択的にオンあるい
   はオフする制御電圧が印加されることを特徴とする請求
   項１に記載された半導体集積回路装置。
3. 【請求項３】 前記第１のトランジスタおよび第２のト
   ランジスタが設けられるウェル層は、第３のバイアス電
   圧が印加され、また、前記第３のトランジスタおよび第
   ４のトランジスタが設けられるウェル層は、第４のバイ
   アス電圧が印加されることを特徴とする請求項２に記載
   された半導体集積回路装置。
4. 【請求項４】 前記第１のトランジスタには、第５のバ
   イアス電圧が印加される分離したウェル層に設けられる
   第２導電型の第５のトランジスタが並列に接続され、前
   記第３のトランジスタには、第６のバイアス電圧が印加
   される分離したウェル層に設けられる第１導電型の第６
   のトランジスタが並列に接続され、 また、前記第５のトランジスタのゲート電極に、前記第
   １のトランジスタに同期して前記第５のトランジスタが
   オン、オフされる制御電圧が印加され、前記第６のトラ
   ンジスタのゲート電極に、前記第３のトランジスタに同
   期して前記第６のトランジスタがオン、オフされる制御
   電圧が印加されることを特徴とする請求項３に記載され
   た半導体集積回路装置。
5. 【請求項５】 前記第１のトランジスタがオフの場合
   に、前記第２のトランジスタのゲート電極に第１のバイ
   アス電圧が印加され、前記第１のトランジスタがオン
   で、前記第１の入力端子に印加される入力電圧（Ｖ１ｉ
   ｎ）が、｜Ｖ１ｉｎ−Ｖ１ｇ｜≦｜Ｖ１ｍａｘ−Ｖ１ｍ
   ｉｎ｜／２（但し、Ｖ１ｍａｘは第１の入力端子に印加
   される最大入力電圧、Ｖ１ｍｉｎは第１の入力端子に印
   加される最小入力電圧、Ｖ１ｇは第１のバイアス電圧）
   を満足する場合に、前記第２のトランジスタのゲート電
   極に第１のバイアス電圧より低電圧あるいは高電圧の第
   ７のバイアス電圧が印加され、前記第１のトランジスタ
   がオンで、前記第１の入力端子に印加される入力電圧
   （Ｖ１ｉｎ）が、｜Ｖ１ｉｎ−Ｖ１ｇ｜＞｜Ｖ１ｍａｘ
   −Ｖ１ｍｉｎ｜／２を満足する場合に、前記第２のトラ
   ンジスタのゲート電極に第１のバイアス電圧が印加さ
   れ、 前記第３のトランジスタがオフの場合に、前記第４のト
   ランジスタのゲート電極に第２のバイアス電圧が印加さ
   れ、前記第３のトランジスタがオンで、前記第２の入力
   端子に印加される入力電圧（Ｖ２ｉｎ）が、｜Ｖ２ｉｎ
   −Ｖ２ｇ｜≦｜Ｖ２ｍａｘ−Ｖ２ｍｉｎ｜／２（但し、
   Ｖ２ｍａｘは第２の入力端子に印加される最大入力電
   圧、Ｖ２ｍｉｎは第２の入力端子に印加される最小入力
   電圧、Ｖ２ｇは第２のバイアス電圧）を満足する場合
   に、前記第４のトランジスタのゲート電極に第２のバイ
   アス電圧より低電圧あるいは高電圧の第８のバイアス電
   圧が印加され、前記第３のトランジスタがオンで、前記
   第２の入力端子に印加される入力電圧（Ｖ２ｉｎ）が、
   ｜Ｖ２ｉｎ−Ｖ２ｇ｜＞｜Ｖ２ｍａｘ−Ｖ２ｍｉｎ｜／
   ２を満足する場合に、前記第４のトランジスタのゲート
   電極に第２のバイアス電圧が印加されることを特徴とす
   る請求項４に記載された半導体集積回路装置。
6. 【請求項６】 第１の入力端子と第１の出力端子との間
   に接続される第１のスイッチング素子と、第１の入力端
   子と第２の出力端子との間に接続される第３のスイッチ
   ング素子と、第２の入力端子と第２の出力端子との間に
   接続される第２のスイッチング素子と、第２の入力端子
   と第１の出力端子との間に接続される第４のスイッチン
   グ素子とを有し、前記第１のスイッチング素子、第２の
   スイッチング素子、第３のスイッチング素子および第４
   のスイッチング素子を選択的にオンあるいはオフするこ
   とにより、第１の入力端子に入力された信号を第１の出
   力端子あるいは第２の出力端子に、第２の入力端子に入
   力された信号を第２の出力端子あるいは第１の出力端子
   に選択して出力するスイッチ回路を備える半導体集積回
   路装置において、 前記スイッチ回路の各スイッチング素子は、ゲート電極
   に制御電圧が印加される入力端子側トランジスタと、ゲ
   ート電極に一定のバイアス電圧が印加される出力端子側
   トランジスタとが直列に接続されたトランジスタ対で構
   成されることを特徴とする半導体集積回路装置。
7. 【請求項７】 前記第１のスイッチング素子は、第１導
   電型の第１のトランジスタと第２のトランジスタとで構
   成され、前記第３のスイッチング素子は、第１導電型の
   第５のトランジスタと第６のトランジスタとで構成さ
   れ、前記第２のスイッチング素子は、第１導電型とは異
   なる第２の導電型の第３のトランジスタと第４のトラン
   ジスタとで構成され、前記第４のスイッチング素子は、
   第２導電型の第７のトランジスタと第８のトランジスタ
   とで構成され、 また、前記第２のトランジスタのゲート電極および第６
   のトランジスタのゲート電極に第１のバイアス電圧が印
   加され、前記第４のトランジスタのゲート電極および第
   ８のトランジスタのゲート電極に第２のバイアス電圧が
   印加され、 さらに、前記第１のトランジスタのゲート電極および第
   ５のトランジスタのゲート電極に、前記第１のトランジ
   スタおよび第５のトランジスタを選択的にオンあるいは
   オフする制御電圧が印加され、前記第３のトランジスタ
   のゲート電極および第７のトランジスタのゲート電極
   に、前記第３のトランジスタおよび第７のトランジスタ
   を選択的にオンあるいはオフする制御電圧が印加される
   ことを特徴とする請求項６に記載された半導体集積回路
   装置。
8. 【請求項８】 前記第１のトランジスタおよび第２のト
   ランジスタ、並びに、前記第５のトランジスタおよび第
   ６のトランジスタが設けられるウェル層は、第３のバイ
   アス電圧が印加され、また、前記第３のトランジスタお
   よび第４のトランジスタ、並びに、前記第７のトランジ
   スタおよび第８のトランジスタが設けられるウェル層
   は、第４のバイアス電圧が印加されることを特徴とする
   請求項７に記載された半導体集積回路装置。
9. 【請求項９】 前記第１のトランジスタには、第５のバ
   イアス電圧が印加される分離したウェル層に設けられる
   第２導電型の第９のトランジスタが並列に接続され、前
   記第５のトランジスタには、第５のバイアス電圧が印加
   される分離したウェル層に設けられる第２導電型の第１
   １のトランジスタが並列に接続され、前記第３のトラン
   ジスタには、第６のバイアス電圧が印加される分離した
   ウェル層に設けられる第１導電型の第１０のトランジス
   タが並列に接続され、前記第７のトランジスタには、第
   ６のバイアス電圧が印加される分離したウェル層に設け
   られる第１導電型の第１２のトランジスタが並列に接続
   され、 また、前記第９のトランジスタのゲート電極に、前記第
   １のトランジスタに同期して前記第９のトランジスタが
   オン、オフされる制御電圧が印加され、前記第１０のト
   ランジスタのゲート電極に、前記第３のトランジスタに
   同期して前記第１０のトランジスタがオン、オフされる
   制御電圧が印加され、前記第１１のトランジスタのゲー
   ト電極に、前記第５のトランジスタに同期して前記第１
   １のトランジスタがオン、オフされる制御電圧が印加さ
   れ、前記第１２のトランジスタのゲート電極に、前記第
   ７のトランジスタに同期して前記第１２のトランジスタ
   がオン、オフされる制御電圧が印加することを特徴とす
   る請求項８に記載された半導体集積回路装置。
10. 【請求項１０】 前記第１のトランジスタがオフの場合
    に、前記第２のトランジスタのゲート電極に第１のバイ
    アス電圧が印加され、前記第１のトランジスタがオン
    で、前記第１の入力端子に印加される入力電圧（Ｖ１ｉ
    ｎ）が、｜Ｖ１ｉｎ−Ｖ１ｇ｜≦｜Ｖ１ｍａｘ−Ｖ１ｍ
    ｉｎ｜／２（但し、Ｖ１ｍａｘは第１の入力端子に印加
    される最大入力電圧、Ｖ１ｍｉｎは第１の入力端子に印
    加される最小入力電圧、Ｖ１ｇは第１のバイアス電圧）
    を満足する場合に、前記第２のトランジスタのゲート電
    極に第１のバイアス電圧より低電圧あるいは高電圧の第
    ７のバイアス電圧が印加され、前記第１のトランジスタ
    がオンで、前記第１の入力端子に印加される入力電圧
    （Ｖ１ｉｎ）が、｜Ｖ１ｉｎ−Ｖ１ｇ｜＞｜Ｖ１ｍａｘ
    −Ｖ１ｍｉｎ｜／２を満足する場合に、前記第２のトラ
    ンジスタのゲート電極に第１のバイアス電圧が印加さ
    れ、 前記第５のトランジスタがオフの場合に、前記第６のト
    ランジスタのゲート電極に第１のバイアス電圧が印加さ
    れ、前記第５のトランジスタがオンで、前記第１の入力
    端子に印加される入力電圧（Ｖ１ｉｎ）が、｜Ｖ１ｉｎ
    −Ｖ１ｇ｜≦｜Ｖ１ｍａｘ−Ｖ１ｍｉｎ｜／２を満足す
    る場合に、前記第６のトランジスタのゲート電極に、前
    記第１のバイアス電圧より低電圧あるいは高電圧の第７
    のバイアス電圧が印加され、前記第５のトランジスタが
    オンで、前記第１の入力端子に印加される入力電圧（Ｖ
    １ｉｎ）が、｜Ｖ１ｉｎ−Ｖ１ｇ｜＞｜Ｖ１ｍａｘ−Ｖ
    １ｍｉｎ｜／２を満足する場合に、前記第６のトランジ
    スタのゲート電極に第１のバイアス電圧が印加され、 前記第３のトランジスタがオフの場合に、前記第４のト
    ランジスタのゲート電極に第２のバイアス電圧が印加さ
    れ、前記第３のトランジスタがオンで、前記第２の入力
    端子に印加される入力電圧（Ｖ２ｉｎ）が、｜Ｖ２ｉｎ
    −Ｖ２ｇ｜≦｜Ｖ２ｍａｘ−Ｖ２ｍｉｎ｜／２（但し、
    Ｖ２ｍａｘは第２の入力端子に印加される最大入力電
    圧、Ｖ２ｍｉｎは第２の入力端子に印加される最小入力
    電圧、Ｖ２ｇは第２のバイアス電圧）を満足する場合
    に、前記第４のトランジスタのゲート電極に第２のバイ
    アス電圧より低電圧あるいは高電圧の第８のバイアス電
    圧が印加され、前記第３のトランジスタがオンで、前記
    第２の入力端子に印加される入力電圧（Ｖ２ｉｎ）が、
    ｜Ｖ２ｉｎ−Ｖ２ｇ｜＞｜Ｖ２ｍａｘ−Ｖ２ｍｉｎ｜／
    ２を満足する場合に、前記第４のトランジスタのゲート
    電極に第２のバイアス電圧が印加され、 前記第７のトランジスタがオフの場合に、前記第８のト
    ランジスタのゲート電極に第２のバイアス電圧が印加さ
    れ、前記第７のトランジスタがオンで、前記第２の入力
    端子に印加される入力電圧（Ｖ２ｉｎ）が、｜Ｖ２ｉｎ
    −Ｖ２ｇ｜≦｜Ｖ２ｍａｘ−Ｖ２ｍｉｎ｜／２を満足す
    る場合に、前記第８のトランジスタのゲート電極に第２
    のバイアス電圧より低電圧あるいは高電圧の第８のバイ
    アス電圧が印加され、前記第７のトランジスタがオン
    で、前記第２の入力端子に印加される入力電圧（Ｖ２ｉ
    ｎ）が、｜Ｖ２ｉｎ−Ｖ２ｇ｜＞｜Ｖ２ｍａｘ−Ｖ２ｍ
    ｉｎ｜／２を満足する場合に、前記第８のトランジスタ
    のゲート電極に第２のバイアス電圧が印加されることを
    特徴とする請求項９に記載された半導体集積回路装置。
11. 【請求項１１】 複数の映像信号線により表示データに
    対応する映像信号電圧が印加される複数の画素を有する
    液晶表示パネルと、表示データに対応する映像信号電圧
    を各映像信号線に供給する映像信号線駆動手段とを具備
    する液晶表示装置で、 前記映像信号線駆動手段は、一対が正極性の映像信号電
    圧を出力する第１の出力手段と負極性の映像信号電圧を
    出力する第２の出力手段とで構成される複数の出力手段
    対と、前記各出力手段対における第１の出力手段からの
    正極性の映像信号電圧および第２の出力手段からの負極
    性の映像信号電圧を、複数の映像信号線の中の一対の映
    像信号線に切り替えて出力するスイッチ部とを有する液
    晶表示装置であって、 前記スイッチ部は、第１の出力手段と一対の映像信号線
    の一方の映像信号線との間に接続される第１のスイッチ
    ング素子と、第１の出力手段と一対の映像信号線の他方
    の映像信号線との間に接続される第３のスイッチング素
    子と、第２の出力手段と他方の映像信号線との間に接続
    される第２のスイッチング素子と、第２の出力手段と一
    方の映像信号線との間に接続される第４のスイッチング
    素子とを有し、前記第１のスイッチング素子、第２のス
    イッチング素子、第３のスイッチング素子および第４の
    スイッチング素子を選択的にオンあるいはオフすること
    により、第１の出力手段からの正極性の映像信号電圧を
    一方の映像信号線あるいは他方の映像信号線に、第２の
    出力手段からの負極性の映像信号電圧を他方の映像信号
    線あるいは一方の映像信号線に選択して出力する液晶表
    示装置において、 前記スイッチ部の各スイッチング素子は、ゲート電極に
    制御電圧が印加される出力手段側トランジスタと、ゲー
    ト電極に一定のバイアス電圧が印加される映像信号線側
    トランジスタとが直列に接続されたトランジスタ対で構
    成されることを特徴とする液晶表示装置。
12. 【請求項１２】 前記第１のスイッチング素子は、第１
    導電型の第１のトランジスタと第２のトランジスタとで
    構成され、前記第３のスイッチング素子は、第１導電型
    の第５のトランジスタと第６のトランジスタとで構成さ
    れ、前記第２のスイッチング素子は、第１導電型とは異
    なる第２の導電型の第３のトランジスタと第４のトラン
    ジスタとで構成され、前記第４のスイッチング素子は、
    第２導電型の第７のトランジスタと第８のトランジスタ
    とで構成され、 また、前記第２のトランジスタのゲート電極および第６
    のトランジスタのゲート電極に第１のバイアス電圧が印
    加され、前記第４のトランジスタのゲート電極および第
    ８のトランジスタのゲート電極に第２のバイアス電圧が
    印加され、 さらに、前記第１のトランジスタのゲート電極および第
    ５のトランジスタのゲート電極に、前記第１のトランジ
    スタおよび第５のトランジスタを選択的にオンあるいは
    オフする制御電圧が印加され、前記第３のトランジスタ
    のゲート電極および第７のトランジスタのゲート電極
    に、前記第３のトランジスタおよび第７のトランジスタ
    を選択的にオンあるいはオフする制御電圧が印加される
    ことを特徴とする請求項１１に記載された液晶表示装
    置。
13. 【請求項１３】 前記第１のトランジスタおよび第２の
    トランジスタ、並びに、前記第５のトランジスタおよび
    第６のトランジスタが設けられるウェル層は、第３のバ
    イアス電圧が印加され、また、前記第３のトランジスタ
    および第４のトランジスタ、並びに、前記第７のトラン
    ジスタおよび第８のトランジスタが設けられるウェル層
    は、第４のバイアス電圧が印加されることを特徴とする
    請求項１２に記載された液晶表示装置。
14. 【請求項１４】 前記第１のトランジスタには、第５の
    バイアス電圧が印加される分離したウェル層に設けられ
    る第２導電型の第９のトランジスタが並列に接続され、
    前記第５のトランジスタには、第５のバイアス電圧が印
    加される分離したウェル層に設けられる第２導電型の第
    １１のトランジスタが並列に接続され、前記第３のトラ
    ンジスタには、第６のバイアス電圧が印加される分離し
    たウェル層に設けられる第１導電型の第１０のトランジ
    スタが並列に接続され、前記第７のトランジスタには、
    第６のバイアス電圧が印加される分離したウェル層に設
    けられる第１導電型の第１２のトランジスタが並列に接
    続され、 また、前記第９のトランジスタのゲート電極に、前記第
    １のトランジスタに同期して前記第９のトランジスタが
    オン、オフされる制御電圧が印加され、前記第１０のト
    ランジスタのゲート電極に、前記第３のトランジスタに
    同期して前記第１０のトランジスタがオン、オフされる
    制御電圧が印加され、前記第１１のトランジスタのゲー
    ト電極に、前記第５のトランジスタに同期して前記第１
    １のトランジスタがオン、オフされる制御電圧が印加さ
    れ、前記第１２のトランジスタのゲート電極に、前記第
    ７のトランジスタに同期して前記第１２のトランジスタ
    がオン、オフされる制御電圧が印加されることを特徴と
    する請求項１３に記載された液晶表示装置。
15. 【請求項１５】 前記第１のトランジスタがオフの場合
    に、前記第２のトランジスタのゲート電極に第１のバイ
    アス電圧が印加され、前記第１のトランジスタがオン
    で、前記第１の出力手段から出力される出力電圧（Ｖ１
    ｉｎ）が、｜Ｖ１ｉｎ−Ｖ１ｇ｜≦｜Ｖ１ｍａｘ−Ｖ１
    ｍｉｎ｜／２（但し、Ｖ１ｍａｘは第１の出力手段から
    出力される最大出力電圧、Ｖ１ｍｉｎは第１の出力手段
    から出力される最小出力電圧、Ｖ１ｇは第１のバイアス
    電圧）を満足する場合に、前記第２のトランジスタのゲ
    ート電極に第１のバイアス電圧より低電圧あるいは高電
    圧の第７のバイアス電圧が印加され、前記第１のトラン
    ジスタがオンで、前記第１の出力手段から出力される出
    力電圧（Ｖ１ｉｎ）が、｜Ｖ１ｉｎ−Ｖ１ｇ｜＞｜Ｖ１
    ｍａｘ−Ｖ１ｍｉｎ｜／２を満足する場合に、前記第２
    のトランジスタのゲート電極に第１のバイアス電圧が印
    加され、 前記第５のトランジスタがオフの場合に、前記第６のト
    ランジスタのゲート電極に第１のバイアス電圧が印加さ
    れ、前記第５のトランジスタがオンで、前記第１の出力
    手段から出力される出力電圧（Ｖ１ｉｎ）が、｜Ｖ１ｉ
    ｎ−Ｖ１ｇ｜≦｜Ｖ１ｍａｘ−Ｖ１ｍｉｎ｜／２を満足
    する場合に、前記第６のトランジスタのゲート電極に第
    １のバイアス電圧より低電圧あるいは高電圧の第７のバ
    イアス電圧が印加され、前記第５のトランジスタがオン
    で、前記第１の出力手段から出力される出力電圧（Ｖ１
    ｉｎ）が、｜Ｖ１ｉｎ−Ｖ１ｇ｜＞｜Ｖ１ｍａｘ−Ｖ１
    ｍｉｎ｜／２を満足する場合に、前記第６のトランジス
    タのゲート電極に第１のバイアス電圧が印加され、 前記第３のトランジスタがオフの場合に、前記第４のト
    ランジスタのゲート電極に第２のバイアス電圧が印加さ
    れ、前記第３のトランジスタがオンで、前記第２の出力
    手段から出力される出力電圧（Ｖ２ｉｎ）が、｜Ｖ２ｉ
    ｎ−Ｖ２ｇ｜≦｜Ｖ２ｍａｘ−Ｖ２ｍｉｎ｜／２（但
    し、但し、Ｖ２ｍａｘは第２の出力手段から出力される
    最大出力電圧、Ｖ２ｍｉｎは第２の出力手段から出力さ
    れる最小出力電圧、Ｖ２ｇは第２のバイアス電圧）を満
    足する場合に、前記第４のトランジスタのゲート電極に
    第２のバイアス電圧より低電圧あるいは高電圧の第８の
    バイアス電圧が印加され、前記第３のトランジスタがオ
    ンで、前記第２の出力手段から出力される出力電圧（Ｖ
    ２ｉｎ）が、｜Ｖ２ｉｎ−Ｖ２ｇ｜＞｜Ｖ２ｍａｘ−Ｖ
    ２ｍｉｎ｜／２を満足する場合に、前記第４のトランジ
    スタのゲート電極に第２のバイアス電圧が印加され、 前記第７のトランジスタがオフの場合に、前記第８のト
    ランジスタのゲート電極に第２のバイアス電圧が印加さ
    れ、前記第７のトランジスタがオンで、前記第２の出力
    手段から出力される出力電圧（Ｖ２ｉｎ）が、｜Ｖ２ｉ
    ｎ−Ｖ２ｇ｜≦｜Ｖ２ｍａｘ−Ｖ２ｍｉｎ｜／２を満足
    する場合に、前記第８のトランジスタのゲート電極に第
    ２のバイアス電圧より低電圧あるいは高電圧の第８のバ
    イアス電圧が印加され、前記第７のトランジスタがオン
    で、前記第２の出力手段から出力される出力電圧（Ｖ２
    ｉｎ）が、｜Ｖ２ｉｎ−Ｖ２ｇ｜＞｜Ｖ２ｍａｘ−Ｖ２
    ｍｉｎ｜／２を満足する場合に、前記第８のトランジス
    タのゲート電極に第２のバイアス電圧が印加されること
    を特徴とする請求項１４に記載された液晶表示装置。