KR19990037545A - 액정표시장치 - Google Patents

Abstract

본 발명은 반도체집적회로장치 및 액정표시장치에 관한 것으로, 특히, 다계조 표시가 가능한 액정표시장치의 영상신호선 구동회로(드레인 드라이버)에 적용하는 데 효과적인 기술에 관한 것이다.

제 1 입력단자와 공통출력단자 사이에 직렬로 접속된 제 1 전도형의 제 1 및 제 2 트랜지스터와, 제 2 입력단자와 공통출력단자 사이에 접속된 제 2 전도형의 제 3 및 제 4 트랜지스터를 갖는 스위치회로와, 스위치회로를 제어하는 스위치 제어회로를 구비하고, 스위치 제어회로는 제 2 및 제 4 트랜지스터의 게이트 전극에 제 2 및 제 4 트랜지스터를 온으로 하는 제 1 및 제 2 바이어스 전압을 각각 인가하고, 제 1 및 제 3 트랜지스터의 게이트 전극에 제 1 또는 제 3 트랜지스터를 선택적으로 온 또는 오프하는 제어전압을 인가한다.

본 발명에 의하면, 액정표시장치에 있어서, 구성하는 트랜지스터의 소오스·드레인간 내압 이상의 전압을 출력가능하게 하는 구동회로를 구비한 액정표시장치를 제공한다.

Description

액정표시장치

본 발명은 반도체집적회로장치 및 액정표시장치에 관계하고, 특히, 다계조 표시가 가능한 액정표시장치의 영상신호선 구동회로(드레인 드라이버)에 적용하여 효과적인 기술에 관한 것이다.

각 화소에 능동소자(예를 들어, 박막트랜지스터)를 갖고 이 능동소자를 스위칭구동하는 액티브 매트릭스형 액정표시장치는 노트북 컴퓨터등의 표시장치로서 널리 사용되고 있다.

이 액티브 매트릭스형 액정표시장치는 능동소자를 매개로 하여 화소전극에 영상신호전압(표시데이터에 대응하는 계조전압 : 이하, 계조전압이라 한다)을 인가하기 때문에, 각 화소간의 크로스토크(crosstalk)가 없고, 단순 매트릭스형 액정표시장치와 같이 크로스토크를 방지하기 위한 특수한 구동방법을 이용할 필요가 없고, 다계조 표시가 가능하다.

이 액티브 매트릭스형 액정표시장치 1개에, TFT(Thin Film Transister)방식의 액정표시패널(TFT-LCD)와, 액정표시패널의 상측에 배치된 드레인 드라이버와, 액정표시패널의 측면에 배치되는 게이트 드라이버 및 인터페이스부를 구비한 TFT방식의 액정표시모듈이 알려져 있다.

일반적으로 액정층은 장시간 같은 전압(직류전압)이 인가되고 있으면, 액정층의 경사가 고정화되고, 결과적으로 잔상현상을 일으켜, 액정층의 수명을 단축시키게 된다.

이것을 방지하기 위해, 이 TFT방식의 액정표시모듈에 있어서는, 액정층에 인가하는 전압을 어느 일정시간마다 교류화, 즉, 코먼전극에 인가하는 전압을 기준으로 하여 화소전극에 인가하는 전압을 일정시간마다 정전압측/부전압측으로 변화시키도록 하고 있다.

이 액정층에 교류전압을 인가하는 구동방법으로서, 코먼대칭법과 코먼반전법 의 2종류의 방법이 알려져 있다. 코먼반전법이란, 코먼전극에 인가되는 전압과 화소전극에 인가되는 전압을 번갈아 정, 부로 반전시키는 방법이다. 또, 코먼대칭법이란, 코먼전극에 인가되는 전압을 일정하게 하여, 화소전극에 인가하는 전압을 코먼전극에 인가되는 전압을 기준으로 하여, 번갈아 정, 부로 반전시키는 방법이다.

이 코먼대칭법에 의하면, 저소비전력과 표시품질의 점에서 뛰어난 도트반전법 또는 V라인 반전법이 사용가능하다.

또한, 이와 같은 기술은 예를 들어, 일본국 특원평 8-86668호에 기재되어 있다.

상기한 도트반전법에서는 도 30에서 도시하듯이, 홀수번째의 드레인 신호선(D)에 출력되는 계조전압(VDH)와, 짝수번째의 드레인 신호선(D)에 출력되는 계조전압(VDL)은 코먼전극에 인가되는 구동전압(VCOM)에 대해 역극성, 즉, 홀수번째의 드레인 신호선(D)에 출력되는 계조전압(VDH)가 정극성(또는 부극성)이면, 짝수번째의 드레인 신호선(D)에 출력되는 계조전압(VDL)은 부극성(또는 정극성)이다. 그리고, 그 극성은 1라인마다에 반전되고, 게다가, 각 라인마다의 극성이 각 프레임마다에 반전된다.

여기서, 도 30은 드레인 신호선(D)에 출력되는 계조전압, 즉, 화소전극에 인가되는 계조전압과, 코먼전극에 인가되는 구동전압(VCOM)과의 관계를 도시한 도면이고, 또, 도 4에서는 드레인 신호선(D)에 출력되는 계조전압은 액정표시패널의 표시면에 검정을 표시하는 경우의 계조전압을 도시하고 있다.

이와 같이, 도트반전법에서는 1 드레인 신호선(D)마다에 정극성 및 부극성의 계조전압을 생성하는 회로가 필요해지고, 드레인 드라이버의 칩 사이즈가 커진다고하는 결점이 있었다.

상기 결점을 해결하기 위해, 상기 공보(특원평 8-86668)에 기재된 TFT방식의 액정표시모듈에서는 홀수번째의 드레인 신호선(D)에 출력되는 계조전압(VDH)와, 짝수번째의 드레인 신호선(D)에 출력되는 계조전압(VDL)는 도트반전법에서는 반드시 역극성이 되는 것을 이용하여, 정극성 및 부극성의 계조전압을 생성하는 회로를 2개의 드레인 신호선(D)로 공용하고, 스위치부에서 절환하여 사용하도록 하여, 드레인 드라이버의 칩 사이즈의 축소를 도모하고 있다.

그러나, 이 공보(특원평 8-86668)에 기재된 TFT방식의 액정표시모듈에 있어서, 예를 들어, 액정층의 액정재의 변경등에 의해 드레인 신호선(D)에 인가되는 계조전압(VDH, VDL)을 종래의 TFT방식의 액정표시모듈에 비해 크게 할 필요가 있을 경우, 상기 스위치부의 스위칭 트랜지스터로서 소오스·드레인간 내압이 보다 고내압인 트랜지스터가 필요해지고, 그로써, 드레인 드라이버의 칩 사이즈가 커진다고 하는 문제점이 있었다.

한편, TFT방식의 액정표시모듈등의 액정표시장치에 있어서는, 표시화면이 점점 대형화되어 표시화면 사이즈가 커지는 경향이 있고, 게다가 불필요한 스페이스를 없애고, 표시장치로서의 미관을 야기시키기 위해, 액정표시장치의 표시영역 이외의 영역, 즉, 케이스 테두리 부분을 조금이라도 작게 하는 것(케이스 테두리 협소화)이 요망되고 있다.

그러나, 상기 스위치부의 스위칭 트랜지스터로서 소오스·드레인간 내압이 보다 고내압인 트랜지스터를 사용함으로써, 상기 드레인 드라이버를 구성하는 반도체집적회로(IC칩)의 칩 사이즈가 커지면, 이 케이스 테두리 협소화에 대응할 수 없다고 하는 문제점이 있었다.

본 발명은 상기 종래기술의 문제점을 해결하기 위해 이루어진 것으로, 본 발명의 목적은 반도체집적회로장치에 있어서 입출력단자간에 저내압 트랜지스터의 소오스·드레인간 내압 이상의 전압이 인가되는 스위치회로의 스위칭소자로서, 해당 저내압 트랜지스터를 사용하는 것이 가능해지는 기술을 제공하는 데 있다.

본 발명의 다른 목적은 액정표시장치에 있어서 저내압 트랜지스터의 소오스·드레인간 내압 이상의 전압이 인가되는 스위치부의 스위칭소자로서 저내압 트랜지스터를 사용하고, 영상신호선 구동수단의 칩 사이즈를 크게 하는 일 없이, 정극성의 영상신호전압 및 부극성의 영상신호전압을 한쌍의 영상신호선에 출력하는 것이 가능해지는 기술을 제공하는 데 있다.

본 발명의 상기 목적과 신규 특징은 본 명세서의 기술 및 첨부도면을 통해 알 수 있을 것이다.

본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면 아래와 같다.

액정표시패널과, 액정표시패널에 영상신호전압을 공급하는 영상신호선 구동회로로 이루어지는 액정표시장치로,

상기 영상신호선 구동회로는

게이트 전극에 제어전압이 인가되는 제 1 트랜지스터와, 게이트 전극에 바이어스 전압이 인가되는 제 2 트랜지스터가 직렬로 접속된 스위칭회로를 갖는다.

액정표시패널과, 액정표시패널에 영상신호전압을 공급하는 영상신호선 구동회로로 이루어지는 액정표시장치로,

상기 영상신호선 구동회로는

제 1 입력단자와 제 2 입력단자와 공통출력단자와,

제 1 입력단자와 공통출력단자와의 사이에 접속되는 제 1 스위칭소자와,

제 2 입력단자와 공통출력단자와의 사이에 접속되는 제 2 스위칭소자를 가지고,

상기 제 1, 제 2 스위칭소자는 게이트 전극에 제어전압이 인가되는 입력단자측 트랜지스터와, 게이트 전극에 바이어스전압이 인가되는 출력단자측 트랜지스터가 직렬로 접속되어 있다.

액정표시패널과 액정표시패널에 영상신호전압을 공급하는 영상신호선 구동회로로 이루어지는 액정표시장치로,

상기 영상신호선 구동회로는

정극성의 영상신호전압을 출력하는 제 1 출력회로와,

부극성의 영상신호전압을 출력하는 제 2 출력회로와,

상기 제 1 출력회로로부터의 정극성의 영상신호전압 및 제 2 출력회로로부터의 부극성의 영상신호전압을 한쌍의 영상신호선에 절환하여 출력하는 스위치회로를 가지고,

상기 스위치회로는

제 1 출력회로와 한쌍의 영상신호선의 제 1 영상신호선과의 사이에 접속되는 제 1 스위칭소자와,

제 1 출력회로와 한쌍의 영상신호선의 제 2 영상신호선과의 사이에 접속되는 제 3 스위칭소자와,

제 2 출력회로와 제 2 영상신호선과의 사이에 접속되는 제 2 스위칭소자와,

제 2 출력회로와 제 1 영상신호선과의 사이에 접속되는 제 4 스위칭소자를 가지고,

상기 제 1 스위칭소자, 제 2 스위칭소자, 제 3 스위칭소자 및 제 4 스위칭소자를 선택적으로 온 또는 오프함으로써,

제 1 출력회로로부터의 정극성의 영상신호전압을 제 1 영상신호선 또는 제 2 영상신호선에 출력하고,

제 2 출력회로로부터의 부극성의 영상신호전압을 제 2 영상신호선 또는 제 1 영상신호선에 선택하여 출력한다.

상기 스위칭소자는 게이트전극에 제어전압이 인가되는 출력회로측 트랜지스터와, 게이트 전극에 일정한 바이어스 전압이 인가되는 영상신호선측 트랜지스터가 직렬로 접속되어 구성된다.

도 1은 본 발명의 1 실시예의 TFT방식 액정표시모듈의 개략구성을 도시한 블록도이다.

도 2는 도 1에서 도시한 액정표시패널의 일예의 등가회로를 도시한 도면이다.

도 3은 도 1에서 도시한 액정표시패널의 다른 예의 등가회로를 도시한 도면이다.

도 4는 도 1에서 도시한 액정표시패널의 다른 예의 등가회로를 도시한 도면이다.

도 5는 도 1에서 도시한 드레인 드라이버의 일예의 개략구성을 도시한 블록도이다.

도 6은 출력회로의 구성을 중심으로, 도 5에서 도시한 드레인 드라이버의 구성을 설명하기 위한 블록도이다.

도 7은 종래예의 스위치부의 스위치 회로의 회로구성을 도시한 회로도이다.

도 8은 본 발명의 1 실시예의 스위치부 스위치 회로의 회로구성을 도시한 회로도이다.

도 9는 도 8에서 도시한 PMOS트랜지스터(PM1, PM21) 및 NMOS트랜지스터(NM2, NM22)의 단면구조를 도시한 주요부 단면도이다.

도 10은 도 8에서 도시한 PMOS트랜지스터(PM1, PM21) 및 NMOS트랜지스터(NM2, NM22)의 제조공정의 개략을 설명하기 위한 주요부 단면도이다.

도 11은 도 8에서 도시한 PMOS트랜지스터(PM1, PM21) 및 NMOS트랜지스터(NM2, NM22)의 제조공정의 개략을 설명하기 위한 주요부 단면도이다.

도 12는 본 발명의 1 실시예의 고전압용 디코더 회로의 일예의 회로구성을 도시한 회로도이다.

도 13은 도 12에서 도시한 제 2 계조전압 생성회로의 회로구성의 일예를 도시한 회로도이다.

도 14는 본 발명의 1 실시예의 고전압용 디코더 회로의 다른 예의 회로구성을 도시한 회로도이다.

도 15는 본 발명의 1 실시예의 고전압용 디코더 회로를 구성하는 MOS트랜지스터의 게이트 폭을 설명하기 위한 도면이다.

도 16은 본 발명의 1 실시예의 저전압용 디코더 회로의 일예의 회로구성을 도시한 회로도이다.

도 17은 본 발명의 1 실시예의 스위치부의 1 스위치회로의 회로구성을 도시한 회로도이다.

도 18은 도 17에서 도시한 PMOS트랜지스터(PM1, PM21) 및 NMOS트랜지스터(NM2, NM22)의 단면구조를 도시한 주요부 단면도이다.

도 19는 본 발명의 1 실시예의 스위치부(2)의 1 스위치회로의 회로구성을 도시한 회로도이다.

도 20은 도 19에서 도시한 PMOS트랜지스터(PM1, PM21) 및 NMOS트랜지스터(NM2, NM22)의 단면구조를 도시한 주요부 단면도이다.

도 21은 본 발명의 1 실시예의 스위치부(2)의 1 스위치회로의 회로구성을 도시한 회로도이다.

도 22는 도21에서 도시한 PMOS트랜지스터(PM1, PM21) 및 NMOS트랜지스터(NM2, NM22)의 단면구조를 도시한 주요부 단면도이다.

도 23은 상기 각 실시예의 액정표시모듈의 조립완성도로, 액정표시패널의 표시면측으로부터 본 정면도, 앞측면도, 우측면도, 좌측면도 및 뒤측면도이다.

도 24는 상기 각 실시예의 형태의 액정표시모듈의 조립완성도로, 액정표시패널의 뒷면측으로부터 본 도면이다.

도 25는 도 23에서 도시한 I-I선으로 절단한 단면도, 및, II-II선으로 절단한 단면도이다.

도 26은 도 23에서 도시한 III-III선으로 절단한 단면도, 및, IV-IV선으로 절단한 단면도이다.

도 27은 상기 각 실시예의 액정표시모듈에 있어서, 액정표시패널의 주변에 플렉시블 프린트 배선기판(FPC1)과, 접기 전의 플렉시블 프린트 배선기판을 실장한 상태를 도시한 도면이다.

도 28은 도 27에 있어서, 액정표시패널과 플렉시블 프린트 배선기판(FPC1, FPC2)가 접속되어 있는 부분을 확대하여 도시한 도면이다.

도 29는 액정층에 인가하는 전압과 투과율과의 관계를 도시한 그래프이다.

도 30은 도트반전법에서의, 화소전극에 인가되는 구동전압과, 코먼전극에 인가되는 구동전압과의 관계를 도시한 도면이다.

〈도면의 주요부분에 대한 부호의 설명〉

10 : 액정표시패널(TFT-LCD) 20 : p형반도체기판

21, 21a, 21b, 23, 23a, 23b : n웰 22, 22a, 22b : p웰

24a, 24b, 24c, 24d, 24e, 24f : n형반도체영역

25a, 25b, 25c, 25d, 25e, 25f : p형반도체영역

26a, 26b, 26c, 27a, 27b, 27c : 게이트전극

30 : 필드절연막 31 : 게이트산화막

32 : 폴리실리콘 33, 34 : 마스크

35 : 층간절연막 36 : 접속공

37 : 알루미늄배선 100 : 인터페이스부

110 : 표시제어장치 120 : 전원회로

121, 122 : 전압생성회로 123 : 코먼전극전압 생성회로

124 : 게이트전극전압 생성회로 130 : 드레인 드라이버

131, 132, 135, 141, 142 : 신호선

133 : 표시데이터의 버스라인 140 : 게이트 드라이버

151a, 151b : 계조전압 생성회로 152 : 제어회로

153 : 시프트 레지스터회로 154 : 입력 레지스터회로

155 : 저장 레지스터회로 156 : 레벨시프트회로

157 : 출력회로 158a, 158b : 전압 버스라인

261 : 디코더부 262, 264 : 스위치부

263 : 앰프회로쌍 265 : 데어터 래치부

271 : 고전압용 앰프회로 272 : 저전압용 앰프회로

278, 279, 301, 311, 312 : 디코더회로

302 : 멀티 플렉서 303 : 제 2 계조전압 생성회로

D : 드레인 신호선(영상신호선 또는 수직신호선)

G : 게이트 신호선(주사신호선 또는 수평신호선)

ITO1, CX : 화소전극 ITO2 : 코먼전극

CT : 대향전극 CL : 대향전극 신호선

TFT : 박막트랜지스터 C_LC, Cpix : 액정용량

CSTG : 보지용량 C_ADD: 부가용량

Cstg : 축적용량 ML : 몰드케이스

SHD : 실드 케이스 LCT : 접속 커넥터

CT1 : 인터페이스 커넥터 CT3, CT4, CTR3, CTR4 : 커넥터

LCP1, LCP2, LPC3 : 램프케이블 LP : 냉음극형광등

LF1, LF2 : 하측 실드케이스 WSPC : 테두리 스페이서

SUB1, SUB2 : 유리기판 FUS : 봉지부재

BM : 차광막 POL1, POL2 : 편광판

VINC1, VINC2 : 시야확대필름 LS : 램프반사시트

GLB : 도광판 RFS : 반사시트

SPS : 프리즘시트 POR : 편광반사판

GC1 : 고무쿳션 OL : ○링

IC1, IC2, TCON : 반도체 칩 FPC1, FPC2 : 플렉시블 프린트기판

EP : 저항, 콘덴서등의 칩부품 PCB : 인터페이스기판

BAT : 양면테이프 SUB : 보충판

SPC4 : 스페이서 DSPC : 드레인 스페이서

S01, S02, S11, S12, S21, S22, SS1 : 스위치소자

PM : PMOS트랜지스터 NM : NMOS트랜지스터

Co1, Co2, Co3, Co4 : 콘덴서 SG1 ~ SG3 : 스위치제어회로

INV, HINV : 인버터 COM : 공통신호선

VCOM : 구동전압 AR : 표시영역

VOUTA, VOUTB : 계조전압 /CR : 리세트 펄스

/TCR : 타이밍 펄스 P1, P2 : 단자

W : 게이트 폭

이하, 본 발명의 1 실시예를 도면을 참조하여 설명한다.

또한, 본 발명의 실시예를 설명하기 위한 모든 도면에 있어서, 동일 기능을 갖는 것은 동일 부호를 붙이고, 그 반복 설명은 생략한다.

도 1 은 본 발명의 1 실시예의 TFT방식의 액정표시모듈의 개요구성을 도시한 블록도이다.

본 발명의 1 실시예의 액정표시모듈(LCM)은 액정표시패널(TFT-LCD)(10)의 상측에 드레인 드라이버(130)이 배치되고, 또, 액정표시패널(10)의 측면에 게이트 드라이버(140), 인터페이스부(100)이 배치된다.

인터페이스부(100)은 인터페이스 기판에 실장되고, 또, 드레인 드라이버(130), 게이트 드라이버(140)도 각각 전용 프린트 기판에 실장된다.

도 2는 도 1에서 도시한 액정표시패널(10)의 일예의 등가회로를 도시한 도면이다.

이 도 2에서 도시하듯이, 액정표시패널(10)은 매트릭스형상으로 형성된 복수의 화소를 갖는다.

각 화소는 인접하는 2줄의 신호선(드레인 신호선(D) 또는 게이트 신호선(G))와, 인접하는 2줄의 신호선(게이트 신호선(G) 또는 드레인 신호선(D))와의 교차영역 내에 배치된다.

각 화소는 박막 트랜지스터(TFT1, TFT2)를 갖고, 각 화소의 박막 트랜지스터(TFT1, TFT2)의 소오스 전극은 화소 전극(ITO1)에 접속된다. 또, 화소 전극(ITO1)과 코먼(common) 전극(ITO2)와의 사이에 액정층(LC)가 설치되기 때문에, 화소 전극(ITO1)과 코먼 전극(ITO2)와의 사이에는 액정 용량이 등가적으로 접속된다.

또한, 박막 트랜지스터(TFT1, TFT2)의 소오스 전극과 전단의 게이트 신호선(G)와의 사이에는 부가 용량(C ADD)가 접속된다.

도 3은 도 1에서 도시하는 액정표시패널(10)의 다른 예의 등가 회로를 도시한 도면이다.

도 2에서 도시한 예에서는 모든 단의 게이트 신호선(G)와 소오스 전극과의 사이에 부가용량(C ADD)가 형성되어 있으나, 도 3에서 도시하는 예의 등가회로에서는 공통 신호선(COM)과 소오스 전극과의 사이에 보지 용량(CSTG)가 형성되어 있는 점이 다르다.

본 발명은 어느쪽에도 적용가능하나, 전자의 방식에서는 모든 단의 게이트 신호선(G) 펄스가 부가 용량(C ADD)를 매개로 하여 화소전극(ITO1)에 들어가는 것에 대해, 후자의 방식에서는 상기 펄스가 들어가는 것이 없기 때문에 보다 양호한 표시가 가능하다.

또한, 도 2, 도 3은 종(縱) 전계 방식의 액정표시패널의 등가회로를 도시하고 있고, 또, 도 2, 도 3는 회로도이나, 실제의 기하학적 배치에 대응하여 도시되어 있다.

도 4는 도 1에서 도시한 액정표시패널(10)의 다른 예의 등가회로를 도시한 도면이다. 또한, 도 4는 횡(橫) 전계 방식의 액정표시패널의 등가회로를 도시하고 있다.

도 2 또는 도 3에서 도시한 종 전계 방식의 액정표시패널에서는 컬러 필터 기판에 코먼 전극(ITO2)가 설치되는 것에 대해, 횡 전계 방식의 액정표시패널에서는 TFT기판에 대향 전극(CT), 및 대향 전극(CT)에 구동 전압(VCOM)을 가하기 위한 대향 전극 신호선(CL)이 설치된다.

따라서, 액정 용량(Cpix)는 화소 전극(PX)와 대향 전극(CT)와의 사이에 등가적으로 접속된다. 또, 화소 전극(PX)와 대향 전극(CT)와의 사이에는 축적 용량(Cstg)도 형성된다.

또, 도 2, 도 3 및 도 4에 있어서 (AR)은 표시영역이다.

도 2 내지 도 4에서 도시한 액정표시패널(10)에 있어서, 열(列) 방향으로 배치된 각 화소의 박막 트랜지스터(TFT)의 드레인 전극은 각각 드레인 신호선(D)에 접속되고, 각 드레인 신호선(D)는 열 방향의 각 화소의 액정에 계조(階調) 전압을 가하는 드레인 드라이버(130)에 접속된다.

또, 행(行)방향으로 배치된 각 화소에서의 박막 트랜지스터(TFT)의 게이트 전극은 각각 게이트 신호선(G)에 접속되고, 각 게이트 신호선(G)는 1 수평 주사(走査) 시간, 행 방향의 각 화소의 박막 트랜지스터(TFT)의 게이트 전극에 주사 구동 전압(정(正)의 바이어스 전압 또는 부(負)의 바이어스 전압)을 공급하는 게이트 드라이버(140)에 접속된다.

도 1에서 도시하는 인터페이스부(100)은 표시제어장치(110)과 전원회로(120)으로 구성된다.

표시제어장치(110)은 1개의 반도체집적회로(LS1)으로 구성되고, 컴퓨터 본체측으로부터 송신되어 오는 클록 신호, 디스플레이 타이밍 신호, 수평 동기 신호, 수직 동기 신호의 각 표시 제어 신호 및 표시용 데이터(R·G·B)를 기초로 드레인 드라이버(130) 및 게이트 드라이버(140)을 제어·구동한다.

표시제어장치(110)은 디스플레이 타이밍 신호가 입력되면, 이것을 표시 개시 위치로 판단하고, 받은 단순 1열의 표시데이터를 표시 데이터의 버스 라인(133)을 매개로 하여 드레인 드라이버(130)에 출력한다.

이 때, 표시 제어 장치(110)은 드레인 드라이버(130)의 데이터 래치(latch) 회로에 표시 데이터를 래치하기 위한 표시 제어 신호인 표시 데이터 래치용 클록(D2)를 신호선(131)을 매개로 하여 출력한다.

본체 컴퓨터측으로부터의 표시 데이터는 8비트로, 1 화소 단위, 즉, 적(R), 녹(G), 청(B)의 각 데이터를 1개의 조로 하여 매 단위시간마다 전송된다.

표시제어장치(110)은 디스플레이 타이밍 신호의 입력이 종료하거나, 또는, 디스플레이 타이밍 신호가 입력되고나서 소정의 일정 시간이 지나면, 1 수평 분의 표시 데이터가 종료한 것으로서, 드레인 드라이버(130)의 래치 회로에 축적하고 있던 표시 데이터를 액정표시패널(10)의 드레인 신호선(D)에 출력하기 위한 표시제어 신호인 출력 타이밍 제어용 클록(D1)을 신호선(132)를 매개로 하여 드레인 드라이버(130)에 출력한다.

또, 표시제어장치(110)은 수직 동기 신호 입력후에 첫 번째의 디스플레이 타이밍 신호가 입력되면, 이것을 첫 번째의 표시 라인으로 판단하고 신호선(142)를 매개로 하여 게이트 드라이버(140)에 프레임개시 지시신호를 출력한다.

또한, 표시제어장치(110)은 수평 동기 신호를 기초로 하여 1 수평 주사 시간 마다 차례대로 액정표시패널(10)의 각 게이트 신호선(G)에 정(正)의 바이어스 전압을 가하도록, 신호선(141)을 매개로 하여 게이트 드라이버(140)에 1 수평 주사 시간 주기의 시프트록인 클록(G1)을 출력한다.

이로써 액정표시패널(10)의 각 게이트 신호선(G)에 접속된 복수의 박막 트랜지스터(TFT)가 1 수평 주사 시간 동안 도통한다.

이상의 동작에 의해 액정표시패널(10)에 화상이 표시된다.

도 1에서 도시한 전원회로(120)은 정전압 생성회로(121), 부전압 생성회로(122), 코먼 전극(대향전극) 전압 생성회로(123), 게이트 전극 전압 생성회로(124)로 구성된다.

정전압 생성회로(121), 부전압 생성회로(122)는 각각 직렬 저항 분압 회로로 구성되고, 정전압 생성회로(121)은 정극성의 5값의 계조 기준 전압(V"0 ~ V"4)를 ,부전압 생성회로(122)는 부극성의 5값의 계조 기준 전압(V"5 ~ V"9)을 출력한다.

이 정극성의 계조 기준 전압(V"0 ~ V"4) 및 부극성의 계조 기준 전압(V"5 ~ V"9)는 각 드레인 드라이버(130)에 공급된다.

또, 각 드레인 드라이버(130)에는 표시 제어 장치(110)으로부터의 교류화 신호(교류화 타이밍 신호 ; M)도 신호선(135)를 매개로 하여 공급된다.

코먼 전극 전압 생성회로(123)은 코먼 전극(ITO2)(또는 대향전극(CT))에 가하는 구동전압을, 게이트 전극 전압 생성회로(124)는 박막 트랜지스터(TFT)의 게이트 전극에 가하는 구동전압(정의 바이어스 전압 및 부의 바이어스 전압)을 생성한다.

상기한 바와 같이, 액정층에 교류전압을 가하는 구동방법으로서 코먼 대칭법과 코먼 반전법의 2종류의 방법이 알려져 있다. 이 코먼 대칭법은 화소 전극(ITO1/PX)에 인가되는 전압의 진폭이 코먼 반전법의 경우에 비해 2배가 되어 저 내압의 드라이버를 사용할 수 없다고 하는 결점이 있으나, 저 소비전력과 표시품질의 점에서 뛰어난 도트 반전법 또는 V라인 반전법이 사용가능하다.

본 발명의 1 실시예의 액정표시모듈에서는 그 구동방법으로서 상기 도트 반전법을 사용하고 있다.

이 도트 반전법을 사용함으로써 서로 이웃하는 드레인 신호선(D)에 인가되는 전압이 역극성이 되기 때문에, 코먼 전극(ITO2)(또는 대향전극(CT))과 박막 트랜지스터(TFT)의 게이트 전극에 흐르는 전류가 서로 옆끼리 상쇄시켜 소비전력을 저감할 수 있다.

또, 코먼 전극(ITO2)(또는 대향전극(CT))에 흐르는 전류가 적고 전압 강하가 커지지 않기 때문에, 코먼 전극(ITO2)(또는 대향전극(CT))의 전압 레벨이 안정되고, 표시품질의 저하를 최소한으로 억제할 수 있다.

도 5는 도 1에서 도시한 드레인 드라이버(130)의 일예의 개략구성을 나타내는 블록도이다.

또한, 드레인 드라이버(130)은 1개의 반도체집적회로(LS1)으로 구성된다.

본 도면에 있어서, 정극성 계조 전압 생성회로(151a)는 정전압 생성회로(121)로부터 입력되는 정극성의 5값의 계조 기준 전압(V"0 ~ V"4)에 기초하여, 정극성의 33계조의 제 1 계조 전압을 생성하고, 전압 버스 라인(158a)을 매개로 하여 출력회로(157)에 출력한다. 부극성 계조 전압 생성회로(151b)는 부전압 생성회로(122)로부터 입력되는 부극성의 5값의 계조 기준 전압(V"5 ~ V"9)에 기초하여, 부극성의 33계조의 제 1 계조 전압을 생성하고, 전압 버스 라인(158b)를 매개로 하여 출력회로(157)에 출력한다.

또, 드레인 드라이버(130)의 제어회로(152)내의 시프트 레지스터 회로(153)은 표시제어장치(110)으로부터 입력되는 표시 데이터 래치용 클록(D2)에 기초하여 입력 레지스터 회로(154)의 데이터 취입용 신호를 생성하고, 입력 레지스터 회로(154)에 출력한다.

입력 레지스터 회로(154)는 시프트 레지스터 회로(153)으로부터 출력되는 데이터 취입용 신호에 기초하여, 표시제어장치(110)으로부터 입력되는 표시 데이터 래치용 클록(D2)에 동기하여 각 색마다 8비트의 표시데이터를 출력 줄 수만큼 래치한다.

저장(storage) 레지스터 회로(155)는 표시제어장치(110)로부터 입력되는 출력 타이밍 제어용 클록(D1)에 응하여 입력 레지스터 회로(154)내의 표시 데이터를 래치한다.

이 스토레지 레지스터 회로(155)에 취입된 표시 데이터는 레벨 시프트 회로(156)을 매개로 하여 출력회로(157)에 입력된다.

출력회로(157)은 정극성의 33계조의 제 1 계조전압, 또는 부극성의 33계조의 제 1 계조전압에 기초하여, 표시 데이터에 대응한 1개의 계조전압(256계조 중 1개의 계조전압)을 생성하고, 각 드레인 신호선(D)에 출력한다.

도 6은 출력회로(157)의 구성을 중심으로 도 5에서 도시한 드레인 드라이버(130)의 구성을 설명하기 위한 블록도이다.

본 도면에 있어서, (153)은 도 5에서 도시한 제어회로(152)내의 시프트 레지스터 회로, (156)은 도 5에서 도시한 레벨 시프트 회로이고, 또, 데어터 래치부(265)는 도 5에서 도시한 입력 레지스터 회로(154)와 스토레지 레지스터 회로(155)를 나타내고, 또한, 디코더부(계조 전압 선택 회로)(261), 앰프회로 쌍(263), 앰프회로 쌍(263)의 출력을 절환하는 스위치부(2)(264)가 도 5에서 도시한 출력회로(157)을 구성한다.

여기서, 스위치부(1)(262) 및 스위치부(2)(264)는 교류화 신호(M)에 기초하여 제어된다.

또, Y1, Y2, Y3, Y4, Y5, Y6는 각각 제 1 번째, 제 2 번째, 제 3 번째, 제 4 째, 제 5 번째, 제 6 번째의 드레인 신호선(D)을 도시하고 있다.

도 6에서 도시하는 드레인 드라이버(130)에 있어서는 스위치부(1)(262)에 의해 데이터 래치부(265)(보다 상세하게는, 도 5에서 도시한 입력 레지스터(154))에 입력되는 데이터 취입용 신호를 절환하여, 각 색깔별의 표시 데이터를 각 색깔별의 인접하는 데이터 래치부(265)에 입력한다.

디코더부(261)은 계조전압 생성회로(151a)로부터 전압 버스 라인(158a)를 매개로 하여 출력되는 정극성의 33계조의 제 1 계조 전압에 기초하여, 각 데이터 래치부(265)(보다 상세하게는, 도 5에서 도시한 저장 레지스터 (155))로부터 출력되는 표시용 데이터에 대응하는 정극성의 계조 전압을 생성하는 고 전압용 디코더 회로(278)과, 계조전압 생성회로(151b)로부터 전압 버스 라인(158b)을 매개로 하여 출력되는 부극성의 33계조의 제 1 계조 전압에 기초하여, 각 데이터 래치부(265)로부터 출력되는 표시용 데이터에 대응하는 부극성의 계조 전압을 생성하는 저 전압용 디코더 회로(279)로 구성된다.

이 고 전압용 디코더 회로(278)과 저 전압용 디코더 회로(279)는 인접하는 각 데이터 래치부(265)마다에 설치된다.

앰프 회로 쌍(263)은 고 전압용 앰프 회로(271)과 저 전압용 앰프 회로(272)에 의해 구성된다. 고 전압용 앰프 회로(271)에는 고 전압용 디코더 회로(278)에서 생성된 정극성의 계조 전압이 입력되고, 고 전압용 앰프 회로(271)은 정극성의 계조전압을 출력한다. 저 전압용 앰프 회로(272)에는 저 전압용 디코더 회로(279)에서 생성된 부극성의 계조 전압이 입력되고, 저 전압용 앰프 회로(272)는 부극성의 계조전압을 출력한다.

도트 반전법에서는 인접하는 각 색깔의 계조전압은 서로 역극성이 되고, 또, 앰프 회로 쌍(263)의 고 전압용 앰프 회로(271) 및 저 전압용 앰프 회로(272)의 배열은 고 전압용 앰프 회로(271)→저 전압용 앰프 회로(272)→고 전압용 앰프 회로(271)→저 전압용 앰프 회로(272)가 되기 때문에, 스위치부(1)(262)에 의해, 데이터 래치부(265)에 입력되는 데이터 취입용 신호를 절환하여, 각 색깔별의 표시 데이터를 각 색깔별의 인접하는 데이터 래치부(265)에 입력하고, 그것에 맞추어, 고 전압용 앰프 회로(271) 또는 저 전압용 앰프 회로(272)로부터 출력되는 출력전압을 스위치부(2)(264)에 의해 절환하여, 각 색깔별의 계조전압이 출력되는 드레인 신호선(D), 예를 들어, 제 1 번째의 드레인 신호선(Y1)과 제 4 번째의 드레인 신호선(Y4)에 출력함으로써, 각 드레인 신호선(D)에 정극성 또는 부극성의 계조전압을 출력하는 것이 가능하게 된다.

도 7은 종래예의 스위치부(2)(264)의 1 스위치 회로의 회로구성을 도시하는 회로도이다.

본 도면에서 도시하듯이, 종래예의 스위치부(2)(264)의 1 스위치 회로는 고 전압용 앰프 회로(271)과 n번째의 드레인 신호(Yn)과의 사이에 접속되는 PMOS트랜지스터(PM1), 고 전압용 앰프 회로(271)과 (n+3)번째의 드레인 신호(Yn+3)와의 사이에 접속된 PMOS트랜지스터(PM2)와, 저 전압용 앰프 회로(272)와 (n+3)번째의 드레인 신호(Yn+3)과의 사이에 접속된 NMOS트랜지스터(NM1)와, 저 전압용 앰프 회로(272)와 n번째의 드레인 신호(Yn)과의 사이에 접속된 NMOS트랜지스터(NM2)를 갖는다.

PMOS트랜지스터(PM1)의 게이트 전극에는 인버터(INV)에서 반전된 노아 회로(NOR1)의 출력이, 또, PMOS트랜지스터(PM2)의 게이트 전극에는 인버터(INV)에서 반전된 노아 회로(NOR2)의 출력이 각각 레벨 시프트 회로(LS)에서 레벨 시프트되어 입력된다.

동일하게, NMOS트랜지스터(NM1)의 게이트 전극에는 인버터(INV)에서 반전된 낸드 회로(NAND2)의 출력이, 또, NMOS트랜지스터(NM2)의 게이트 전극에는 인버터(INV)에서 반전된 낸드 회로(NAND1)의 출력이 각각 레벨 시프트 회로(LS)에서 레벨 시프트되어 입력된다.

또한, 도 7에는 각 MOS트랜지스터(PM1, PM2, NM1, NM2)의 게이트 전극에 인가되는 전압값이 모두 도시되어 있다.

여기서, 낸드 회로(NAND1)과 노아 회로(NOR1)에는 교류화 신호(M)이, 낸드 회로(NAND2) 및 노아 회로(NOR2)에는 인버터(INV)에서 반전된 교류화 신호(M)이 입력된다.

또, 낸드 회로(NAND1, NAND2)에는 출력 이네이블 신호(ENB)가, 노아 회로(NOR1, NOR2)에는 인버터(INV)에서 반전된 출력 이네이블 신호(ENB)가 입력된다.

표 1에서 낸드 회로(NAND1, NAND2)와 노아 회로(NOR1, NPR2)의 진리값 표와, 그 때의 각 MOS트랜지스터(PM1, PM2, NM1, NM2)의 온·오프상태를 나타낸다.

ENB	M	NOR1	PM1	NAND2	NM1	NAND1	PM2	NOR2	NM2
L	＊	L	OFF	H	OFF	H	OFF	L	OFF
H	H	L	OFF	H	OFF	L	ON	H	ON
	L	H	ON	L	ON	H	OFF	L	OFF

＊는 교류화 신호(M)에 무관한 것을 나타낸다.

표 1에서 알 수 있듯이, 출력 이네이블 신호(ENB)가 로우 레벨(이하, L레벨)일 때, 낸드 회로(NAND1, NAND2)는 하이 레벨(이하, H레벨), 노아 회로(NOR1, NOR2)는 L레벨이 되고, 각 MOS크랜지스터(PM1, PM2, NM1, NM2)는 오프상태가 된다.

주사 라인의 절환 시에는 고 전압용 앰프(271)과 저 전압용 앰프 회로(272)는 불안정 상태에 있다.

이 출력 이네이블 신호(ENB)는 주사 라인의 절환 기간내에 각 앰프 회로(271, 272)의 출력이 각 드레인 신호선(D)에 출력되는 것을 방지하기 위해 설치되어 있다.

또, 표 1에서 알 수 있듯이, 출력 이네이블 신호(ENB)가 H레벨 시에는 교류화 신호(M)의 H레벨 또는 L레벨에 응하여, 각 낸드 회로(NAND1, NAND2)가 H레벨 또는 L레벨, 각 노아 회로(NOR1, NOR2)이 H레벨 또는 L레벨이 된다.

이로써, PMOS트랜지스터(PM1) 및 NMOS트랜지스터(NM1)이 오프 또는 온, PMOS트랜지스터(PM2) 및 NMOS트랜지스터(NM2)가 온 또는 오프가 되어, 고 전압용 앰프 회로(271)의 출력은 드레인 신호선(Yn+3)에, 저 전압용 앰프 회로(272)의 출력은 드레인 신호선(Yn), 또는, 고 전압용 앰프 회로(271)의 출력은 드레인 신호선(Yn)에, 저 전압용 앰프 회로(272)의 출력은 드레인 신호선(Yn+3)에 출력된다.

여기서, 종래의 액정 표시 모듈(LCM)에서는 각 화소의 액정층(LC)에 인가되는 계조 전압의 전압범위는 부극성측에서 0 ~ 5V, 정극성측에서 5 ~ 10V이고, 따라서, 저 전압용 앰프 회로(272)로부터는 0 ~ 5V의 부극성의 계조 전압이 출력되고, 고 전압용 앰프 회로(271)로부터는 5 ~ 10V의 정극성의 계조 전압이 출력된다.

이 경우에, 예를 들어 PMOS트랜지스터(PM1)이 오프이고, NMOS트랜지스터(NM2)가 온 인 경우, PMOS트랜지스터(PM1)의 소오스·드레인간에는 최대 10V의 전압이 가해진다.

따라서, 각 MOS트랜지스터(PM1, PM2, NM1, NM2)는 소오스·드레인간 내압이 10V인 고 내압 MOS트랜지스터가 사용된다.

최근, 예를 들어 횡 전계 방식의 액정 표시 패널의 고 해상도화에 따른 화소전극(PX)와 대향전극(CT)와의 갭 길이의 확대, 또는 액정층(LC)의 액정재의 개량 등에 의해, 각 화소의 액정층(LC)에 인가되는 계조 전압의 전압 범위는 부극성측에서 -5 ~ 2.5V, 정극성측에서 2.5 ~ 10V로 확대할 필요가 생기고 있다.

이 부극성측에서 -5 ~ 2.5V, 정극성측에서 2.5 ~ 10V의 전압 범위의 계조 전압을 각 화소의 액정층(LC)에 가할 경우에, 도 7에서 도시하는 스위치회로에서, 오프가 되는 MOS트랜지스터에는 최대 15V의 전압이 가해지게 되고, 스위치회로를 구성하는 각 MOS트랜지스터(PM1, PM2, NM1, NM2)로서 소오스·드레인간 내압이 15V인 고 내압 MOS트랜지스터를 사용할 필요가 있다.

이 소오스·드레인간 내압이 15V인 고 내압 MOS트랜지스터는 한계치(VT) 또는 컨덕턴스(gm)의 분산이 클 뿐만 아니라, 제조 공정 상의 제약에 의해, 드레인 드라이버(130)내의 고 내압 MOS트랜지스터를 전부 이 소오스·드레인간 내압이 15V인 고 내압 MOS트랜지스터로 변경할 필요가 있고, 드레인 드라이버(130)을 구성하는 반도체집적회로의 칩 사이즈가 커져, 케이스 테두리의 협소화에 대응할 수 없다고 하는 문제점이 있었다.

도 8은 본 발명의 1 실시예의 스위치부(2)(264)의 1 스위치 회로의 회로구성을 도시한 회로도이다.

본 발명의 1 실시예에서는 고 전압용 앰프 회로(271)로부터 2.5 ~ 10V의 전압범위의 계조 전압이, 또, 저 전압용 앰프 회로(272)로부터 -5 ~ 2.5V의 전압범위의 계조 전압이 출력된다.

그것에 응하여, 스위치회로를 구성하는 각 MOS트랜지스터(PM1, PM2, NM1, NM2)와 직렬로, 전압 강하용 MOS트랜지스터(PM21, PM22, NM21, NM22)가 각각 접속되어 있다.

이 전압 강하용 PMOS트랜지스터(PM21, PM22)의 게이트 전극에는 0V의 일정한 바이어스 전압이, 또, 전압 강하용 NMOS트랜지스터(NM21, NM22)에는 5V의 일정한 바이어스 전압이 가해진다. 그 이외의 구성은 상기 도 7과 동일하다.

또한, 본 발명의 1 실시예에서는 출력 이네이블 신호(ENB)로서, 출력 타이밍 제어용 클록(D1)의 반전 신호를 사용하고 있으나, 표시 데이터 래치용 클록(D2)를 카운터하는 등 하여 내부에서 생성하는 것도 가능하다.

PMOS트랜지스터(PM1)이 오프, NMOS트랜지스터(NM2)가 온 이면, PMOS트랜지스터(PM1)과 PMOS트랜지스터(PM21)로 이루어지는 트랜지스터 쌍의 양끝에는 최대 15V의 전압이 가해지게 된다.

그러나, PMOS트랜지스터(PM1)은 오프이고, 이 트랜지스터 쌍에는 전류가 흐르지 않기 때문에, PMOS트랜지스터(PM21)의 소오스 전압(VS)는 하기 (1)식과 같이 나타난다.

VGS-VT=0

VG-VS-VT=O

VS=VG-VT ⃛⃛⃛⃛⃛ (1)

단, VGS는 PMOS트랜지스터(PM21)의 게이트·소오스간 전압, VG는 PMOS트랜지스터(PM21)의 게이트전압, VT는 한계치 전압이다.

즉, PMOS트랜지스터(PM21)의 소오스 전압(VS)는 그 게이트 전압(VG)로부터 한계치 전압(VT)를 뺀 전압이 되고, PMOS트랜지스터(PM21)의 소오스 전극(VS)는 그 게이트 전압(VG)(=0V)에 거의 동일하게 된다.

이 PMOS트랜지스터(PM21)의 소오스 전압(VS)는 PMOS트랜지스터(PM1)의 드레인 전압(VD)와 동일하기 때문에, 이 PMOS트랜지스터(PM1)으로서, 종래예와 같이 소오스·드레인간 내압이 10V인 고 내압 PMOS트랜지스터를 사용하는 것이 가능해 진다.

동일하게, PMOS트랜지스터(PM1)이 온, NMOS트랜지스터(NM2)가 오프인 경우에도 NMOS트랜지스터(NM22)의 소오스 전압(VS)는 그 게이트 전압(VG)(=5V)에 거의 동일하게 된다.

따라서, NMOS트랜지스터(NM2)로서도, 종래예와 같이, 소오스·드레인간 내압이 10V인 고 내압 PMOS트랜지스터를 사용하는 것이 가능해 진다.

또, PMOS트랜지스터(PM21)의 게이트 전극에 인가되는 0V의 바이어스 전압은 PMOS트랜지스터(PM21)을 온 하는 바이어스 전압이기 때문에, PMOS트랜지스터(PM1)이 온 인 경우에는, 고 전압용 앰프 회로(271)의 출력은 PMOS트랜지스터(PM21)을 통하여 드레인 신호선(Yn)에 출력된다.

도 9는 도 8에서 도시하는 PMOS트랜지스터(PM1, PM21) 및 NMOS트랜지스터(NM2, NM22)의 단면 구조를 도시하는 주요부 단면도이다.

상기 도면에서 도시하듯이, p형 반도체기판(20)에 제 1n 웰 영역(21a)가 형성되고, 이 제 1n 웰 영역(21a)내에 p 웰 영역(22)가 형성된다.

여기서,p형 반도체 기판(20)에는 -5V의 전압이, 또, 제 1n 웰 영역(21a)에는 5V의 전압이 가해진다.

이 p웰 영역(22)내에 형성된 각 n형 반도체 영역(24a, 24b, 24c) 및 게이트 전극(26a, 26b)에 의해 NMOS트랜지스터(NM2) 및 NMOS트랜지스터(NM22)가 구성된다.

이 경우에, n형 반도체 영역(24b)는 NMOS트랜지스터(NM2)의 드레인 영역과, NMOS트랜지스터(NM22)의 소오스 영역을 겸용하고 있다. 또, p 웰 영역(22)에는 p형 반도체 영역(25d)에 의해 저 전압용 앰프 회로(272)로부터의 부극성의 계조 전압이 가해진다.

동일하게, p형 반도체 기판(20)에 제 2n 웰 영역(21b)가 형성되고, 이 제 2 n웰 영역(21b)내에 제 3n 웰 영역(23)이 형성된다. 여기서, 제 2n 웰 영역(21b) 및 제 3n 웰 영역(23)에는 n형 반도체 영역(24d)에 의해 고 전압용 앰프 회로(271)로부터의 정극성의 계조 전압이 가해진다.

이 제 3n 웰 영역(23)내에 형성된 각 p형 반도체 영역(25a, 25b, 25c) 및 게이트 전극(27a, 27b)에 의해 PMOS트랜지스터(PM1, PM21)가 구성된다.

이 경우에, p형 반도체 영역(25b)는 PMOS트랜지스터(PM1)의 드레인 영역과 PMOS트랜지스터(PM21)의 소오스 영역을 겸용하고 있다.

또한, 도 9에서는 각 n형 반도체 영역(24a, 24b, 24c)간, 각 p형 반도체 영역(25a, 25b, 25c)간, 및, 각 n형 반도체 영역(24a, 24b, 24c) 및 p형 반도체 영역(25a, 25b, 25c)와 각 웰 영역 간의 최대 내압을 한꺼번에 도시하고 있다.

도 10, 도 11은 도 8에서 도시하는 PMOS트랜지스터(PM1, PM21) 및 NMOS트랜지스터(NM2, NM22)의 제조공정의 개략을 설명하기 위한 주요부 단면도이다.

이어, 도 10, 도 11을 이용하여 도 8에서 도시하는 PMOS트랜지스터(PM1, PM21) 및 NMOS트랜지스터(NM2, NM22)의 형성방법을 간단히 설명한다.

먼저, 단결정 실리콘으로 이루어지는 p형 반도체 기판(20)을 준비하고, p형 및 n형 영역 결정용 불순물의 선택적 이온 주입에 의해, 제 1n 웰 영역(21a), 제 2n 웰 영역(21b), p 웰 영역(22) 및 제 3n 웰 영역(23)을 형성한다. (도 10(A))

여기서, 제 1n 웰 영역(21a), 제 2n 웰 영역(21b) 및 제 3n 웰 영역(23)은 n형 영역 결정용 불순물로서 인(P)을 사용하고, 제 1n 웰 영역(21a) 및 제 2n 웰 영역(21b)에 있어서는 불순물의 도입량은 5.4×10¹²[atoms/㎠]정도, 제 3n 웰 영역(23)에 있어서는 불순물의 도입량은 10×10¹²[atoms/㎠]정도로 한다.

또, p웰 영역(22)는 p형 영역 결정용 불순물로서 불화 보론(BF₂)을 사용하고, 불순물의 도입량을 1.1×10¹³[atoms/㎠]정도로 한다.

이어, 주지의 선택 산화법에 의해, 상기 p형 반도체 기판(20)의 소자 분리 영역의 주면 상에 산화 규소막으로 형성되는 필드 절연막(30)을 형성한다. (도 10(B))

이어, 열산화 처리를 행하여, p 웰 영역(22) 및 제 3n 웰 영역(23) 각각의 주면 상에 산화 규소막으로 형성된 게이트 전극 절연막(31)을 형성하고, 이어, 게이트 전극 절연막(31)상에, 예를 들어, CVD법으로 다결정 규소(폴리 실리콘)막(32)를 퇴적한다. (도 10(C), 도 10(D))

이어, 이 다결정 규소막(32)에 패터닝을 실시하여, p 웰 영역(22) 및 제 3n 웰 영역(23)의 각각의 게이트 전극 절연막(31)상에 게이트 전극(26a, 26b, 27a, 27b)를 형성한다. (도 10(E))

이어, p형 반도체 기판(20)상에 마스크(33)을 형성한다. 이 마스크(33)은 제 3n 웰 영역(23) 및 p 웰 영역(22)의 일부에 개구를 가지고, p 웰 영역(22)의 남은 영역을 덮는, 예를 들어, 포토 레지스트막으로 형성된다. 이 포토 레지스트막은 예를 들어 회전 도포법으로 도포되고, 베이크 처리를 행한 후, 노광처리, 현상처리 등이 행하여져서 형성된다.

이어, 이 마스크(33) 및 게이트 전극(27a, 27b)를 불순물 도입 마스크로 하여, 이온 주입법으로 p형 영역 결정용 불순물을 도입하고, 어닐 처리를 행하여, p형 반도체 영역(25a, 25b, 25c, 25d)를 형성한다. 여기서, 이 불순물로서는 불화 보론(BF₂)를 사용하고, 또, 이온 주입을 2회로 나누어 행하고, 먼저 불순물의 도입량이 3.0×10¹⁴[atoms/㎠]정도인 p형 반도체 영역을 형성하고, 이어, 불순물의 도입량이 2.0×10¹⁵[atoms/㎠]정도인 p형 반도체 영역을 형성한다.

즉, p형 반도체 영역(25a, 25b, 25c, 25d)는 불순물 농도가 짙은 p형 반도체 영역이 불순물 농도가 옅은 p형 반도체 영역으로 둘러싸이도록 형성되고, 이로써 불순물 농도의 경사를 완만하게 하여, 웰 영역과의 내압을 향상시키도록 하고 있다. (도 11(A))

이어, 마스크(33)를 제거한 후, p형 반도체 기판(20)상에 마스크(34)를 형성한다. 이 마스크(34)은 p 웰 영역(22) 및 제 3n 웰 영역(23)의 일부에 개구를 갖고, 제 3n 웰 영역(23)의 남은 영역을 덮는, 예를 들어 포토 레지스터막으로 형성된다.

이어, 이 마스크(34) 및 게이트 전극(26a, 26b)를 불순물 도입 마스크로 하여, 이온 주입법으로 n형 영역 결정용 불순물을 도입하고, 어닐 처리를 행하여, n형 반도체 영역(24a, 24b, 24c, 24d)를 형성한다. 여기서, 상기 공정과 동일하게, 이온주입을 2회로 나누어 행하고, 먼저, 불순물로서 인을 사용하여, 불순물 도입량이 3.0×10¹³[atoms/㎠]정도인 n형 반도체 영역을 형성하고, 이어, 불순물로서 비소(As)를 사용하고, 불순물의 도입량이 3.0×10¹⁵[atoms/㎠]정도인 n형 반도체 영역을 형성한다.

즉, n형 반도체 영역(24a, 24b, 24c, 24d)는 불순물 농도가 짙은 n형 반도체 영역이 불순물 농도가 옅은 n형 반도체 영역으로 둘러싸이도록 형성되고, 이로써 불순물 농도 경사를 완만하게 하여, 웰 영역과의 내압을 항상시키도록 하고 있다. (도 11(B))

이어, 도 11(C)에서 도시하듯이, 마스크(34)를 제거한 후에, p형 반도체 기판(20)상에 산화 규소막으로 형성되는 층간 절연막(35)를 형성하고, 이 층간 절연막(35)에 n형 반도체 영역(24a, 24c, 24d) 및 p형 반도체 영역(25a, 25c, 25d)의 표면이 노출하는 접속공(36)을 형성한다. (도 11(D))

이어, p형 반도체 기판(20)상에 알루미늄을 증착한 후에, 배선 이외의 알루미늄을 엣칭에 의해 제거한다. (도 11(E))

이상 설명한 바와 같이, 본 발명의 1 실시예에 의하면, 그 양끝에 10 ~ 20V의 전압이 인가되는 스위치부(2)(264)의 스위칭 소자로서 소오스·드레인간 내압이 10V인 MOS트랜지스터를 사용할 수 있고, 스위치부(2)(264)의 스위칭 소자로서 소오스·드레인간 내압이 20V인 고 내압 MOS트랜지스터를 사용하는 경우에 비해, 스위치부(2)(264)의 면적을 작게 할 수 있어, 이로써, 드레인 드라이버(130)의 칩 사이즈를 작게 하는 것이 가능해지고, 이에 따라, 액정표시모듈(LCM)의 비용을 저감하는 것이 가능해진다.

이어, 본 발명의 1 실시예의 고 전압용 디코더 회로(278)에 대해 도 12를 이용하여 설명한다.

도 12는 본 발명의 1 실시예의 고 전압용 디코더 회로(278)의 일예의 회로구성을 도시한 회로도이다.

또한, 도 12에는 정극성 계조 전압 생성회로(151a)의 개략 회로 구성도 함께 도시하고 있다.

상기 도면에서 도시하듯이, 정극성 계조 전압 생성회로(151a)는 정극성 생성회로(121)로부터 입력되는 정극성의 5값의 계조 기준 전압(V"0 ~ V"4)에 기초하여 정극성의 33계조의 제 1 계조 전압을 생성한다.

이 경우, 액정층에 인가하는 전압과 투과율과의 관계는 리니어하지 않고, 도 29에서 도시하듯이, 투과율이 높은 곳 및 낮은 곳에서는 액정층에 인가하는 전압에 대한 투과율의 변화는 적고, 그 중간이 되는 곳에서는 투과율의 변화가 크다.

따라서, 이 정극성의 5값의 계조 기준 전압(V"0 ~ V"4)은 중간조 부근(V"2 ~ V"3)에서는 차가 작고, 그 이외의 (V"1 ~ V"2, V"3 ~ V"4)에서 차가 크게 설정되고, 또, 정극성 계조 전압 생성회로(151a)를 구성하는 저항 분압 회로의 각 분압 저항은 액정층에 인가하는 전압과 투과율과의 관계에 맞추어 소정의 중량 부과가 이루어지고 있다.

또한, 도 12의 정극성 계조 전압 생성회로(151a)에서는 정극성의 5값의 계조 기준 전압(V"0 ~ V4)간을 8분압하여, 33계조의 제 1 계조 전압을 생성하도록 하고 있으나, 이것에 한정되는 것이 아니라, 정극성의 5값의 계조 기준 전압(V"0 ~ V"4)간의 분압 비는 액정층에 인가하는 전압과 투과율과의 관계에 맞추어 적절히 변경하여도 좋다.

고 전압용 디코더 회로(278)은 33계조의 제 1 계조 전압이 서로 이웃하는 제 1 계조 전압(VOUTA, VOUTB)를 선택하는 디코더 회로(301)과, 이 디코더 회로(301)에서 선택된 제 1 계조 전압(VOUTA)를 단자(P1) 또는 단자(P2)에, 또, 이 디코더 회로(301)에서 선택된 제 1 계조 전압(VOUTB)를 단자(P2) 또는 (P1)에 출력하는 멀티플렉서(302)와, 이 멀티플렉서(302)로부터 출력되는 서로 이웃하는 제 1 계조 전압(VOUTA, VOUTB)간의 전위차(△V)를 분압하고, 이 전위차(△V)의 1/8△V, 2/8△V, 3/8△V, 4/8(1/2)△V, 5/8△V, 6/8△V, 7/8△V, 8/8(=1)△V의 전압을 생성하는 제 2 계조 전압 생성회로(303)을 갖는다.

디코더회로(301)는 홀수 번째의 제 1 계조 전압 중으로부터 8비트의 표시 데이터의 상위 5비트(D3 ~ D7)에 대응하는 제 1 계조 전압을 선택하는 제 1 디코더 회로(311)과, 짝수 번째의 제 1 계조 전압 중으로부터 8비트의 표시 데이터의 상위 4비트(D4 ~ D7)에 대응하는 제 1 계조 전압을 선택하는 제 2 디코더 회로(312)로 구성된다.

제 1 디코더 회로(311)은 8비트의 표시 데이터의 상위 5비트(D3 ~ D7)에 의해, 제 1 번째의 제 1 계조 전압(V1)과 제 33 번째의 제 1 계조 전압(V33)을 1회, 제 3 번째의 제 1 계조 전압(V3) 내지 제 31 번째의 제 1 계조 전압(V31)을 각각 연속하여 2회 선택하도록 구성된다.

그러나, 제 2 디코더 회로(312)는 8비트의 표시 데이터의 상위 4비트(D4 ~ D7)에 의해 제 2 번째의 제 1 계조 전압(V2) 내지 제 32 번째의 제 1 계조 전압(V32)를 1회 선택하도록 구성된다.

또한, 도 12에 있어서, ○는 데이터 비트가 로우 레벨에서 온이 되는 스위치 소자(예를 들어, PMOS트랜지스터)이다.

여기서, V"0 ＜ V"2 ＜ V"3 ＜ V"4이기 때문에, 표시 데이터의 4비트(D3)의 비트값이 L레벨인 경우, 계조 전압(VOUTA)로서 (VOUTB)의 계조 전압보다도 저 전위의 계조전압이 출력되고, 또, 표시 데이터의 4비트(D3)의 비트값이 H레벨인 경우, 계조 전압(VOUTA)로서 (VOUTB)의 계조 전압보다도 고 전위의 계조전압이 출력된다.

따라서, 이 표시 데이터의 4비트(D3)째의 비트값이 H레벨 및 L레벨인 것에 따라 멀티플렉서(302)를 절환하고, 표시 데이터의 4비트(D3)째의 비트값이 L레벨일 때 단자(P1)에 (VOUTA)의 계조전압을, 단자(P2)에 (VOUTB)의 계조전압을 출력하고, 또, 표시 데이터의 4비트(D3)째의 비트값이 H레벨일 때 단자(P1)에 (VOUTB)의 계조전압을, 단자(P2)에 (VOUTA)의 계조전압을 출력한다.

이로써, 단자(P1)의 계조 전압을 (Va), 단자(P2)의 계조전압을 (Vb)라 할 때, 항상 Va＜Vb로 할 수 있어, 제 2 계조전압 생성회로(303)의 설계가 간단해 진다.

도 13은 도 12에서 도시하는 제 2 계조전압 생성회로(303)의 회로구성의 일예를 도시하는 회로도이다.

제 2 계조전압 생성회로(303)은 단자(P2)와 앰프회로(고전압용 앰프회로(271))의 입력단과의 사이에 접속되는 콘덴서(Co1)과, 한쪽 끝이 앰프회로의 입력단에 접속되고, 다른 끝이, 스위치 소자(S01)을 매개로 하여 단자(P1)에, 또, 스위치 소자(S02)를 매개로 하여 단자(P2)에 접속되는 콘덴서(Co2)와, 한쪽 단이 앰프회로의 입력단에 접속되고, 다른 끝이, 스위치 소자(S11)을 매개로 하여 단자(P1)에, 또, 스위치 소자(S12)를 매개로 하여 단자(P2)에 접속되는 콘덴서(Co3)과, 한쪽 끝이 앰프회로의 입력단에 접속되고, 다른 끝이, 스위치 소자(S21)을 매개로 하여 단자(P1)에, 또, 스위치 소자(S22)를 매개로 하여 단자(P2)에 접속되는 콘덴서(Co4)와, 단자(P2)와 앰프의 입력단과의 사이에 접속되는 스위치 소자(SS1)을 갖는다.

여기서, 콘덴서(Co1)과 콘덴서(Co2)의 용량값은 동일, 콘덴서(Co3)의 용량값은 콘덴서(Co1) 용량값의 2배의 용량값, 콘덴서(Co4)의 용량값은 콘덴서(Co1) 용량값의 4배의 용량값으로 된다.

또, 도 13에서 도시하듯이, 스위치 소자(SS1)은 리세트 펄스(/CR)에 의해 제어되고, 각 스위치 소자(S01, S02, S11, S12, S21, S22)는 리세트 펄스(/CR), 타이밍 펄스(/TCK), 표시 데이터의 하위 3비트(D0 ~ D2)가 입력되는 스위치 제어회로(SG1 ~ SG3)로 제어된다.

각 스위치 제어회로(SG1 ~ SG3)은 낸드회로(NAND), 앤드회로(AND) 및 노아회로(NOR)를 구비한다. 표 2에서 이 낸드회로(NAND), 앤드회로(AND) 및 노아회로(NOR)의 진리값표를 도시한다.

/CR	/TCK	/D	NAND	AND	NOR	Sn1	Sn2
L	H	＊	H	L	L	OFF	ON
H	H	＊	H	L	H	OFF	OFF
	L	H	L	L	H	ON	OFF
		L	H	H	L	OFF	ON

＊는 표시 데이터에 관계없음을 나타낸다.

이 표 2를 이용하여, 이 제 2 계조전압 생성회로(303)의 동작을 간단히 설명한다. 먼저, 리세트 펄스(/CR)이 L레벨이면, 스위치(SS1)은 온, 또, 노아회로(NOR)에는 H레벨의 리세트 펄스(/CR)이 입력되기 때문에, 노아회로(NOR)의 출력은 L레벨이 되고, 각 스위치 소자(S02, S12, S22)는 온이 된다.

이 경우에, 타이밍 펄스(/TCK)는 H레벨이고, 낸드회로(NAND)에는 L레벨의 타이밍 펄스(/TCK)가 입력되기 때문에, 낸드회로(NAND)의 출력은 H레벨이 되고, 각 스위치 소자(S01, S11, S21)는 오프가 된다. 이로써, 각 콘덴서(Co1 ~ Co4)의 양끝은 단자(P2)에 접속되기 때문에, 각 콘덴서(Co1 ~ Co4)는 충방전되어, 그 전위차가 0볼트의 상태로 된다.

이어, 리세트 펄스(/CR)이 H레벨이고, 타이밍 펄스(/TCK)가 L레벨이 되면, 표시 데이터의 하위 3비트(D0 ~ D2)의 각각의 비트값에 따라, 각 스위치 소자(S01, S02, S11, S12, S21, S22)는 온 또는 오프가 된다.

이로써, 단자(P1)의 계조전압(Va), 단자(P2)의 계조전압(Vb), (Va)와 (Vb)와의 전위차를 △V라고 할 때, 이 제 2 계조전압 생성회로(303)으로부터 Va+1/8△V, Va+2/8△V, …Vb(Va+8/8△V)의 계조전압이 출력된다.

풀 디코더 방식의 고전압용 디코더회로(278)를 사용하여, 256 계조표시를 행하는 경우에는 256 계조 마다에 16개의 트랜지스터가 필요해지기 때문에, 각 드레인 신호선(D)당 MOS트랜지스터의 총수는 4096개(256×16)가 된다.

따라서, 디코더부(261)이 점하는 면적이 증가하여, 상기 드레인 드라이버를 구성하는 반도체 집적회로(IC 칩)의 칩 사이즈가 커진다고 하는 문제점이 있었다.

본 발명의 1 실시예의 고전압용 디코더회로(278)에서, 디코더회로를 구성하는 스위칭소자는 제 1 디코더회로(311)에서 160(=(17+15)×5), 제 2 디코더회로(312)에서 64(=4×16)이기 때문에, 각 드레인 신호선(D)당 디코더회로를 구성하는 스위칭소자(MOS트랜지스터)의 총수는 224가 되고, 종래예의 각 드레인 신호선(D)당 MOS트랜지스터의 총수 4096개에 비해 대폭으로 적게 하는 것이 가능해진다.

또, 스위칭소자를 감소시킴으로써, 드레인 드라이버(130)의 내부 전류를 저감시킬 수 있기 때문에 액정표시 모듈(LCM)전체의 소비전력을 저감할 수 있어, 이로써 액정표시 모듈(LCM)의 신뢰성을 향상시키는 것이 가능해진다.

또한, 저전압용 디코더회로(279)도 상기 고전압용 디코더회로(278)과 동일하게 구성할 수 있고, 이 경우에 부극성 계조전압 생성회로(151b)는 부전압 생성회로(122)로부터 입력되는 부극성 5값의 계조기준전압(V"5 ~ V"9)에 기초하여 부극성의 33계조의 제 1 계조전압을 생성한다.

여기서, 부극성 계조전압 생성회로(151b)를 구성하는 저항분압회로의 각 분압저항은 액정층에 인가하는 전압과 투과율과의 관계에 맞추어 소정의 중량 부과가 이루어진다.

이 저전압용 디코더회로(279)에서는 V"5＞V"6＞V"7＞V"8＞V"9가 되기 때문에, 단자(P1)의 계조전압을 (Va), 단자(P2)의 계조전압을 (Vb)라 할 때, 항상 Va＞Vb가 된다.

도 14는 본 발명의 1 실시예의 고전압용 디코더회로(278)의 다른 예의 회로구성을 도시한 회로도이고, 도 15는 도 14에서 도시하는 고전압용 디코더회로(278)을 구성하는 MOS트랜지스터의 게이트 폭을 설명하기 위한 모식도이다.

또한, 도 12에 있어서, ○는 PMOS트랜지스터를 ●는 NMOS트랜지스터를 도시하고 있다.

상기 도 12에서 도시하는 고전압용 디코더회로(278)에 있어서, 각 디코더 행 마다에 동일한 전압이 게이트 전극에 인가되는 MOS트랜지스터는, 표시데이터가 상위 비트일수록 연속되어 있다.

따라서, 이 각 MOS트랜지스터 열 마다에 동일한 전압이 게이트 전극에 인가되고, 또한 각 디코더 행 마다에 연속되는 MOS트랜지스터를 1개의 MOS트랜지스터로 치환해도 기능적으로는 아무 문제도 없다.

본 발명의 1 실시예는 이 각 행 마다에 동일한 전압이 게이트 전극에 인가되고, 또한 각 디코더 행 마다에 연속되는 MOS트랜지스터를 1개의 MOS트랜지스터로 치환한 것이다.

또한, 본 발명의 1 실시예에서는 도 15에서 도시하듯이, 최소 사이즈의 MOS트랜지스터의 게이트 폭을 W라 할 때, 그 최소 사이즈 MOS트랜지스터의 상위 MOS트랜지스터 열의 MOS트랜지스터의 게이트 폭을 2W, 그리고 그 더 상위 MOS트랜지스터 행의 MOS트랜지스터의 게이트 폭을 4W와, 표시데이터의 상위 비트가 게이트전극에 인가되는 MOS트랜지스터(상위 비트측의 MOS트랜지스터)의 게이트 폭(W)를 최소 사이즈의 MOS트랜지스터의 게이트 폭의 2의 (m-j)승으로 하고 있다.

여기서, m은 표시데이터의 비트수, j는 최소 사이즈의 MOS트랜지스터로 구성되는 비트 중에서 최상위 비트의 비트번호이다.

본 발명의 1 실시예에서 최소 사이즈의 MOS트랜지스터의 저항을 R이라 할 때, 각 디코더 행의 MOS트랜지스터의 합성저항은 디코더회로(311)에서 약 2R(≒R+R/2+R/4+R/8+R/16), 디코더회로(312)에서 약 2R(≒R+R/2+R/4+R/8)이 된다.

또한, 도 12에서, 최소 사이즈의 MOS트랜지스터의 저항을 R이라 하였을 때의, 각 MOS트랜지스터 열의 MOS트랜지스터의 저항을 함께 도시하고 있다.

이 경우 도 12에서 도시하는 고전압용 디코더회로(278)에서는, 최소 사이즈의 MOS트랜지스터의 저항을 R이라 할 때, 각 디코더 행의 MOS트랜지스터의 합성저항은 디코더회로(311)에서 5R(=R+R+R+R+R), 디코더회로(312)에서 4R(=R+R+R+R)이 된다.

따라서, 도 14에서 도시하는 고전압용 디코더회로(278)에서는 각 디코더 행의 MOS트랜지스터의 합성저항을 저감할 수 있고, 제 2 계조전압 생성회로(303)을 구성하는 각 콘덴서에 전하를 재배분할 때 대전류의 충방전을 흘릴 수 있기 때문에, 디코더회로를 고속화할 수 있음과 동시에 디코더회로(311)과 디코더회로(312)와의 합성저항값을 동등하게 할 수 있기 때문에, 생성되는 2계조의 속도차를 저감할 수 있다.

또, 일반적으로 MOS트랜지스터에서는 기판·소오스간 전압(V_BS)에 의해 한계치 전압(V_T)가 정의 방향으로 변화하고, 그에 따라, 드레인전류(I_DS)가 감소한다. 즉, MOS트랜지스터의 온 저항이 증대한다.

따라서, 도 14에서 도시하는 고전압용 디코더회로(278)에서는, 본 도면에서 도시하듯이, 기판·소오스간 전압(V_BS)가 동등해지는 계조전압(도 14에서는 V16(또는 V18), V15(또는 V17)의 계조전압)을 경계로 하여, PMOS트랜지스터 영역과 NMOS트랜지스터 영역으로 분리하도록 하고 있다.

이로써, 도 14에서 도시하는 고전압용 디코더회로(278)에서는, 디코더회로를 구성하는 MOS트랜지스터에서의 기판 바이어스 효과에 의한 저항 증대를 억제할 수 있다.

도 16은 본 발명의 1 실시예의 저전압용 디코더회로(279)의 일예의 회로구성을 도시하는 회로도이다.

본 도면에서 도시하듯이, 저전압용 디코더회로(279)는 도 16에서 도시하는 고전압용 디코더회로(278)과 동일하게 구성할 수 있다.

단, 각 전압은 V1＞V2＞V3 …… ＞V32＞V33이 된다.

저전압용 디코더회로(279)에서는 기판·소오스간 전압(V_BS)가 동등해지는 계조전압(도 16에서는 V16(또는 V18), V15(또는 V17)의 계조전압)을 경계로 하여 PMOS트랜지스터 영역과 NMOS트랜지스터 영역을 분리할 시, PMOS트랜지스터 영역과 NMOS트랜지스터 영역이 고전압용 디코더회로(278)과 반대로 되어 있다.

또한, 도 12 내지 도 16에서 도시하는 디코더회로에 있어서, 디코더회로(301)을 구성하는 각 MOS트랜지스터는 고내압 MOS트랜지스터로 구성되거나, 또는 게이트 전극부만 고내압구조로 한 MOS트랜지스터로 구성된다.

게다가, 디코더회로(301)의 저비트 측의 MOS트랜지스터는 드레인·소오스간 내압이 낮은 MOS트랜지스터를 사용할 수 있고, 이 경우에는 디코더회로(301) 부분의 사이즈를 보다 작게 하는 것이 가능해진다.

또, 제 2 계조전압 생성회로(303)은 콘덴서를 대신하여 저항을 사용하는 것도 가능하나, 이 경우에는 고저항값의 저항을 사용하고, 게다가, 각 저항의 저항값의 대소관계는 콘덴서와 반대로 할 필요가 있다.

예를 들어, 도 13에서 도시하는 제 2 계조전압 생성회로(303)에 있어서, 콘덴서를 대신하여 저항을 사용하는 경우, 콘덴서(Co1) 및 콘덴서(Co2)와 치환되는 저항의 저항값은 콘덴서(Co4)와 치환되는 저항의 저항값의 4배의 저항값, 콘덴서(Co3)과 치환되는 저항의 저항값은 콘덴서(Co4)와 치환되는 저항의 저항값의 2배의 저항값으로 할 필요가 있다.

도 17은 본 발명의 1 실시예의 스위치부(2)(264)의 1 스위치회로의 회로구성을 도시한 회로도이다.

본 발명의 1 실시예는 각 MOS트랜지스터(PM1, PM2, NM1, NM2) 및 전압강하용의 각 MOS트랜지스터(PM21, PM22, NM21, NM22)가 형성되는 p웰영역(22) 및 제 3n 웰영역(23)에 일정한 바이어스 전압이 인가되고 있는 점에서, 상기 본 발명의 실시예와 상이하나, 그 이외의 구성은 상기 본 발명의 실시예와 동일하다.

도 18은 도 17에서 도시한 PMOS트랜지스터(PM1, PM21) 및 NMOS트랜지스터(NM2, NM22)의 단면구조를 도시하는 주요부 단면도이다.

본 도면에서 도시하듯이, p형 반도체기판(20)에 제 1n 웰영역(21)이 형성되고, 이 제 1n 웰영역(21)내에 p웰영역(22)와 제 3n 웰영역(23)이 형성된다. 여기서, p형 반도체기판(20) 및 p웰영역(22)에는 -5V의 전압이, 또, 제 1n 웰영역(21) 및 제 3n 웰영역(23)에는 10V의 전압이 인가된다.

또한, 도 18에서는 각 n형 반도체영역(24a, 24b, 24c) 사이, 각 p형 반도체영역(25a, 25b, 25c) 사이, 및, 각 n형 반도체영역(24a, 24b, 24c) 및 p형 반도체영역(25a, 25b, 25c)와 각 웰영역과의 사이의 최대 내압을 함께 도시하고 있다.

상기 본 발명의 1 실시예의 스위치 회로에서는 p웰영역(22)는 NMOS트랜지스터(NM1, NM2)의 소오스영역(도 18의 24a)와 동전위이고, p웰영역(22)에는 저전압용 앰프회로(272)의 출력전압이 인가된다.

또, 제 3n 웰영역(23)은 PMOS트랜지스터(PM1, PM2)의 소오스영역(도 18의 25a)와 동전위이고, 제 3n 웰영역(23)에는 고전압용 앰프회로(271)의 출력전압이 인가된다.

따라서, 상기 본 발명의 1 실시예의 스위치회로에서는 노이즈 등의 영향에 의해 스위치회로의 출력전압(드레인신호(D)에 공급되는 계조전압)이 변동하면, 래치앰프현상이 일어나기 쉬운 결점이 있으나, 본 발명의 1 실시예에서는 p웰영역(22) 및 제 3n 웰영역(23)이 일정한 전압이 인가되기 때문에, 래치앰프현상이 일어나기 어렵게 하는 것이 가능하다.

도 19는 본 발명의 1 실시예의 스위치부(2)(264)의 1 스위치회로의 회로구성을 도시하는 회로도이다.

본 발명의 1 실시예는 각 PMOS트랜지스터(PM1, PM2)에 NMOS트랜지스터(NM31, NM32)가, 또, 각 NMOS트랜지스터(NM1, NM2)에 PMOS트랜지스터(PM31, PM32)가 병렬로 접속되어 있는 점에서, 상기 본 발명의 실시예와 상이하다.

NMOS트랜지스터(NM31, NM32)의 게이트 전극에는 PMOS트랜지스터(PM1, PM2)의 게이트 전극에 인가되는 전압이 반전된 전압이 인가되고, NMOS트랜지스터(NM31, NM32)는 PMOS트랜지스터(PM1, PM2)와 동기로 온·오프된다.

동일하게, PMOS트랜지스터(PM31, PM32)의 게이트 전극에는 NMOS트랜지스터(NM1, NM2)의 게이트 전극에 인가되는 전압이 반전된 전압이 인가되고, PMOS트랜지스터(PM31, PM32)는 NMOS트랜지스터(NM1, NM2)와 동기로 온·오프된다.

도 20은 도 19에서 도시한 PMOS트랜지스터(PM1, PM21, PM32) 및 NMOS트랜지스터(NM2, NM22, NM31)의 단면구조를 도시한 주요부 단면도이다.

본 도면에서 도시하듯이, p형 반도체 기판(20)에 제 1n 웰영역(21a)가 형성되고, 이 제 1n 웰영역(21a)내에 제 1p 웰영역(22a)와 제 4n 웰영역(23b)가 형성된다. 여기서, p형 반도체 기판(20) 및 제 1p 웰영역(22a)에는 -5V의 전압이, 또, 제 1n 웰영역(21a) 및 제 4n 웰영역(23b)에는 5V의 전압이 인가된다.

이 제 4n 웰영역(23b)에 형성된 각 p형 반도체 영역(25e, 25f, 24c) 및 게이트 전극(26c)에 의해 PMOS트랜지스터(PM32)가 구성된다.

동일하게, p형 반도체 기판(20)에 제 2n 웰영역(21b)가 형성되고, 이 제 2n 웰영역(21b)내에 제 3n 웰영역(23a) 및 제 2p 웰영역(22b)가 형성된다. 여기서, 제 2n 웰영역(21b) 및 제 3n 웰영역(23a)에는 10V의 전압이, 또, 제 2p 웰영역(22b)에는 0V의 전압이 인가된다.

이 제 2p 웰영역(22b)내에 형성된 각 n형 반도체 영역(24e, 24f) 및 게이트 전극(27c)에 의해 NMOS트랜지스터(NM31)이 구성된다.

또한, 도 20에는 각 n형 반도체 영역(24a, 24b, 24c, 24e, 24f) 간, 각 p형 반도체 영역(25a, 25b, 25c, 25e, 25f) 간, 및, 각 n형 반도체 영역(24a, 24b, 24c, 24e, 24f) 및 p형 반도체 영역(25a, 25b, 25c, 25e, 25f)과 각 웰영역과의 사이의 최대 내압을 합쳐서 도시하고 있다.

상기 본 발명의 실시예의 스위치회로에서는 p웰영역(22) 및 제 3n 웰영역(23)이 일정한 전압이 인가되기 때문에, 래치앰프현상이 일어나기 어렵게 하는 것이 가능하다.

그러나, 일반적으로 MOS트랜지스터에서는 기판·소오스간 전압(V_BS)에 의해 한계치 전압(V_T)가 정의 방향으로 변화하고(소위, 기판 바이어스 효과), 이로써 드레인 전류(I_DS)가 감소하고, 즉, MOS트랜지스터의 온 저항이 증대한다.

그리고, 상기 본 발명의 실시예에서는 각 PMOS트랜지스터(PM1, PM2) 및 각 NMOS트랜지스터(NM1, NM2)의 소오스 전압과 웰 전압이 동전위가 아니기 때문에, 기판 바이어스 효과에 의해 MOS트랜지스터의 온 저항이 증대하는 결점을 갖고 있다.

그러나, 본 발명의 1 실시예에서는 각 PMOS트랜지스터(PM1, PM2)에 NMOS트랜지스터(NM31, NM32)를, 또, 각 NMOS트랜지스터(NM1, NM2)에 PMOS트랜지스터(PM31, PM32)를 병렬로 접속하도록 하였기 때문에, 기판 바이어스 효과에 의해 MOS트랜지스터의 온 저항이 증대하는 것을 억제하는 것이 가능해진다.

도 21은 본 발명의 1 실시예의 스위치부(2)(264)의 1 스위치회로의 회로구성을 도시한 회로도이다.

본 발명의 1 실시예는 온 상태에 있는 각 MOS트랜지스터(PM1, PM2, NM1, NM2)에 직렬로 연결되는 전압 강하용의 각 MOS트랜지스터(PM21, PM22, NM21, NM22)의 게이트 전압을, 고전압용 앰프회로(271) 및 저전압용 앰프회로(272)로부터 출력되는 계조전압의 전압값에 따라 2단계로 절환하도록 한 점에서, 상기 본 발명의 실시예와 상이하다.

도 22는 도 21에서 도시하는 PMOS트랜지스터(PM1, PM21, PM32) 및 NMOS트랜지스터(NM2, NM22, NM31)의 단면구조를 도시하는 주요부 단면도로, 본 도면은 PMOS트랜지스터(PM21) 및 NMOS트랜지스터(NM22)의 게이트 전압에 인가되는 전압이 가변되는 것 이외는, 도 20과 동일하다.

도 21에서 도시하는 각 낸드회로(NAND3, NAND4) 및 노아회로(NOR3, NO4)의 진리값표와, 각 MOS트랜지스터(PM1, PM2, NM1, NM2)의 온·오프상태 및 각 MOS트랜지스터(PM21, NM22)의 게이트 전극에 인가되는 전압값을, 표 3 및 표 4에서 도시한다.

M	PM1(NM31)	PM2(NM31)	NM1(NM31)	NM2(NM31)
H	OFF	ON	OFF	ON
L	ON	OFF	ON	OFF

M	D7(Yn)	D7(Yn+1)	NAND3	NOR3	NAND4	NOR4	PM21	PN22	NM21	NM22
M	H	H	H	L	H	L	0V	OV	5V	5V
	L	L	H	H	L	L	0V	-5V	5V	10V
L	H	H	H	L	H	L	OV	0V	5V	5V
	L	L	L	L	H	H	-5V	0V	10V	5V

또한, 도 21에 있어서, 고 내압 MOS트랜지스터로 구성된 인버터(HINV1, HINV2)는 레벨시프트된 출력신호를 출력한다. 즉, 인버터(HINV1, HINV2)는 레벨시프트회로를 겸용하고 있다.

표 3에서 알 수 있듯이, 교류화신호(M)이 H레벨일 때, PMOS트랜지스터(PM2) 및 NMOS트랜지스터(NM2)가 온이 된다.

또, 표 4에서 알 수 있듯이, 온 상태의 PMOS트랜지스터(PM2)에 직렬로 접속되는 PMOS트랜지스터(PM22)의 게이트 전극에는, 드레인 신호선(Yn+3)에 대응하는 표시 데이터의 최상위 비트(D7)의 비트값이 H레벨일 때 0V의 전압이 인가되고, 드레인 신호선(Yn+3)에 대응하는 표시 데이터의 최상위 비트(D7)의 비트값이 L레벨일 때 -5V의 전압이 인가된다.

또, 표 3에서 알 수 있듯이, 교류화 신호(M)이 L레벨일 때, PMOS트랜지스터(PM2)는 오프가 되나, 그 경우에는 표 4에서 알 수 있듯이, PMOS트랜지스터(PM22)의 게이트 전극에는 표시 데이터의 최상위 비트(D7)의 비트값에 관계없이, 0V의 전압이 인가된다.

동일하게, 온 상태의 NMOS트랜지스터(NM2)에 직렬로 접속된 NM0S트랜지스터(NM22)의 게이트 전극에는, 드레인 신호선(Yn)에 대응하는 표시 데이터의 최상위 비트(D7)의 비트값이 H레벨일 때 5V의 전압이 인가되고, 드레인 신호선(Yn)에 대응하는 표시 데이터의 최상위 비트(D7)의 비트값이 L레벨일 때에 10V의 전압이 인가된다.

또, 표 3에서 알 수 있듯이, 교류화 신호(M)이 L레벨일 때 NMOS트랜지스터(NM2)는 오프가 되나, 그 경우에는 표 4에서 알 수 있듯이, NMOS트랜지스터(NM22)의 게이트 전극에는 표시 데이터의 최상위 비트(D7)의 비트값에 관계없이, 5V의 전압이 인가된다.

이와 같이, 본 발명의 1 실시예에서는 고전압용 앰프회로(271)로부터 출력되는 출력전압(V1in)은 아래의 수학식 2로 표시된다.

(단, V1max는 고전압용 앰프회로(271)로부터 출력되는 최대 출력전압, V1min은 고전압용 앰프회로(271)로부터 출력되는 최소 출력전압, V1g는 0V의 바이어스전압)

고전압용 앰프회로(271)로부터 출력되는 출력전압(V1in)이 상기 수학식 2을 만족하는 경우에, 온 상태에 있는 각 PMOS트랜지스터(PM1, PM2)에 직렬로 접속되는 전압강하용의 각 PMOS트랜지스터(PM21, PM22)의 게이트 전극에 -5V의 바이어스 전압을 인가하고, 또, 고전압용 앰프회로(271)로부터 출력되는 출력전압(V1in)이 상기 수학식 2을 만족하는 경우에, 온 상태에 있는 각 PMOS트랜지스터(PM1, PM2)에 직렬로 접속되는 전압강하용의 각 PMOS트랜지스터(PM21, PM22)의 게이트 전극에 0V의 바이어스 전압을 인가한다.

동일하게, 저전압용 앰프회로(272)로부터 출력되는 출력전압(V2in)은 아래의 수학식 3로 표시된다.

(단, V2max는 저전압용 앰프회로(272)로부터 출력되는 최대 출력전압, V2min은 저전압용 앰프회로(272)로부터 출력되는 최소 출력전압, V2g는 5V의 바이어스 전압)

저전압용 앰프회로(272)로부터 출력되는 출력전압(V2in)이 상기 수학식 3를 만족하는 경우에, 온 상태에 있는 각 NMOS트랜지스터(NM1, NM2)에 직렬로 접속되는 전압강하용의 각 NMOS트랜지스터(NM21, NM22)의 게이트 전극에 10V의 바이어스 전압을 인가하고, 또, 저전압용 앰프회로(272)로부터 출력되는 출력전압(V2in)이 아래의 수학식 4를 만족하는 경우에, 온 상태에 있는 각 NMOS트랜지스터(NM1, NM2)에 직렬로 접속되는 전압강하용의 각 NMOS트랜지스터(NM21, NM22)의 게이트 전극에 5V의 바이어스 전압을 인가한다.

일반적으로 MOS트랜지스터에서는 게이트·소오스간 전압(V_GS)이 작으면 드레인 전류(I_DS)도 적기 때문에, MOS트랜지스터의 온 저항이 증대한다.

그러나, 본 발명의 1 실시예에서는 각 앰프 회로(271, 272)로부터 출력되는 계조전압이 0V에 가까운 전압(수학식 2 및 수학식 3)일 경우, 온 상태에 있는 각 MOS트랜지스터(PM1, PM2, NM1, NM2)에 직렬로 접속되는 전압강하용의 각 MOS트랜지스터(PM21, PM22, NM21, NM22)의 게이트·소오스간 전압(V_GS)을 크게 하도록 하였기 때문에, 각 앰프회로(271, 272)로부터 출력되는 계조전압이 0V에 가까운 전압인 경우에, MOS트랜지스터의 온 저항이 증대하는 것을 억제하는 것이 가능해진다.

또한, 본 발명의 1 실시예에 있어서, 각 앰프회로(271, 272)로부터 출력되는 계조전압의 전압값에 관계없이, 온 상태에 있는 각 MOS트랜지스터(PM1, PM2, NM1, NM2)에 직렬로 접속되는 전압강하용의 각 MOS트랜지스터(PM21, PM22, NM21, NM22)의 게이트·소오스간 전압(V_GS)을 크게 하도록 하여도 좋다.

또, 본 발명의 1 실시예에 있어서, 상기 각 본 발명의 실시예와 동일하게, 출력 이네이블신호(ENB)에 의해, 주사 라인의 절환 기간내에 각 앰프회로(271, 272)의 출력이 각 드레인 신호선(D)에 출력되지 않도록 하는 것도 가능하다.

게다가, 상기 각 본 발명의 실시예의 설명에서, 스위치회로의 제조방법에 대해서는 아무 언급도 하지 않은 것에 있어서도, 물론 상술한 방법으로 제조가능하다.

도 23은 상기 본 발명의 실시예의 액정표시모듈의 조립 완성도로, 액정표시 패널의 표시면측으로부터 본 정면도, 앞측면도, 우측면도, 좌측면도 및 후측면도이다. 도 24는 상기 각 본 발명의 실시예의 액정표시모듈의 조립완성도로, 액정표시패널의 뒷면측으로부터 본 도면이다.

상기 각 본 발명의 실시예의 액정표시모듈은 몰드 케이스(ML), 실드 케이스(SHD)를 구비한다. HLD1, HLD2, HLD3 및 HLD4는 몰드 케이스(ML), 실드 케이스(SHD)에 각각 설치된 부착구멍이다. 해당 액정표시모듈은 이 4개의 부착구멍에 나사등을 통과시켜 노트북PC등에 실장된다.

백 라이트를 구동하기 위한 인버터회로 유니트는 부착구멍(HLD1, HLD2) 사이의 요홈부에 배치되고, 접속 커넥터(LCT), 램프 케이블(LCP1, LCP2)를 매개로 하여 냉음극 형광등(LP)에 구동전압을 공급한다.

컴퓨터 본체측으로부터의 표시 데이터, 표시 제어신호 및 전원은 모듈 뒷측에 위치하는 인터페이스 커넥터(CT1)를 매개로 하여, 인터페이스부(100)에 공급된다.

도 25(a)는 도 23에서 도시하는 액정표시모듈을 I-I선으로 절단한 단면도, 도 25(b)는 도 23에서 도시하는 액정표시모듈을 II-II선으로 절단한 단면도, 도 26(a)는 도 23에서 도시하는 액정표시모듈을 III-III선으로 절단한 단면도, 도 26(b)는 도 23에서 도시한 액정표시모듈을 IV-IV선으로 절단한 단면도이다.

도 25, 도 26에 있어서, (SHD)는 액정표시패널의 주변 및 액정표시패널의 구동회로를 덮는 실드 케이스(상측 케이스)이다. (ML)은 백 라이트 유니트를 수납하는 몰드 케이스(하측 케이스)이다. (LF1) 및 (LF2)는 하측 케이스(ML)을 덮는 제 1 및 제 2 하측 실드 케이스이다.

(WSPC)는 백 라이트 유니트의 주위를 덮는 테두리 스페이서이다. (SUB1) 및 (SUB2)는 액정표시패널을 구성하는 유리기판이다.

도 26에 있어서, 종전계방식의 액정표시패널(10)이면, 유리기판(SUB1)은 박막 트랜지스터(TFT) 및 화소전극(ITO1)이 형성되어 있는 기판, 유리기판(SUB2)는 컬러필터 및 코먼전극(ITO2)가 형성되는 기판이고, 또, 횡전계방식의 액정표시패널(10)이면, 유리기판(SUB1)은 박막 트랜지스터(TFT), 화소전극(ITO1) 및 대향전극(CT)가 형성되어 있는 기판, 유리기판(SUB2)는 컬러필터가 형성되는 기판이다. (FUS)는 봉지부재이고, (BM)은 유리기판(SUB2)에 형성된 차광막, (POL1)은 유리기판(SUB2)에 부착되는 상편광판, (POL2)는 유리기판(SUB1)에 부착되는 하편광판, (VINC1)은 유리기판(SUB2)에 붙여진 시야확대필름, VINC2는 유리기판(SUB2)에 붙여진 시야확대필름이다. 또한, 횡전계방식의 액정표시패널(10)이면, 이 시야확대필름은 반드시 필요하지는 않다.

상기 각 본발명의 실시예에서는 유리기판(SUB1, SUB2)에 시야확대필름(VINC1, VINC2)를 부착함으로써, 사용자가 보는 각도에 따라 콘트라스트가 변화하는 액정표시패널 특유의 문제인 시야 의존성을 없애고 있다.

또한, 시야확대필름(VINC1, VINC2)는 편광판(POL1, POL2)의 외측에 부착해도 좋으나, 시야확대필름(VINC1, VINC2)를 편광판(POL1, POL2)와 유리기판(SUB1, SUB2)의 사이에 설치함으로써, 시야확대효과를 증대할 수 있다.

(LP)는 냉음극 형광등, (LS)는 램프 반사시트, (GLB)는 도광판(導光板), (RFS)는 반사 시트, (SPS)는 프리즘 시트이다. (POR)은 편광 반사판으로, 액정표시패널의 휘도를 향상시키기 위해 설치되어 있다.

편광 반사판(POR)은 특정 편광축의 빛만을 투과시키고, 그 이외의 편광축의 빛은 반사하는 성질을 갖고 있다. 따라서, 편광 반사판(POR)을 투과하는 편광축을 하편광판(POL2)의 편광축과 합치시킴으로써, 종래 하편광판(POL2)에서 흡수되던 빛도, 편광 반사판(POR)과 도광판(GLB) 사이에서 오가고 있는 동안에 하편광판(POL2)을 투과하는 편광빛으로 변화되어 편광반사판(POR)로부터 사출되므로, 액정표시패널의 콘트라스트를 향상시킬 수 있다.

테두리 스페이서(WSPC)는 도광판(GLB)의 주변부를 누르고, 테두리 스페이서(WSPC)의 훅을 몰드 케이스(ML)의 구멍에 끼워 넣음으로써, 도광판(GLB)를 몰드 케이스(ML)에 확실하게 고정하고, 도광판(GLB)이 액정표시패널에 충돌하는 것을 방지하고 있다.

게다가, 확산 시트(SPS), 프리즘 시트(PRS) 및 편광 반사판(POR)도 테두리 스페이서(WSPC)에 의해 꽉 눌려져 있기 때문에, 확산 시트(SPS), 프리즘 시트(PRS) 및 편광 반사판(POR)이 일그러지는 일 없이, 백 라이트 유니트를 액정표시모듈에 실장할수 있다.

(GC1)은 테두리 스페이서(WSPC)와 유리기판(SUB1)과의 사이에 설치되는 고무쿠션이다. (LPC3)은 냉음극 형광등(LP)에 구동전압을 공급하는 램프 케이블로, 실장 공간을 차지하지 않도록 플랫트 케이블로 이루어지는 테두리 스페이서(WSPC)와 램프반사 시트(LS)와의 사이에 설치된다.

이 램프 케이블(LPC3)는 양면 테이프에 의해 램프반사 시트(LS)에 부착되어 있기 때문에, 냉음극 형광등(LP)를 교환할 때 램프반사 시트(LS)와 함께 교환할 수 있고, 램프 케이블(LPC3)을 램프반사 시트(LS)로부터 떼어낼 필요가 없어, 냉음극 형광등(LP)의 교환이 용이하다.

(OL)은 0링으로, 냉음극 형광등(LP)와 램프반사 시트(LS)와의 사이의 쿠션 작용을 한다. 0링(OL)은 냉음극 형광등(LP)의 발광 휘도가 저하하지 않도록 투명한 합성수지재료로 구성된다.

또, 0링(OL)은 냉음극 형광등(LP)로부터 고주파 전류가 새어 나오는 것을 방지하기 위해, 유전률이 낮은 절연재료로 구성된다. 게다가, 0링(OL)은 냉음극 형광등(LP)가 도광판(GLB)와 충돌하는 것을 방지하는 쿠션 작용도 한다.

(IC1)은 액정표시패널(10)의 드레인 신호선(D)에 영상신호 전압을 공급하는 드레인 드라이버(130)을 구성하는 반도체 칩으로, 유리기판(SUB1)상에 실장되어 있다.

이 반도체 칩(IC1)은 유리기판(SUB1)의 한쪽 변에만 실장되어 있기 때문에, 반도체 칩(IC1)이 실장된 변과 대향하는 변의 케이스 테두리 영역을 작게 할 수 있다.

또, 냉음극 형광등(LP) 및 램프반사 시트(LS)는 유리기판(SUB1)의 반도체 칩(IC1)이 실장된 부분의 하측에 겹쳐서 배치되기 때문에, 냉음극 형광등(LP) 및 램프반사 시트(LS)를 액정표시모듈내에 콤팩트하게 수납할 수 있다.

(IC2)는 액정표시패널(10)의 게이트 신호선(G)에 주사구동전압을 공급하는 게이트 드라이버(140)을 구성하는 반도체 칩으로, 유리기판(SUB1) 상에 실장되어 있다.

이 반도체 칩(IC2)도 유리기판(SUB1)의 한쪽 변에만 실장되어 있기 때문에, 반도체 칩(IC2)이 실장된 변과 대향하는 변의 케이스 테두리 영역을 작게 하는 것이 가능하다.

(FPC1)은 게이트 신호선측 플렉시블(flexible) 프린트 기판으로, 유리기판(SUB1)의 외부단자에 이방성 도전막에 의해 접속되고, 반도체 칩(IC2)에 전원 및 구동신호를 공급한다.

(FPC2)는 드레인 신호선측 플렉시블 프린트 기판으로, 유리기판(SUB1)의 외부단자에 이방성 도전막에 의해 접속되고, 반도체 칩(IC1)에 전원 및 구동신호를 공급한다.

플렉시블 프린트 기판(FPC1, FPC2)상에는 저항, 콘덴서 등의 칩 부품(EP)가 실장되어 있다.

액정표시패널(10)의 케이스 테두리 영역을 축소하기 위해, 플렉시블 프린트 기판(FPC2)는 램프반사 시트(LS)를 감싸듯이 접혀지고, 플렉시블 프린트 기판(FPC2)의일부(b부)는 백 라이트 유니트 뒤의 몰드 케이스(ML)과 제 2 실드 케이스의 사이에 끼워져 고정된다.

따라서, 몰드 케이스(ML)에는 플렉시블 프린트 기판(FPC2) 상에 실장된 칩 부품(EP)의 스페이스를 확보하기 위한 오려 낸 곳이 설치되어 있다.

플렉시블 프린트 기판(FPC2)은 접는 것을 용이하게 하기 위한 얇은 두께의 부분(a부)와, 다층배선을 위한 두께가 두꺼운 부분(b부)로 구성된다.

또, 상기 각 본발명의 실시예에서는 하측 실드 케이스를 제 1 하측 실드 케이스(LF1)과 제 2 하측 실드 케이스(LF2)로 구성하고, 해당 2개의 하측 실드 케이스(LF1, LF2)로 액정표시모듈의 뒷면을 덮도록 하였기 때문에, 제 2 하측 실드 케이스(LF2)를 떼어 내면 램프반사 시트(LS)를 노출시킬 수 있기 때문에, 냉음극형광등(LP)의 교환이 용이하다.

(PCB)는 표시제어장치(110)이나 전원회로(120)이 탑재되는 인터페이스 기판으로, 이 인터페이스 기판(PCB)도 다층의 프린트 기판으로 구성된다.

상기 각 본발명의 실시예에서는 액정표시패널(10)의 케이스 테두리 영역을 작게 하기 위해, 인터페이스 기판(PCB)는 플렉시블 프린트 기판(FPC1)의 아래에 겹쳐서 배치되고, 양면 테이프(BAT)로 유리기판(SUB1)에 접착되어 있다.

인터페이스 기판(PCB)에는 커넥터(CTR3)와 커넥터(CTR4)가 설치되고, 커넥터(CTR4)은 플렉시블 프린트 기판(FPC2)의 커넥터(CT4)와 전기적으로 접속된다.

동일하게, 커넥터(CTR3)는 플렉시블 프린트 기판(FPC1)의 커넥터(CT3)과 전기적으로 접속된다.

도 27은 액정표시패널(10)의 주변에 플렉시블 프린트 배선 기판(FPC1)과, 접기 전의 플렉시블 프린트 배선기판(FPC2)를 실장한 상태를 도시한 도면이다.

또, 도 28은 도 27에 있어서, 액정표시패널(10)과 플렉시블 프린트 배선 기판(FPC1, FPC2)가 접속되어 있는 부분을 확대하여 도시한 도면이다.

또한, 도 27, 도 28에 있어서, (TCON)은 표시제어장치(110)을 구성하는 반도체 칩이고, 또, (DTM)은 드레인 단자, (GTM)은 게이트단자이다.

도 25, 도 26에 있어서, (SUB)는 보강판으로 하측 실드 케이스(LF1)과 커넥터(CT4)와의 사이에 배치되고, 커넥터(CT4)가 커넥터(CTR4)로부터 떨어지는 것을 방지하고 있다. (SPC4)는 실드 케이스(SHD)와 상편광판(POL1)과의 사이에 설치되는 스페이서로, 부식포로 이루어지고 접착제에 의해 실드 케이스(SHD)에 부착되어 있다.

상기 각 본발명의 실시예에서는 상편광판(POL1)과 시야확대 필름(VINC1)을 유리기판(SUB2)로부터 꺼내어, 상편광판(POL1)과 시야확대 필름(VINC1)을 실드 케이스(SHD)로 누르고 있다.

이러한 구성에 의해, 상기 각 본발명의 실시예에서는 케이스 테두리 영역을 작게 하여도 충분한 강도를 확보하고 있다.

(DSPC)는 드레인 스페이서로, 실드 케이스(SHD)와 유리기판(SUB1)과의 사이에 설치되어, 실드 케이스(SHD)와 유리기판(SUB1)이 충돌하는 것을 방지하고 있다.

또, 드레인 스페이서(DSPC)는 반도체 칩(IC1)을 덮듯이 설치되기 때문에, 반도체 칩(IC1)의 부분에는 잘려나간 공간(NOT)가 설치된다.

이로써, 실드 케이스(SHD)나 드레인 스페이서(DSPC)가 반도체 칩(IC1)에 충돌하는 일이 없어진다.

또, 드레인 스페이서(DSPC)는 유리기판(SUB1)의 외부접속단자 상에 있는 플렉시블 프린트 기판(FPC2)도 누르고 있기 때문에, 유리기판(SUB1)으로부터 플렉시블 프린트 기판(FPC2)가 박리되는 것을 방지하고 있다. (FUS)는 액정표시패널의 액정 봉입구를 봉지하는 봉지부재이다.

이상, 본발명자에 의해 이루어진 발명을 상기 발명의 본발명의 실시예를 기초로 구체적으로 설명하였으나, 본 발명은 상기 발명의 본발명의 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러 가지로 변경가능한 것은 물론이다.

본원에서 개시한 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 아래와 같다.

(1)본 발명에 의하면, 반도체집적회로장치에 있어서, 입출력단자간에 저내압 트랜지스터의 소오스·드레인간 내압 이상의 전압이 인가되는 스위치회로의 스위칭소자로서 저내압 트랜지스터를 사용하는 것이 가능해지고, 스위치회로의 스위칭소자로서 소오스·드레인간 내압이 저내압 트랜지스터의 소오스·드레인간 내압 이상인 고내압 트랜지스터를 사용하는 경우에 비해, 스위칭회로가 탑재되는 반도체 칩의 칩 사이즈를 작게 하는 것이 가능해진다.

(2)본 발명에 의하면, 반도체집적회로장치에 있어서, 입출력단자간에 저내압 트랜지스터의 소오스·드레인간 내압 이상의 전압이 인가되는 스위치부의 스위칭소자로서 저내압 트랜지스터를 사용하고, 정극성의 영상신호전압 및 부극성의 영상신호전압을 한쌍의 영상신호선에 출력하는 것이 가능해지고, 스위치부의 스위칭소자로서 소오스·드레인간 내압이 저내압 트랜지스터의 소오스·드레인간 내압 이상인 고내압 트랜지스터를 사용하는 경우에 비해, 영상신호선 구동수단의 칩 중에 점하는 스위치부의 면적을 작게 하는 것이 가능해진다.

(3)본 발명에 의하면, 액정표시장치에 있어서, 영상신호 구동수단의 칩 사이즈를 작게 하는 것이 가능해지고, 그로써, 액정표시장치의 비용을 저감하고 신뢰성을 향상시키는 것이 가능해진다.

Claims (12)

1. 액정표시패널과, 액정표시패널에 영상신호전압을 공급하는 영상신호선 구동회로로 이루어지는 액정표시장치에서,

   상기 영상신호선 구동회로는

   게이트전극에 제어전압이 인가되는 제 1 트랜지스터와, 게이트전극에 바이어스전압이 인가되는 제 2 트랜지스터가 직렬로 접속된 스위칭회로를 갖는 것을 특징으로 하는 액정표시장치.
2. 청구항 1에 있어서,

   상기 제 2 트랜지스터의 게이트전극에는 제 1 바이어스전압이 인가되고,

   상기 제 1과 제 2 트랜지스터가 설치되는 웰층에는 제 2 바이어스전압이 인가되는 것을 특징으로 하는 액정표시장치.
3. 청구항 1에 있어서,

   상기 제 1과 제 2 트랜지스터는 제 1 도전형 트랜지스터로, 제 1 트랜지스터에 병렬로 제 2 도전형 트랜지스터가 접속된 것을 특징으로 하는 액정표시장치.
4. 청구항 1에 있어서,

   상기 제 1 트랜지스터의 입력단자의 전위와, 상기 제 2 트랜지스터의 게이트전극에 인가되는 바이어스전압이 동전위인 것을 특징으로 하는 액정표시장치.
5. 액정표시패널과, 액정표시패널에 영상신호전압을 공급하는 영상신호선 구동회로로 이루어지는 액정표시장치에서,

   상기 영상신호선 구동회로는

   제 1 입력단자와 제 2 입력단자와 공통출력단자와,

   제 1 입력단자와 공통출력단자와의 사이에 접속되는 제 1 스위칭소자와,

   제 2 입력단자와 공통출력단자와의 사이에 접속되는 제 2 스위칭소자를 가지고,

   상기 제 1, 제 2 스위칭소자는 게이트전극에 제어전압이 인가되는 입력단자측 트랜지스터와, 게이트전극에 바이어스전압이 인가되는 출력단자측 트랜지스터가 직렬로 접속되어 있는 것을 특징으로 하는 액정표시장치.
6. 청구항 5에 있어서,

   상기 출력단자측 트랜지스터의 게이트전극에 인가되는 바이어스전압과, 입력단자측 트랜지스터와, 출력단자측 트랜지스터가 설치된 웰층에 인가되는 바이어스전압이 다른 것을 특징으로 하는 액정표시장치.
7. 청구항 5에 있어서,

   상기 제 1 스위칭소자의 입력단자측 트랜지스터와 출력단자측 트랜지스터는 제 1 도전형 트랜지스터이고, 제 2 스위칭소자의 입력단자측 트랜지스터와 출력단자측 트랜지스터는 제 2 도전형의 트랜지스터이고, 제 2 스위칭소자의 입력단자측 트랜지스터에 병렬로 제 1 도전형 트랜지스터가 접속된 것을 특징으로 하는 액정표시장치.
8. 청구항 5에 있어서,

   상기 입력단자측 트랜지스터의 입력단자의 전위와, 상기 출력단자측 트랜지스터의 게이트전극에 인가되는 바이어스전위가 동전위인 것을 특징으로 하는 액정표시장치.
9. 액정표시패널과, 액정표시패널에 영상신호전압을 공급하는 영상신호선 구동회로로 이루어지는 액정표시장치에서,

   상기 영상신호선 구동회로는

   정극성의 영상신호전압을 출력하는 제 1 출력회로와,

   부극성의 영상신호전압을 출력하는 제 2 출력회로와,

   상기 제 1 출력회로로부터의 정극성의 영상신호전압 및 제 2 출력회로로부터의 부극성의 영상신호전압을 한쌍의 영상신호선에 절환하여 출력하는 스위치회로를 가지고,

   상기 스위치회로는

   제 1 출력회로와 한쌍의 영상신호선인 제 1 영상신호선과의 사이에 접속되는 제 1 스위칭소자와,

   제 1 출력회로와 한쌍의 영상신호선인 제 2 영상신호선과의 사이에 접속되는 제 3 스위칭소자와,

   제 2 출력회로와 제 2 영상신호선과의 사이에 접속되는 제 2 스위칭소자와,

   제 2 출력회로와 제 1 영상신호선과의 사이에 접속되는 제 4 스위칭소자를 가지고,

   상기 제 1 스위칭소자, 제 2 스위칭소자, 제 3 스위칭소자 및 제 4 스위칭소자를 선택적으로 온 또는 오프함으로써, 제 1 출력회로로부터의 정극성의 영상신호전압을 제 1 영상신호선 또는 제 2 영상신호선에 출력하고,

   상기 제 1 스위칭소자, 제 2 스위칭소자, 제 3 스위칭소자 및 제 4 스위칭소자를 선택적으로 온 또는 오프함으로써, 제 2 출력회로로부터의 부극성의 영상신호전압을 제 2 영상신호선 또는 제 1 영상신호선에 선택하여 출력하고,

   상기 스위칭소자는 게이트전극에 제어전압이 인가되는 출력회로측 트랜지스터와, 게이트전극에 일정한 바이어스전압이 인가되는 영상신호선측 트랜지스터가 직렬로 접속되어 구성되는 것을 특징으로 하는 액정표시장치.
10. 청구항 9에 있어서,

    상기 영상신호선측 트랜지스터의 게이트전극에 인가되는 바이어스전압과, 출력회로측 트랜지스터와 영상신호선측 트랜지스터가 설치되는 웰층에 인가되는 바이어스 전압이 다른 것을 특징으로 하는 액정표시장치.
11. 청구항 9에 있어서,

    상기 제 1과 제 3 스위칭소자의 출력회로측 트랜지스터와 영상신호선측 트랜지스터는 제 1 도전형 트랜지스터이고, 제 2와 제 4 스위칭소자의 출력회로측 트랜지스터와 영상신호측 트랜지스터는 제 2 도전형 트랜지스터이고, 제 1과 제 3 스위칭소자의 출력회로측 트랜지스터에 병렬로 제 2 도전형 트랜지스터와, 제 2와 제 4 스위칭소자의 출력회로측 트랜지스터에 병렬로 제 1 도전형 트랜지스터가 접속된 것을 특징으로 하는 액정표시장치.
12. 청구항 9에 있어서,

    상기 출력회로측 트랜지스터의 입력단자의 전위와, 상기 영상신호선측 트랜지스터의 게이트전극에 인가되는 바이어스전위가 동전위인 것을 특징으로 하는 액정표시장치.