KR100391945B1 - 액정표시장치 - Google Patents

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KR100391945B1
KR100391945B1 KR10-1998-0041545A KR19980041545A KR100391945B1 KR 100391945 B1 KR100391945 B1 KR 100391945B1 KR 19980041545 A KR19980041545 A KR 19980041545A KR 100391945 B1 KR100391945 B1 KR 100391945B1
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아키라 오구라
켄타로 아가타
카즈나리 쿠로카와
타카히로 후지오카
히로시 카타야나기
미쯔루 고토
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히다찌디바이스엔지니어링 가부시기가이샤
가부시끼가이샤 히다치 세이사꾸쇼
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Abstract

본 발명은, 퍼스널컴퓨터, 워크스테이션 등에 사용되는 액정표시장치에 관한 것으로서, 영상신호선구동수단의 칩사이즈를 크게하는 일없이, 256계조등 보다 다계조의 계조전압을 생성하는 것이 가능한 액정표시장치를 제공하는 것을 목적으로 한 것이며, 그 구성에 있어서, m비트의 표시데이터에 의거하여 다계조의 영상신호전압을 각화소에 인가하는 영상신호선구동수단이, (2n+1)개의 제 1계조전압을 생성하는 제 1계조전압생성수단과, m비트의 표시데이터의 상위n비트의 비트치에 의거하여 제 1계조전압생성수단에 의해 생성된 (2n+1)개의 제 1계조전압중에서 서로 인접하는 제 1계조전압을 그 대소관계를 일정하게 유지해서 선택하는 선택수단과, 선택수단에 의해 선택된 서로 인접하는 제 1계조전압으로부터 표시데이터의 하위(m-n)비트의 비트치에 의거하여, 서로 인접하는 제 1계조전압간을 2m-n등분하는 2m-n개의 계조전압중의 하나의 계조전압을 생성해서 출력하는 제 2계조전압생성수단을 구비한 것을 특징으로 한 것이다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은, 퍼스널컴퓨터, 워크스테이션 등에 사용되는 액정표시장치에 관한 것으로서, 특히, 다계조표시가 가능한 액정표시장치의 영상신호선 구동회로(드레인드라이버)에 적용해서 유효한 기술에 관한 것이다.
화소마다 능동소자(예를 들면, 박막트랜지스터)를 가지고, 이 능동소자를 스위칭구동하는 액티브매트릭스형 액정표시장치는, 노트북형 퍼스널컴퓨터등의 표시장치로서 널리 사용되고 있다. 이 액티브매트릭스형 액정표시장치는, 능동소자를 개재해서 화소전극에 영상신호전압(계조전압)을 인가하기 때문에, 각화소간의 크로스토크가 없고, 단순매트릭스형 액정표시장치와 같이 크로스토크를 방지하기 위한 특수한 구동방법을 사용할 필요가 없고, 다계조표시가 가능하다.
이 액티브매트릭스형 액정표시장치의 하나로, TFT(ThinFilmTransister)방식의 액정표시패널(TFT-LCD)과, 액정표시패널의 위쪽에 배치되는 드레인드라이버와, 액정표시패널의 측면에 배치되는 게이트드라이버 및 인터페이스부를 구비하는TFT방식의 액저표시모듈이 알려져 있다.
이 TFT방식의 액정표시모듈에 있어서는, 다계조표시를 가능하게 하기 위해, 드레인드라이버내에 다계조전압생성회로를 구비하고, 이 다계조전압생성회로에서 생성된 다계조전압중에서 표시데이터에 대응한 계조전압을 선택하는 계조전압선택회로를 구비하고 있다. 또한, 이와 같은 기술은, 예를 들면, 일본국 특원평 8-86668호에 기재되어 있다.
일반적으로, 상기 드레인드라이버내의 계조전압선택회로는, 상기 드레인드라이버내의 다계조전압생성회로에서 생성되는 다계조의 계조전압을 선택하기 위한 트랜지스터군으로서, 그 게이트전극에 표시데이터의 각비트치가 인가되는 트랜지스터군을 구비하고 있다.
예를 들면, 상기 계조전압생성회로는, 64계조의 계조전압을 생성하는 것이며, 또, 상기 계조전압생성회로가, 6비트의 표시데이터의 각비트치 및 그 반전비트치가 입력되는 디코더회로라고 하면, 이 계조전압선택회로는, 64계조마다 12개의 트랜지스터가 종속접속되는 것으로 된다.
한편, 최근, 액정표시장치에 있어서는, 64계조표시에서부터 256계조표시로 보다 다계조표시가 증진하고 있다.
그리고, 이와 같은 다계조의 표시화상을 액정표시패널에 표시하기 위해서는, 상기 드레인드라이버내의 계조전압선택회로에서는, 256계조마다 16개의 트랜지스터가 필요하게 된다. 그 때문에, 계조전압선택회로가 점유하는 면적이 증가하고, 상기 드레인드라이버를 구성하는 반도체집적회로(IC칩)의 칩사이즈가 크게된다고하는 문제점이 있었다.
또, TFT방식의 액정표시모듈 등의 액정표시장치에 있어서는, 표시화면이 점점 대형화되어, 표시화면사이즈가 크게되는 경향에 있으며, 그 위에, 쓸데없는 여백을 없애고, 표시장치로서의 미관을 야기시키기 위하여, 액정표시장치의 표시영역이외의 영역, 즉, 테두리부분을 조금이라도 작게하는 것이 요망되고 있다.
그러나, 계조전압선택회로가 점유하는 면적이 증가하고, 상기 드레인드라이버를 구성하는 반도체집적회로(IC칩)의 칩사이즈가 크게되면, 이 테두리를 좁게하는 데 대응할 수 없게 된다고 하는 문제점이 있었다.
본 발명은, 상기 종래기술의 문제점을 해결하기 위해 이루어진 것이며, 본 발명의 목적은, 액정표시장치에 있어서, 영상신호선구동수단의 칩사이즈를 크게하는 일없이, 256계조등보다 다계조의 계조전압을 생성하는 일이 가능하게 되는 기술을 제공하는 데 있다.
도 1은 본 발명의 일실시예의 TFT방식의 액정표시모듈의 개략구성을 표시한 블록도
도 2는 도 1에 표시한 액정표시패널의 일예의 등가회로를 표시한 도면
도 3은 도 1에 표시한 액정표시패널의 다른예의 등가회로를 표시한 도면
도 4는 도 1에 표시한 드레인드라이버로부터 드레인신호선(D)에 출력되는 액정구동전압, 즉, 화소전극(ITO1)에 인가되는 액정구동전압과, 공통전극(ITO2)에 인가되는 액정구동전압과의 관계를 표시한 도면
도 5는 도 1에 표시한 드레인드라이버의 일예의 개략구성을 표시한 블록도
도 6은 출력회로의 구성을 중심으로, 도 5에 표시한 드레인드라이버의 구성을 설명하기 위한 블록도
도 7은 종래예의 고전압용 디코더회로 및 저전압용 디코더회로의 회로구성을 표시한 회로도
도 8은 본 발명의 일실시예에 의한 액정표시장치의 고전압용의 디코더회로와, 플러스극성계조전압생성회로의 회로구성을 표시한 회로도
도 9는 본 발명의 일실시예의 용량분포회로에 있어서의, 표시데이터의 하위 2비트(D0, D1)의 비트치의 온·오프를 설명하기 위한 도면
도 10은 본 발명의 일실시예의 고전압용의 디코더회로의 다른예의 회로구성을 표시한 회로도
도 11은 도 10에 표시한 고전압용 디코더회로의 용량분압회로의 회로구성의 일예를 표시한 회로도
도 12는 본 발명의 일실시예의 고전압용의 디코더회로의 회로구성을 표시한 회로도
도 13은 본 발명의 일실시예의 고전압용의 디코더회로를 구성하는 MOS트랜지스터의 게이트폭을 설명하기 위한 모식도
도 14는 본 발명의 일실시예의 저전압용의 디코더회로의 회로구성을 표시한 회로도
도 15는 상기 각 실시예의 액정표시모듈의 조립완성도로서, 액정표시패널의 표시면쪽으로부터 본 정면도, 앞측면도, 우측면도, 좌측면도 및 후측면도
도 16은 상기 각 실시예의 액정표시모듈의 조립완성도로서, 액정패널의 이면쪽으로부터 본 도면
도 17은 도 15에 표시한 I-I선에서 절단한 단면도 및 Ⅱ-Ⅱ선에서 절단한 단면도
도 18은 도 15에 표시한 Ⅲ-Ⅲ선에서 절단한 단면도 및 Ⅳ-Ⅳ선에서 절단한 단면도
도 19는 상기 각 실시예의 액정표시모듈에 있어서, 액정표시패널의 주변에 가요성프린트배선기판(FPC1)과, 절곡하기 전의 가요성프린트배선기판(FPC2)을 실장한 상태를 표시한 도면
도 20은 도 19에 있어서, 액정표시패널과 가요성프린트배선기판(FPC1, FPC2)이 접속되어 있는 부분을 확대해서 표시한 도면
도 21은 액정층에 인가하는 전압과 투과율과의 관계를 표시한 그래프
<도면의 주요부분에 대한 부호의 설명>
10: 액정표시패널 100: 인터페이스부
110: 표시제어장치 120: 전원회로
121: 플러스전압생성회로 122: 마이너스전압생성회로
123: 공통전극전압생성회로 124: 게이트전극전압생성회로
130: 드레인드라이버 131, 132, 135, 141, 142: 신호선
133: 버스라인 140: 게이트드라이버
151a: 플러스극성계조전압생성회로
151b: 마이너스극성계조전압생성회로
152: 제어회로 153: 시프트레지스터회로
154: 입력레지스터회로 155: 스트레이지레지스터회로
156: 레벨시프트회로 157: 출력회로
158a: 전압버스라인 158b: 전압버스라인
165: 데이터래치부 261: 디코더부
262: 스위치부(1) 263: 앰프회로
264: 스위치부(2) 265: 데이터래치부
271: 고전압용 앰프회로 272: 저전압용 앰프회로
278: 고전압용 디코더회로 279: 저전압용 디코더회로
301: 디코더회로 302: 멀티플렉서
303: 제 2계조전압생성회로 311: 제 1디코더회로
312: 제 2디코더회로
본 발명의 상기 목적과 새로운 특징은, 본 명세서의 기술 및 첨부도면에 의해서 명백해질 것이다.
본원에 있어서 개시되는 발명중의, 대표적인 것의 개요를 간단히 설명하면, 하기와 같다.
복수의 화소를 가진 액정패널과, 표시데이터에 의거하여 영상신호전압을 상기 각 화소에 인가하는 구동회로를 구비하는 액정표시장치로서,
상기 구동회로는 1개의 표시데이터로부터 2개의 전압을 출력하는 제 1회로와, 상기 2개의 전압으로부터 생성되는 복수의 전압의 1개를 출력하는 제 2회로로 이루어지고 있다.
매트릭스형상으로 배치된 복수의 화소를 가진 액정패널과, 표시데이터에 의거하여 영상신호전압을 상기 각 화소에 인가하는 구동회로를 구비하는 액정표시장치로서,
상기 구동회로는 1개의 포시데이터에 의거하여 제 1전압과 제 2전압을 출력하는 제 1회로와, 상기 제 1, 제 2전압을 입력하고, 상기 제 1, 제 2전압으로부터 생성되는 복수의 전압중의 1개의 전압을 출력하는 제 2회로와, 상기 제 1, 제 2전압이 입력하는 상기 제 2회로의 입력단자를 절환하는 절환회로로 이루어진다.
매트릭스형상으로 배치된 복수의 화소를 가진 액정패널과, 표시데이터에 의거하여 영상신호전압을 상기 각화소에 인가하는 구동회로를 구비하는 액정표시장치로서,
상기 구동회로는 제 1표시데이터에 의거하여 제 1전압과, 제 2전압을 출력하고, 제 2표시데이터에 의거하여 제 1전압과, 제 3전압을 출력하는 제 1회로와, 상기 제 1회로의 출력하는 2개의 전압을 입력하고, 상기 제 1회로의 출력하는 2개의 전압으로부터 생성되는 복수의 전압중의 1개의 전압을 출력하는 제 2회로로 이루어진다.
매트릭스형상으로 배치된 복수의 화소를 가진 액정패널과, m비트의 표시데이터에 의거하여 영상신호전압을 상기 각 화소에 인가하는 구동회로를 구비하는 액정표시장치로서,
상기 구동회로는 (2n+1)(단 2≤n≤m)개의 제 1계조전압을 생성하는 제 1전압생성회로와,
상기 m비트의 표시데이터의 상위 n비트의 데이터에 의거하여 상기 제 1전압생성회로의 출력하는 2개의 전압을 입력하고, 상기 m비트의 표시데이터의 하위(m-n)비트의 데이터에 의거하여, 상기 제 1전압생성회로의 출력하는 2개의 전압으로부터 생성되는 복수의 전압중의 1개의 전압을 출력하는 제 2전압생성회로로 이루어진다.
매트릭스형상으로 배치된 복수의 화소를 가진 액정패널과, m비트의 표시데이터에 의거하여 영상신호전압을 상기 각 화소에 인가하는 구동회로를 구비하는 액정표시장치로서,
상기 구동회로는 (2n+1)(단 2≤n≤m)개의 제 1계조전압을 생성하고, 상기 m비트의 표시데이터의 상위 n비트의 데이터에 의거하여 2개의 전압을 출력하는 제 1전압생성회로와,
상기 제 1전압생성회로의 출력하는 2개의 전압을 제 1입력단자와 제 2입력단자에 입력하고, 상기 m비트의 표시데이터의 하위(m-n)비트의 데이터에 의거하여, 상기 제 1전압생성회로의 출력하는 2개전압으로부터 생성되는 복수의 전압중의 1개의 전압을 출력하는 제 2전압생성회로와,
상기 제 1전압생성회로의 출력을 상기 제 1입력단자와 제 2입력단자에 접속하는 절환회로로 이루어진다.
이하, 본 발명의 실시예를 도면을 참조해서 설명한다.
또한, 발명의 실시예를 설명하기 위한 전체도면에 있어서, 동일 기능을 가진 것을 동일부호를 부여하고, 그 반복설명은 생략한다.
도 1은, 본 발명의 실시예에 의한 TFT방식의 액정표시장치의 개략구성을 표시한 블록도이다.
본 실시예의 액정표시장치(LCM)는, 액정표시패널(TFT-LCD)(10)의 상부쪽에 드레인드라이버(130)가 배치되고, 또, 액정표시패널(10)의 측면에, 게이트드라이버 (140), 인터페이스부(100)가 배치된다.
인터페이스부(100)는 인터페이스기판에 실장되고, 또, 드레인드라이버(130), 게이트드라이버(140)도, 각각 전용의 프린트기판에 실장된다.
도 2는, 도 1에 표시한 액정표시패널(10)의 일예의 등가회로를 표시한 도면이다.
또한, 도 2는 회로도이나, 실제의 기하학적배치에 대응해서 그려져 있으며, 동도면에 표시한 바와 같이, 액정표시패널(10)은, 매트릭스형상으로 형성되는 복수의 화소를 가진다.
각화소는, 인접하는 2개의 신호선(드레인신호선(D) 또는 게이트신호선(G))과, 인접하는 2개의 신호선(게이트신호선(G) 또는 드레인신호선(D))과의 교차영역내에 배치된다.
각화소는 박막트랜지스터(TFT1, TFT2)를 가지고 각화소의 박막트랜지스터 (TFT1, TFT2)의 소스전극은, 화소전극(ITO1)에 접속되고, 화소전극(ITO1)과 공통전극(ITO2)의 사이에 액정층(LC)이 형성됨으로, 박막트랜지스터(TFT1, TFT2)의 소스전극과 공통전극(ITO2)의 사이에는, 액정용량(CLC)이 등가적으로 접속된다.
또, 박막트랜지스터(TFT1, TFT2)의 소스전극과 앞단의 게이트신호선(G)의 사이에는, 부가용량(CADD)이 접속된다.
도 3은, 도 1에 표시한 액정표시패널(10)의 다른예의 등가회로를 표시한 도면이다.
도 2에 표시한 예에서는, 전체단의 게이트신호선(G)과 소스전극의 사이에 부가용량(CADD)이 형성되어 있으나, 도 3에 표시한 예의 등가회로에서는, 공통신호선(COM)과 소스전극의 사이에 유지용량(CSTG)이 형성되어 있는 점이 다르다.
본 발명은, 어느쪽이라도 적용가능하나, 전자의 방식에서는, 전체단의 게이트신호선(G)펄스가 부가용량(CADD)을 개재해서 화소전극(ITO1)에 뛰어드는데에 대해, 후자의 방식에서는, 뛰어들지 않기 때문에, 보다 양호한 표시가 가능하게 된다. 또한, 도 2 및 도 3에 있어서, AR은 표시영역이다.
도 2 또는 도 3에 표시한 액정표시패널(10)에 있어서, 열방향으로 배치된 각화소의 박막트랜지스터(TFT1, TFT2)의 드레인전극은, 각각 드레인신호선(D)에 접속되고, 각 드레인신호선(D)은, 열방향의 각화소의 액정에 영상신호전압(표시데이터전압)을 인가하는 드레인드라이버(130)에 접속된다.
또, 행방향으로 배치된 각화소에 있어서의 박막트랜지스터(TFT1, TFT2)의 게이트전극은, 각각 게이트신호선(G)에 접속되고, 각 게이트신호선(G)은, 1수평주사시간, 행방향의 각화소의 박막트랜지스터(TFT1, TFT2)의 게이트에 주사구동전압(플러스의 바이어스전압 또는 마이너스의 바이어스전압)을 공급하는 게이트드라이버(140)에 접속된다. 여기서, 도 1에 표시한 액정표시패널(10)은, 640×3×480화소로 구성된다.
도 1에 표시한 인터페이스부(100)는, 표시제어장치(110)와 전원회로(120)로 구성된다.
표시제어장치(110)는, 1개의 반도체집적회로(LSI)로 구성되고, 컴퓨터본체쪽으로부터 송신되어오는 클록신호, 디스플레이타이밍신호, 수평동기신호, 수직동기신호의 각 표시제어신호 및 표시용 데이터(R·G·B)를 기초로, 드레인드라이버 (130) 및 게이트드라이버(140)를 제어·구동한다.
표시제어장치(110)는, 디스플레이타이밍신호가 입력되면, 이것을 표시개시위치로 판단하고, 스취한 단순1열의 표시데이터를, 표시데이터의 버스라인(133)을 개재해서 드레인드라이버(130)에 출력한다.
그때, 표시제어장치(110)는, 드레인드라이버(130)의 데이터래치회로에 표시데이터를 래치하기 위한 표시제어신호인 표시데이터래치용 클록(D2)을 신호선(131)을 개재해서 출력한다.
본체컴퓨터쪽으로부터의 표시데이터는, 1화소단위, 즉, 적(R), 녹(G), 청(B)의 각 데이터를 하나의 조로해서 단위시간마다 전송된다. 여기서, 표시데이터는, 각색마다 6비트의 18비트로 구성되어 있다.
표시제어장치(110)는, 디스플레이타이밍신호의 입력이 종료하거나, 또는, 디스플레이타이밍신호가 입력된다음에 소정의 일정시간이 경과하면, 1수평분의 표시데이터가 종료한 것으로해서, 드레인드라이버(130)의 래치회로에 비축하고 있던 표시데이터를 액정표시패널(!0)의 드레인신호선(D)에 출력하기 위한 표시제어신호인 출력타이밍제어용 클록(D1)을 신호선(132)을 개재해서 드레인드라이버(130)에 출력한다.
또, 표시제어장치(110)는, 수직동기신호입력후에, 제 1번째의 디스플레이타이밍신호가 입력되면, 이것을 제 1번째의 표시라인으로 판단해서 신호선(142)을 개재해서 게이트드라이버(140)에 프레임개시지시신호를 출력한다.
또, 표시제어장치(110)는, 수평동기신호에 의거해서, 1수평주사시간마다. 순차 액정표시패널(10)의 각게이트신호선(G)에 플러스의 바이어스전압을 인가하도록, 신호선(141)을 개재해서 게이트드라이버(140)에 1수평주사시간주기의 시프트클록인 클록(G1)을 출력한다.
이에 의해, 액정표시패널(10)의 각 게이트신호선(G)에 접속된 복수의 박막트랜지스터(TFT1, TFT2)가, 1수평주사시간동안 도통한다. 이상의 동작에 의해, 액정표시패널(10)에 화상이 표시된다.
도 1에 표시한 전원회로(120)는, 플러스전압생성회로(121), 마이너스전압생성회로(122), 공통전극(대향전극)전압생성회로(123), 게이트전극전압생성회로(124)로 구성된다.
플러스전압생성회로(121), 마이너스전압생성회로(122)는, 각각 직렬저항분압회로로 구성되고, 플러스극성의 5치의 계조기준전압(V"0∼V"4)을, 마이너스전압생성회로(122)는 마이너스극성의 5치의 계조기준전압(V"5∼V"9)을 출력한다. 이 플러스극성의 계조기준전압(V"0∼V"4), 및 마이너스극성의 계조기준전압(V"5∼V"9)은, 각 드레인드라이버(130)에 공급된다. 또, 각 드레인드라이버(130)에는, 표시제어장치(110)로부터의 교류화신호(교류화타이밍신호;M)도, 신호선(135)을 개재해서 공급된다.
공통전극전압생성회로(123)는 공통전극(ITO2)에 인가하는 구동전압을, 게이트전극전압생성회로(124)는 박막트랜지스터(TFT1, TFT2)의 게이트에 인가하는 구동전압(플러스의 바이어스전압 및 마이너스의 바이어스전압)을 생성한다.
일반적으로, 액정층(LC)은, 장시간동일전압(직류전압)이 인가되고 있으면, 액정층(LC)의 기울기가 고정화되고, 결과로서 잔상현상을 야기하여, 액정층(LC)의 수명을 단축하게 된다.
이를 방지하기 위하여, 종래의 액정표시장치에 있어서는, 액정층(LC)에 인가하는 영상신호전압을 어느 일정시간마다 교류화, 즉, 공통전극(ITO2)의 영상신호전압을 기준으로 해서, 화소전극(ITO1)에 인가되는 영상신호전압을, 일정시간마다 플러스전압쪽/마이너스전압쪽으로 변화시키도록 하고 있다.
이 액정층(LC)에 교류전압을 인가하는 구동방법으로서, 공통대칭법과 공통반전법의 두가지의 방법이 알려져 있다. 공통대칭법이란, 공통전극(ITO2)에 인가되는 전압을 일정하게하고, 화소전극(ITO1)에 인가하는 전압을, 공통전극(ITO2)에 인가되는 전압을 기준으로해서, 교호로 플러스, 마이너스로 반전시키는 방법이다.
이 공통대칭법은, 화소전극(ITO1)에 인가되는 전압의 진폭이, 공통반전법의경우에 비해 2배가 되고, 저전압의 드라이버를 사용할 수 없다고 하는 결점이 있으나, 저소비전력과 표시품질의 점에서 뛰어나있는 도트반전법 또는 V라인 반전법이 사용가능하다. 본 실시예의 액정표시장치에서는, 그 구동방법으로서, 상기 도트반전법을 사용하고 있다.
도 4는, 도 1에 표시한 드레인드라이버(130)로부터 드레인신호선(D)에 출력되는 영상신호전압, 즉, 화소전극(ITO1)에 인가되는 영상신호전압과, 공통전극(ITO2)에 인가되는 영상신호전압과의 관계를 표시한 도면이다.
또한, 도 4에서는, 드레인드라이버(130)로부터 드레인신호선(D)에 출력되는 영상신호전압은, 액정표시패널(10)의 표시면에 흑색을 표시하는 경우의 영상신호전압을 표시하고 있다.
도 4에 표시한 바와 같이, 드레인드라이버(130)로부터 홀수번째의 드레인신호선(D)에 출력되는 영상신호전압(VDH)과, 드레인드라이버(130)로부터 출력되는 짝수번째의 드레인신호선(D)에 출력되는 영상신호전압(VDL)은, 공통전극(ITO2)에 인가되는 구동전압(VCOM)에 대해서 반대극성, 즉, 홀수번째의 드레인신호선(D)에 출력되는 영상신호전압(VDH)이 플러스극성(또는 마이너스극성)이면, 짝수번째의 드레인신호선(D)에 출력되는 영상신호전압(VDL)은 마이너스극성(또는 플러스극성)이다. 그리고, 그 극성은 1라인마다 반전되고, 또, 각 라인마다의 극성이, 프레임마다 반전된다.
이 도트반전법을 사용함으로써, 인접하는 드레인신호선(D)에 인가되는 전압이 반대극성으로 되기 때문에, 공통전극(ITO2)이나 게이트전극(G)에 흐르는 전류가인접끼리 상쇄하고, 소비전력을 저감할 수 있다.
또, 공통전극(ITO2)에 흐르는 전류가 적고 전압강하가 크게되지 않기 때문에, 공통전극(ITO2)의 전압레벨이 안정하고, 표시품질의 저하를 최소한으로 억제할 수 있다.
도 5는, 도 1에 표시한 드레인드라이버(130)의 일예의 개략구성을 표시한 블록도이다. 또한, 드레인드라이버(130)는, 1개의 반도체집적회로(LSI)로 구성된다.
동도면에 있어서, 플러스극성계조전압생성회로(151a)는, 플러스전압생성회로 (121)로부터 입력되는 플러스극성의 5치의 계조기준전압(V"0∼V"4)에 의거해서, 플러스극성의 64계조분의 계조전압을 생성하고, 전압버스라인(158a)을 개재해서 출력회로(157)에 출력한다. 마이너스극성계조전압생성회로(151b)는, 마이너스전압생성회로(122)로부터 입력되는 마이너스극성의 5치의 계조기준전압(V"5∼V"9)에 의거해서, 마이너스극성의 64계조분의 계조전압을 생성하고, 전압버스라인(158b)을 개재해서 출력회로(157)에 출력한다.
또, 드레인드라이버(130)의 제어회로(152)내의 시프트레지스터회로(153)는, 표시제어장치(110)로부터 입력되는 표시데이터래치용 클록(D2)에 의거해서, 입력레지스터회로(154)의 데이터도입용 신호를 생성하고, 입력레지스터회로(154)에 출력한다.
입력레지스터회로(154)는, 시프트레지스터회로(153)로부터 출력되는 데이터도입용 신호에 의거하여, 표시제어장치(110)로부터 입력되는 표시데이터래치용 클록(D2)에 동기해서, 각색마다 6비트의 표시데이터를 출력개수분만큼 래치한다.
스트레이지레지스터회로(155)는, 표시제어장치(110)로부터 입력되는 출력타이밍제어용 클록(D1)에 따라서, 입력레지스터회로(154)내의 표시데이터를 래치한다. 이 스트레이지레지스터회로(155)에 도입된 표시데이터는, 레벨시프트회로 (156)를 개재해서 출력회로(157)에 입력된다.
출력회로(157)는, 플러스극성의 64계조분의 계조전압, 또는 마이너스극성의 64계조분의 계조전압중에서, 표시데이터에 대응한 하나의 계조전압을 선택하고, 각 드레인신호선(D)에 출력한다.
도 6은, 출력회로(157)의 구성을 중심으로, 도 5에 표시한 드레인드라이버 (130)의 구성을 설명하기 위한 블록도이다.
동도면에 있어서, (153)은 도 5에 표시한 제어회로(152)내의 시프트레지스터회로, (156)은 도 5에 표시한 레벨시프트회로이며, 또, 데이터래치부(265)는, 도 5에 표시한 입력레지스터회로(154)와 스트레이지레지스터회로(155)를 나타내고, 또, 디코더부(계조전압선택회로)(261), 앰프회로쌍(263), 앰프회로쌍(263)의 출력을 절환하는 스위치부(2)(264)가, 도 5에 표시한 출력회로(157)를 구성한다.
여기서, 스위치부(1)(262) 및 스위치부(2)(264)는, 교류화신호(M)에 의거해서 제어된다. 또, Y1, Y2, Y3, Y4, Y5, Y6은, 각각 제 1번째, 제 2번째, 제 3번째, 제 4번째, 제 5번째, 제 6번째의 드레인신호선(D)을 표시하고 있다.
도 6에 표시한 드레인드라이버(130)에 있어서는, 스위치부(1)(262)에 의해, 데이터래치부(265)(보다 상세하게는, 도 5에 표시한 입력레지스터(154))에 입력되는 데이터도입용 신호를 절환해서, 각색마다의 표시데이터를 각색마다 인접하는 데이터래치부(265)에 입력하다.
디코더(261)는, 계조전압생성회로(151a)로부터 전압버스라인(158a)을 개재해서 출력되는 플러스극성의 64계조분의 계조전압의 중에서, 각 데이터래치부(265)(보다 상세하게는, 도 5에 표시한 스트레이지레지스터(155))로부터 출력되는 표시용 데이터에 대응하는 계조전압을 선택하는 고전압용 디코더회로(278)와, 계조전압생성회로(151b)로부터 전압버스라인(158b)을 개재해서 출력되는 마이너스극성의 64계조분의 계조전압의 중에서, 각 데이터래치부(265)로부터 출력되는 표시용 데이터에 대응하는 계조전압을 선택하는 저전압용 디코더회로(279)로 구성된다. 이 고전압용 디코더회로(278)와 저전압용 디코더회로(279)는, 인접하는 데이터래치부(265)마다 형성하게 된다.
앰프회로쌍(263)은, 고전압용 앰프회로(271)와 저전압용 앰프회로(272)에 의해 구성된다. 고전압용 앰프회로(271)에는 고전압용 디코더회로(278)에 의해 선택된 플러스극성의 계조전압이 입력되고, 고전압용 앰프회로(271)는 플러스극성의 영상신호전압을 출력한다. 저전압용 앰프회로(272)에는 저전압용 디코더회로 (279)에 의해 선택된 마이너스극성의 계조전압이 입력되고, 저전압용 앰프회로 (272)는 마이너스극성의 영상신호전압을 출력한다.
도트반전법에서는, 인접하는 각색의 영상신호전압은 서로 반대극성으로 되고, 또, 앰프회로쌍(263)의 고전압용 앰프회로(271) 및 저전압용 앰프회로(272)의 배열은, 고전압용 앰프회로(271)→저전압용 앰프회로(272)→고전압용앰프회로(271)→저전압용 앰프회로(272)가 됨으로, 스위치부(1)(262)에 의해, 데이터래치부(165)에 입력되는 데이터도입용 신호를 절환해서, 각색마다의 표시데이터를, 각색마다 인접하는 데이터래치부(265)에 입력하고, 그것에 맞추어서, 고전압용 앰프회로(271) 또는 저전압용 앰프회로(272)로부터 출력되는 출력전압을, 스위치부(2)(264)에 의해 절환하고, 각색마다의 영상신호전압이 출력되는 드레인신호선(D), 예를 들면, 제 1번째의 드레인신호선Y1과 제 4번째의 드레인신호선Y4에 출력함으로써, 각 드레인신호선(D)에 플러스극성 또는 마이너스극성의 영상신호전압을 출력하는 것이 가능하게 된다.
도 7은, 종래예의 고전압용 디코더회로(278) 및 저전압용 디코더회로(279)의 회로구성을 표시한 회로도이다. 또한, 도 7에는, 플러스극성계조전압생성회로 (151a) 및 마이너스극성계조전압생성회로(151b)의 개략회로구성도 합해서 표시하고 있다.
도 21에 표시한 바와 같이, 액정층에 인가하는 전압과 투과율과의 관계는 리니어가아니고, 투과율이 높은 부분 및 낮은 부분에서는, 액정층에 인가하는 전압에 대한 투과율의 변화는 적고, 그 중간이 되는 부분에서는 투과율의 변화가 크다.
그 때문에, 종래의 플러스극성계조전압생성회로(151A), 또는 마이너스극성계조전압 생성회로(151b)에서는, 전원회로로부터 공급되는, 중간조부근(V"2∼V"3, V"6∼V"8)에서는 차이가 작고, 그 이외의 (V"1∼V"2, V"3∼V"4, V"5∼V"6, V"8∼V"9)에서 차이가 큰 5치의 계조기준전압(V"0∼V"4, V"5∼V"9)사이를 분압해서 64계조의 계조전압을 생성한다. 이에 의해, 액정표시패널(10)에 64계조의 표시화상이 대략 리니어로 표시된다.
고전압용 디코더회로(278)는, 출력단자에 직렬접속된 6개의 고내압PMOS트랜지스터와 6개의 고내압공핍PMOS트랜지스터로 구성되는 64개의 트랜지스터열(TRP2)을 가지고, 상기 각 트랜지스터열(TRP2)의 출력단자와 반대의 단자에는, 계조전압생성회로(151a)로부터 전압버스라인(158a)을 개재해서 출력되는 플러스극성의 64계조분의 계조전압이 입력된다.
또, 상기 각 트랜지스터열(TRP2)을 구성하는 6개의 고내압PMOS트랜지스터와 6개의 고내압공핍PMOS트랜지스터의 각각의 게이트전극에는, 레벨시프트회로(156)로부터 출력되는 6비트의 표시용 데이터의 각 비트치(T) 또는 그 반전비트치(B)가 소정의 조합에 의거해서 선택적으로 인가된다.
저전압용 디코더회로(279)는, 출력단자에 직렬접속된 6개의 고내압NMOS트랜지스터와 6개의 고내압공핍NMOS트랜지스터로 구성되는 64개의 트랜지스터열(TRP3)을 가지고, 상기 각 트랜지스터열(TRP3)의 출력단자와 반대의 단자에는, 계조전압생성회로(151b)로부터 전압버스라인(158b)을 개재해서 출력되는 마이너스극성의 64계조분의 계조전압이 입력된다.
또, 상기 각 트랜지스터열(TRP3)을 구성하는 6개의 고내압NMOS트랜지스터와 6개의 고내압공핍NMOS트랜지스터의 각각의 게이트전극에는, 레벨시프트회로(156)로부터 출력되는 6비트의 표시용 데이터의 각비트치(T) 또는 그 반전비트치(B)가 소정의 조합에 의거해서 선택적으로 인가된다.
이 고전압용 디코더회로(278)와 저전압용 디코더회로(279)는, 동일한 신호선상에, 동일극성의 6개의 MOS트랜지스터와 6개의 공핍MOS트랜지스터를 소정의 접속관계를 기초로 직렬로 접속하고, 표시용 데이터의 각 비트치(T) 또는 반전비트치(B)의 중에서, 비선택의 각비트치(T) 또는 반전비트치(B)부분을, 공핍MOS트랜지스터로 도통시키도록 하고 있다.
이와 같이, 종래의 고전압용 디코더회로(278)와 저전압용 디코더회로(279)는, 64계조마다, 12개의 MOS트랜지스터가 종속되는 구성으로 되어 있다. 따라서, 각 드레인신호선(D)당의 MOS트랜지스터의 총수는 768개(64×12)로 된다.
최근, 액정표시장치에 있어서는, 64계조표시에서부터 256계조표시로보다 다계조표시가 증진되고 있다. 그러나, 종래의 고전압용 디코더회로(278)와 저전압용 디코더회로(279)를 사용해서, 256계조표시를 행할 경우에는, 각 드레인신호선(D)당 MOS트랜지스터의 총수는 4096개(256×16)로 된다.
이 때문에, 디코더부(261)가 점유하는 면적이 증가하고, 상기 드레인드라이버를 구성하는 반도체집적회로(IC칩)의 칩사이즈가 크게된다고 하는 문제가 있었다.
도 8은, 본 발명의 실시예에 의한 액정표시장치의 고전압용의 디코더회로 (278)와 플러스극성계조전압생성회로(151a)의 회로구성을 표시한 회로도이다.
동 도면에 표시한 바와 같이, 플러스극성계조전압생성회로(151a)는, 종래예와 같이, 64계조의 계조전압을 생성하지 않고, 플러스전압생성회로(121)로부터 입력되는 플러스극성의 5치의 계조기준전압(V"0∼V"4)에 의거해서, 플러스극성의 17계조의 제 1계조전압을 생성한다. 이 경우에, 플러스극성계조전압생성회로(151a)를 구성하는 저항분압회로의 각 분압저항은, 액정층에 인가하는 전압과 투과율과의 관계에 맞추어서 소정의 가중이 이루어져 있다.
고전압용 디코더회로(278)는, 17계조의 제 1계조전압의 서로 인접하는 제 1계조전압(VOUTA, VOUTB)을 선택하는 디코더회로(301)와, 당해 디코더회로(301)에 의해 선택된 제 1계조전압(VOUTA)을 단자(P1) 또는 단자(P2)에, 또, 당해 디코더회로(301)에 의해 선택된 제 1계조전압(VOUTB)을 단자(P2) 또는 단자(P1)에 출력하는 멀티플렉서(302)와, 당해 멀티플렉서(302)로부터 출력되는 서로 인접하는 제 1계조전압(VOUTA, VOUTB)간의 전위차(△V)를 분압해서, 당해전위차(△V)의 1/4△V, 2/4(=1/2)△V, 3/4△V, 4/4(=1)△V의 전압을 생성하는 제 2계조전압생성회로(303)를 가진다.
디코더회로(301)는, 홀수번째의 제 1계조전압중에서, 6비트의 표시데이터의 상위 4비트(D2∼D5)에 대응하는 제 1계조전압을 선택하는 제 1디코더회로(311)와, 짝수번째의 제 1계조전압중에서, 6비트의 표시데이터의 상위 3비트(D3∼D5)에 대응하는 제 1계조전압을 선택하는 제 2디코더회로(312)로 구성된다.
제 1디코더회로(311)는, 6비트의 표시데이터의 상위 4비트(D2∼D5)에 의해, 제 1번째의 제 1계조전압(V1)과 제 17번째의 제 1계조전압(V17)을 1회, 제 3번째의 제 1계조전압(V3) 내지 제 15번째의 제 1계조전압(V15)을, 각각 연속해서 2회선택하도록 구성된다.
그러나, 제 2디코더회로(312)는, 6비트의 표시데이터의 상위 3비트(D3∼D5)에 의해, 제 2번째의 제 1계조전압(V2) 내지 제 16번째의 제 1계조전압(V16)을, 1회선택하도록 구성된다.
또한, 도 8에 있어서, ○은 데이터비트가 Low레벨(이하, L레벨이라 칭한다.)에서 ON으로 되는 스위치소자(예를 들면, PMOS트랜지스터)이며, 또, ●은 데이터비트가 High레벨(이하, H레벨이라 칭한다.)에서 ON으로 되는 스위치소자(예를 들면, NMOS트랜지스터)이다.
표 1은, 6비트의 표시데이터의 상위 4비트(D2∼D5)와, 그 비트치에 따라서, 제 1디코더회로(311) 및 제 2디코더회로(312)에 의해 선택되는 계조전압과의 관계를 표시한 것이다.
여기서, V"0＜V"1＜V"2＜V"3＜V"4임으로, 상기 표 1로부터 알 수 있는 바와 같이, 표시데이터의 3비트(D2)의 비트치가 L레벨의 경우, 계조전압VOUTA로서, VOUTB의 계조전압보다도 저전위의 계조전압이 출력되고, 또, 표시데이터의 3비트(D2)의 비트치가 H레벨의 경우, 계조전압VOUTA로서, VOUTB의 계조전압보다도고전위의 계조전압이 출력된다.
따라서, 이 표시데이터의 3비트(D2)째의 비트치의 H레벨 및 L레벨에 따라서 멀티플렉서(302)를 절환하고, 표시데이터의 3비트(D2)째의 비트치가 L레벨일때에 단자(P1)에 VOUTA의 계조전압을, 단자(P2)에 VOUTB의 계조전압을 출력하고, 또, 표시데이터의 3비트(D2)째의 비트치가 H레벨일때에 단자(P1)에 VOUTB의 계조전압을, 단자(P2)에 VOUTA의 계조전압을 출력한다.
이에 의해, 단자(P1)의 계조전압을 (Va), 단자(P2)의 계조전압을 (Vb)로 할 때, 항상, Va＜Vb로 할 수 있어, 제 2계조전압생성회로(303)의 설계가 간단하게 된다.
단, 반드시 멀티플렉서(302)를 사용하지 않아도 데이터(D1),(D0)를 소망의 전압을 생성하도록 제어하는 것도 가능하다.
제 2계조전압생성회로(303)는, 단자(P1)와 고전압용 앰프회로(271)의 입력단부의 사이에 접속되는 스위치소자(S1)와, 일단부가 고전압용 앰프회로(271)의 입력단부에 접속되고, 타단부가, 스위치소자(S2)를 개재해서 단자(P1)에, 또, 스위치소자(S5)를 개재해서 단자(P2)에 접속되는 콘덴서(C1)와, 일단부가 고전압용 앰프회로(271)의 입력단부에 접속되고, 타단부가, 스위치소자(S3)를 개재해서 단자(P1)에, 또, 스위치소자(S4)를 개재해서 단자(P2)에 접속되는 콘덴서(C2)와, 단자(P2)와 고전압용 앰프회로(271)의 입력단부의 사이에 접속되는 콘덴서(C3)로 구성된다.
여기서, 콘덴서(C1)와 콘덴서(C3)의 용량치는 동일하게, 콘덴서(C2)의 용량치는, 콘덴서(C1) 및 콘덴서(C3)의 용량치의 2배의 용량치로 된다. 또, 각 스위치소자(S1∼S5)는, 도 9에 표시한 바와 같이, 표시데이터의 하위 2비트(D0, D1)의 비트치에 따라서 ON·OFF된다. 또한, 도 9에는, 표시데이터의 하위비트(D0, D1)의 비트치에 따라서, 제 2계조전압생성회로(303)로부터 출력되는 계조전압의 값과, 표시데이터의 하위 2비트(D0, D1)의 비트치에 따른, 제 2계조전압생성회로(303)의 회로구성을 합쳐서 도시하고 있다.
또한, 콘덴서를 사용해서 소망의 전압을 생성하고 있으나, 콘덴서가 아니더라도 제 1생성회로에서 발생시킨 2전압간에 저항에 의해 분압전압을 발생시키는 것도 가능하다. 또 이 2개전압간에 다이오드나 스위치소자 등을 배설하고, 전압생성을 행하는 것도 가능하다.
또한, 저전압용의 디코더회로(279)도, 상기 고전압용의 디코더회로(278)와 마찬가지로 구성할 수 있고, 이 경우에는, 저전압용의 디코더회로(279)는, 마이너스극성계조전압생성회로(151b)로부터 생성되는 마이너스극성의 17계조의 제 1계조전압을 선택한다.
또, 마이너스극성계조전압생성회로(151b)는, 마이너스전압생성회로(122)로부터 입력되는 마이너스극성의 5치의 계조기준전압(V"5∼V"9)에 의거해서, 마이너스극성의 17계조의 제 1계조전압을 생성하고, 또, 아이너스극성계조전압생성회로 (151b)를 구성하는 저항분압회로의 각 분압저항은, 액정층에 인가하는 전압과 투과율과의 관계에 맞추어서 소정의 가중이 이루어져 있다.
이 저전압용의 디코더회로(279)에서는, V"5＞V"6＞V"7＞V"8＞V"9가 됨으로, 단자(P1)의 계조전압을 (Va), 단자(P2)의 계조전압을 (Vb)로할 때, 항상, Va＞Vb로된다.
이와 같이, 본 발명의 실시예에 의한 액정표시장치에서는, 디코더회로를 구성하는 스위칭소자는, 제 1디코더회로(311)에서 64(=(9+7)×4), 제 2디코더회로 (312)에서 24(=3×8)임으로, 각 드레인신호선(D)당 디코더회로를 구성하는 스위칭소자(MOS트랜지스터)의 총수는 88로 되고, 종래예의 각 드레인신호선 (D)당 MOS트랜지스터의 총수는 768개에 비해서 대폭적으로 적게하는 것이 가능해진다.
또, 스위칭소자를 감소시킴으로써, 드레인드라이버(130)의 내부전류를 저감시킬 수 있음으로, 액정표시장치(LCM)전체의 소비전력을 저감시킬 수 있고, 그에 의해, 액정표시장치(LCM)의 신뢰성을 향상시키는 것이 가능하게 된다.
도 10은, 본 발명의 실시예에 의한 액정표시장치의 고전압용의 디코더회로 (278)의 다른예의 회로구성을 표시한 회로도이다. 또한, 도 10에서는, 스위칭소자로서 PMOS트랜지스터를 사용하고, 256계조의 계조전압을 생성할 경우의 회로구성의 일예를 표시하고 있다. 그 때문에, (D0∼D7)의 8비트의 표시데이터의 각 비트치 및 그 반전치가, 소정의 조합, 조합의 기초로 각 PMOS트랜지스터의 게이트에 인가되도록 되어 있다.
도 10에 표시한 디코더회로(301)에는, 8비트의 표시데이터의 상위 5비트의 비트가 입력된다. 따라서, 플러스극성계조전압생성회로(151a)는, 플러스전압생성회로(121)로부터 입력되는 플러스극성의 5치의 계조기준전압(V"0∼V"4)에 의거해서, 플러스극성의 33계조의 제 1계조전압을 생성한다. 이 경우에, 플러스극성계조전압생성회로(151a)를 구성하는 저항분압회로의 각 분압저항은, 액정층에 인가하는 전압과 투가율과의 관계에 맞추어서 소정의 가중이 이루어져 있다.
디코더회로(301)는, 홀수번째의 제 1계조전압중에서, 8비트의 표시데이터의 상위 5비트(D3∼D7)에 대응하는 제 1계조전압을 선택하는 제 1디코더회로(311)와, 짝수번째의 제 1계조전압중에서, 8비트의 표시데이터의 상위 4비트(D4∼D7)에 대응하는 제 1계조전압을 선택하는 제 2디코더회로(312)로 구성된다.
8비트의 표시데이터의 상위 5비트의 비트치의 조합에 의거해서, 제 1디코더회로(311) 또는 제 2디코더회로(312)에서 선택된 33계조의 제 1계조전압의 서로 인접하는 제 1계조전압(VOUTA, VOUTB)는, 멀티플렉서(302)에 의해, 단자(P1) 또는 단자(P2)에 출력된다.
여기서, 제 1디코더회로(311)는, 8비트의 표시데이터의 상위 5비트(D3∼D7)에 의해, 제 1번째의 제 1계조전압(V1)과 제 33번째의 제 1계조전압(V33)을 1회, 제 3번째의 제 1계조전압(V3) 내지 제 31번째의 제 1계조전압(V31)을, 각각 연속해서 2회 선택하도록 구성된다. 제 2디코더회로(312)는, 8비트의 표시데이터의 상위 4비트(D4∼7)에 의해, 제 2번째의 제 1계조전압(V2) 내지 제 32번째의 제 1계조전압(V32)을, 1회 선택하도록 구성된다. 또한, 도 10에 있어서, ○은 PMOS트랜지스터를, ●은 NMOS트랜지스터를 표시하고 있다.
멀티플렉서(302)는, 8비트의 표시데이터의 4비트(D3)째의 비트치가 L레벨일때에, 단자(P1)에 VOUTB의 계조전압을, 단자(P2)에 VOUTA의 계조전압을 출력하고, 또, 표시데이터의 4비트(D3)째의 비트치가 H레벨일때에, 단자(P1)에 VOUTA의 계조전압을 단자(P2)에 VOUTB의 계조전압을 출력한다. 이에 의해, 단자(P1)의 계조전압을 (Va), 단자(P2)의 계조전압을 (Vb)로할 때, 항상, Va＜Vb로 할 수 있다.
도 11은, 도 10에 표시한 고전압용 디코더회로(278)의 제 2계조전압생성회로 (303)의 회로구성의 일예를 표시한 회로도이다.
제 2계조전압생성회로(303)는, 단자(P2)와 앰프회로(고전압용 앰프회로 (271))의 입력단부의 사이에 접속되는 콘덴서(Co1)와, 일단부가 앰프회로의 입력단부에 접속되고, 타단부가, 스위치소자(So1)를 개재해서 단자(P1)에, 또, 스위치소자(So2)를 개재해서 단자(P2)에 접속되는 콘덴서(Co2)와, 일단부가 앰프회로의 입력단부에 접속되고, 타단부가, 스위치소자(S11)를 개재해서 단자(P1)에, 또, 스위치소자(S12)를 개재해서 단자(P2)에 접속되는 콘덴서(Co3)와, 일단부가 앰프회로의 입력단부에 접속되고, 타단부가, 스위치소자(S21)를 개재해서 단자(P1)에, 또, 스위치소자(S22)를 개재해서 단자(P2)에 접속되는 콘덴서(Co4)와, 단자(P2)와 앰프의 입력단부의 사이에 접속되는 스위치소자(SS1)를 가진다.
여기서, 콘덴서(Co1)와 콘덴서(Co2)의 용량치는 동일, 콘덴서(Co3)의 용량치는, 콘덴서(Co1)의 용량치의 2배의 용량치, 콘덴서(Co4)의 용량치는, 콘덴서(Co1)의 용량치의 4배의 용량치로 된다.
또, 도 11에 표시한 바와 같이, 스위치소자(SS1)는, 리세트펄스(/CR)에 의해 제어되고, 각 스위치소자(S01, S02, S11, S12, S21, S22)는, 리세트펄스(/CR), 타이밍펄스(/TCK), 표시데이터의 하위 3비트(D0∼D2)가 입력되는 스위치제어회로(SG1∼SG3)에 의해 제어된다. 또한, 기호/는 이것이 부여된 신호가 로우인에이블의 신호인 것을 의미한다.
각 스위치제어회로(SG1∼SG3)는, 부정논리적회로(NAND), 논리적회로(AND), 및 부정논리합회로(NOR)를 구비한다. 표 2에 이 부정논리적회로(NAND), 논리적회로(AND) 및 부정논리합회로(NOR)의 진리치표(眞理値表)를 표시한다.
이 표 2를 사용해서, 이 제 2계조전압생성회로(303)의 동작을 간단히 설명한다. 먼저, 리세트펄스(/CR)가 L레벨이면, 스위치소자(SS1)는 ON, 또는, 부정논리합회로(NOR)에는 H레벨의 리세트펄스(/CR)가 입력됨으로, 부정논리합회로(NOR)의 출력은 L레벨로 되고, 각 스위치소자(S02, S12, S22)는 ON으로 된다.
이 경우에, 타이밍펄스(/TCK)는 H레벨이며, 부정논리적회로(NAND)에는 L레벨의 타이밍펄스(/TCK)가 입력됨으로, 부정논리적회로(NAND)의 출력은 H레벨로 되고, 각 스위치소자(S01, S11, S21)는 OFF로 된다. 이에 의해, 각 콘덴서(Co1∼Co4)의 양끝은 단자(P2)에 접속됨으로, 각 콘덴서(Co1∼Co4)는 충방전되어서, 그 전위차가 0볼트의 상태로 된다.
다음에, 리세트펄스(/CR)가 H레벨에서, 타이밍펄스(/TCK)가 L레벨로되면, 표시데이터의 하위 3비트(D0∼D2)의 각각의 비트치에 따라서, 각 스위치소자(S01, S02, S11, S12, S21, S22)는 ON 또는 OFF로 된다.
이에 의해, 단자(P1)의 계조전압을 (Va), 단자(P2)의 계조전압을 (Vb)로 하면, 이 제 2계조전압생성회로(303)로부터, Va+1/8△, Va+2/8△, …Vb(Va+8/8△)의 계조전압이 출력된다.
또한, 저전압용의 디코더회로(279)도, 고전압용의 디코더회로(278)와 마찬가지로 구성할 수 있다.
이와 같이, 도 10에 표시한 고전압용 디코더회로(278)에서는, 디코더회로를 구성하는 스위칭소자는, 제 1디코더회로(311)에서 160(=(17+15)×5), 제 2디코더회로(312)에서 64(=4×16)임으로, 각 드레인신호선(D)당 디코더회로를 구성하는 스위칭소자(MOS트랜지스터)의 총수는 224로 되고, 종래예의 각 드레인신호선(D)당 MOS트랜지스터의 총수는 4096개에 비해서 대폭적으로 적게하는 것이 가능해진다.
도 12는, 본 발명의 일실시예에 의한 액정표시장치의 고전압용의 디코더회로(278)의 회로구성을 표시한 회로도이며, 도 13은, 본 발명의 일실시예에 의한 액정표시장치의 고전압용의 디코더회로(278)를 구성하는 MOS트랜지스터의 게이트폭을 설명하기 위한 모식도이다. 또한, 도 12에 있어서, ○은 PMOS트랜지스터를, ●은 NMOS트랜지스터를 표시하고 있다.
상기 도 10에 표시한 고전압용 디코더회로(278)에 있어서, 각 디코드행마다 동일한 전압이 게이트에 인가되는 MOS트랜지스터는, 표시데이터의 상위비트정도연속하고 있다. 따라서, 이 각행마다 동일한 전압이 게이트에 인가되고, 또한 각디코드행마다 연속하는 MOS트랜지스터를 1개의 MOS트랜지스터로 바꿔놓아도, 기능적으로는 하등문제는 없다.
본 실시예는, 이 각행마다 동일한 전압이 게이트에 인가되고, 또한 각행 디코드행마다 연속하는 MOS트랜지스터를 1개의 MOS트랜지스터로 바꿔놓은 것이다. 또, 본 실시예에서는, 도 13에 표시한 바와 같이, 최소사이즈의 MOS트랜지스터의 게이트폭을 W로 할 때, 그 최소사이즈의 MOS트랜지스터의 상위행의 MOS트랜지스터의 게이트폭을 2W, 또, 그 상위행의 MOS트랜지스터의 게이트폭을 4W와, 표시데이터의 상위비트가 게이트에 인가되는 MOS트랜지스터(상위비트쪽의 MOS트랜지스터)의 게이트폭(W)을 최소사이즈의 MOS트랜지스터의 게이트폭의 2의 (m-j)승배(乘倍)로 하고 있다. 여기서, m은 표시데이터의 비트수, j는 최소사이즈의 MOS트랜지스터로 구성되는 비트중에서 가장 상위비트의 비트번호이다.
본 실시예에서, 최소사이즈의 MOS트랜지스터의 저항을 R로할 때, 각 디코드행의 MOS트랜지스터의 합성저항은, 디코더회로(311)에서 약 2R(≒R+R/2+R/4+R/8+R/ 16), 디코더회로(312)에서 약 2R(≒R+R/2+R/4+R/8)로 된다. 또한, 도 12에, 최소사이즈의 MOS트랜지스터의 저항을 R로 했을때의 각행의 MOS트랜지스터의 저항을 합해서 도시하고 있다.
이 경우에, 도 10에 표시한 고전압용 디코더회로(278)에서는, 최소사이즈의 MOS트랜지스터의 저항을 R로 했을 때, 각 디코드행의 MOS트랜지스터의 합성저항은, 디코더회로(311)에서 5R(=R+R+R+R+R), 디코더회로(312)에서 4R(=R+R+R+R)로 된다.
따라서, 본 실시예에서는, 각 디코드행의 MOS트랜지스터의 합성저항을 저감할 수 있어, 제 2계조전압생성회로(303)를 구성하는 각 콘덴서에 전하를 재배분할때에 대전류의 충방전을 흐르게 할 수 있음으로, 디코더회로를 고속화할 수 있는 동시에, 디코더회로(311)와 디코더회로(312)의 합성저항치를 동등하게 할 수 있기 때문에, 생성되는 2계조의 속도차를 저감할 수 있다.
또, 일반적으로, MOS트랜지스터에서는, 기판, 소스간전압(VBS)에 의해, 임계치전압(VT)이 플러스방향으로 변화하고, 그에 의해, 드레인전류(IDS)가 감소한다. 즉, MOS트랜지스터의 저항이 증대한다.
그 때문에, 본 실시예에서는, 도 12에 표시한 바와 같이, 기판·소스간 전압(VBS)이 동등하게 되는 계조전압(도 12에서는, V16 (또는 V18), V15 (또는 V17)의 계조전압)을 경계로해서, PMOS트랜지스터영역과, NMOS트랜지스터영역으로 분리하도록 하고 있다. 이에 의해, 본 실시예에서는, 디코더회로를 구성하는 MOS트랜지스터에 있어서의 기판바이어스효과에 의한 저항의 증가를 억제할 수 있다.
도 14는, 본 발명의 일실시예에 의한 액정표시장치의 저전압용의 디코더회로(279)의 회로구성을 표시한 회로도이다. 동도면에 표시한 바와 같이, 저전압용의 디코더회로(279)는, 고전압용의 디코더회로(278)와 마찬가지로 구성할 수 있다.
그러나, 저전압용의 디코더회로(279)에서는, 기판·소스간전압(VBS)이 동등하게 되는 계조전압(도 14에서는, V16 (또는 V18), V15 (또는 V17)의 계조전압)을 경계로해서, PMOS트랜지스터영역과, NMOS트랜지스터영역을 분리할때에, PMOS트랜지스터영역과, NMOS트랜지스터영역이, 고전압용의 디코더회로(278)와 반대로 되어 있다. 단, 각전압은, V1＞V2＞V3…＞V32＞V33으로 한다.
또한, 상기 각 실시예에 있어서, 디코드회로(301)를 구성하는 각 MOS트랜지스터는, 고내압MOS트랜지스터로 구성되나, 또는 게이트전극부만 고내압구조로한 MOS트랜지스터로 구성된다. 또, 디코더회로(301)의 저비트쪽의 MOS트랜지스터는, 드레인·소스간내압이 낮은 MOS트랜지스터를 사용할 수 있고, 이 경우에는, 디코더회로(301)부분의 사이즈를 보다 작게하는 것이 가능해진다.
또, 제 2계조전압생성회로(303)는, 콘덴서에 대신해서 저항을 사용하는 것도 가능하나, 이 경우에는, 고저항치의 저항을 사용하고, 또, 각 저항의 저항치의 대소관계는, 콘덴서와 반대로할 필요가 있다.
예를 들면, 도 8에 표시한 제 2계조전압생성회로(303)에 있어서, 콘덴서에 대신해서 저항을 사용할 경우, 콘덴서(C1) 및 콘덴서(C3)과 바꿔놓는 저항의 저항치는, 콘덴서(C2)와 바꿔놓는 저항의 저항치의 2배의 저항치로 할 필요가 있다.
도 15는, 상기 각 실시예의 액정표시장치의 조립완성도로서, 액정표시패널의 표시면적에서 본 정면도, 앞측면도, 우측면도, 좌측면도 및 후측면도이다. 도 16은, 상기 각 실시예의 액정표시장치의 조립완성도로서, 액정표시패널의 이면쪽에서 본 도면이다.
상기 각 실시예에 의한 액정표시장치는, 몰드케이스(ML), 실드케이스(SHD)를 구비한다. HLD1, HLD2, HLD3 및 HLD4는, 몰드케이스(ML), 실드케이스(SHD)에 각각 형성되는 장착구멍이다. 당해 액정표시모듈은, 이 4개의 장착구멍에 나사등을통해서 노트북퍼스널컴퓨터 등에 실장된다. 백라이트를 구동하기 위한 인버터회로유닛은, 장착구멍(HLD1, HLD2)사이의 오목부에 배치되고, 접속커넥터(LCT), 램프케이블(LCP1, LCP2)을 개재해서 냉음극형광등(LP)에 구동전압을 공급한다.
컴퓨터본체쪽으로부터의 표시데이터, 표시제어신호 및 전원은, 모듈이면에 위치하는 인터페이스커넥터(CT1)를 개재해서, 인터페이스부(100)에 공급된다.
도 17(a)는 도 15에 표시한 액정표시장치의 I-I선에서 절단한 단면도, 도 17(b)는, 도 15에 표시한 액정표시장치의 Ⅱ-Ⅱ선에서 절단한 단면도, 도 18(a)는, 도 15에 표시한 액정표시장치의 Ⅲ-Ⅲ선에서 절단한 단면도, 도 18(b)는, 도 15에 표시한 액정표시장치의 Ⅳ-Ⅳ선에서 절단한 단면도이다.
도 17, 도 18에 있어서, SHD는 액정표시패널의 주변 및 액정표시패널의 구동회로를 덮는 실드케이스(상부쪽케이스)이다. ML은 백라이트유닛을 수납하는 몰드케이스(하부쪽케이스)이다. LF1 및 LF2는 하부쪽케이스(ML)를 덮는 제 1 및 제 2의 하부쪽 실드케이스이다.
WSPC는 백라이트유닛의 주위를 덮는 테두리스페이서이다. SUB1 및 SUB2는, 액정표시패널을 구성하는 유리기판이다. 도 18에 있어서는, 유리기판(SUB1)은 박막트랜지스터(TFT1, TFT2) 및 화소전극(ITO1)이 형성되어 있는 기판, 유리기판(SUB2)은 컬러필터 및 공통전극(ITO2)이 형성되는 기판이다.
FUS는 실링재이며, BM은 유리기판(SUB2)에 형성된 차광막, POL1은 유리기판(SUB2)에 첩부되는 상부편광판, POL2는 유리기판(SUB1)에 첩부되는 하부편광판, VINCI은 유리기판(SUB2)에 첩부되는 시야확대필름, VINC2는 유리기판(SUB2)에 첩부되는 시야확대필름이다.
상기 각 실시예에서는, 유리기판(SUB1, SUB2)에 시야확대필름(VINC1, VINC2)을 첩부함으로써, 사용자가 보는 각도에 의해 콘트라스트가 변화하는 액정표시패널특유의 문제인, 시야의존성을 없애고 있다. 또한 시야확대필름(VINC1, VINC2)은, 편광판(POL1, POL2)의 외부쪽에 첩부해도 되나, 시야확대필름(VINC1, VINC2)을 편광판(POL1, POL2)과 유리기판(SUB1, SUB2)의 사이에 배설함으로써, 시야확대효과를 증대할 수 있다.
LP는 냉음극형광등, LS는 램프반사시트, GLB는 도광판, RFS는 반사시트, SPS는 프리즘시트이다. POR은 편광반사판이며, 액정표시패널의 휘도를 향상시키기 위하여 설치되어 있다. 편광반사판(POR)은 특정한 편광축의 광만을 투과하고, 그 이외의 편광축의 광은 반사하는 성질을 가지고 있다. 따라서, 편광반사판(POR)의 투과하는 편광축을 하부편광판(POL2)의 편광축과 합치시킴으로써, 종래하부편광판(POL2)에서 흡수되고 있었던 광도, 편광반사판(POR)과 도광판(GLB)사이에서 왕래하고 있는 사이에, 하부편광판(POL2)을 투과하는 편광광으로 변화되어서 편광반사판(POR)으로부터 사출됨으로, 액정표시패널의 콘트라스트를 향상시킬 수 있다.
테두리스페이서(WSPC)는 도광판(GLB)의 주변부를 누르고, 테두리스페이서 (WSPC)의 훅을 몰드케이스(ML)의 구멍에 질러넣으므로서, 도광판(GLB)을 몰드케이스(ML)에 단단히 고정하고, 도광판(GLB)이 액정표시패널에 충돌하는 것을 방지하고 있다. 또, 확산시트(SPS), 프리즘시트(PRS) 및 편광반사판(POR)도, 테두리스페이서(WSPC)에 의해 꽉누르고 있음으로, 확산시트(SPS), 프리즘시트(PRS) 및 편광반사판(POR)이 뒤틀리는 일없이, 백라이트유닛을 액정표시모듈에 실장할 수 있다.
GC1은 테두리스페이서(WSPC)와 유리기판(SUB1)의 사이에 배설되는 고무쿠션이다. LPC3은 냉음극형광등(LP)에 구동전압을 공급하는 램프케이블이며, 실장공간을 취하지 않도록 플랫케이블로 이루어지며 테두리스페이서(WSPC)와 램프반사시트(LS)의 사이에 설치된다. 이 램프케이블(LPC3)은 양면테이프에 의해 램프반사시트(LS)에 첩부되어 있음으로, 냉음극형광등(LP)을 교환할때에 램프반사시트(LS)와 함께 교환할 수 있어, 램프케이블(LPC3)을 램프반사시트(LS)에서 떼어낼 필요가 없고, 냉음극형광등(LP)의 교환이 용이하다.
OL은 ○링이고, 냉음극형광등(LP)과 램프반사시트(LS)의 사이의 쿠션의 작용을 한다. ○링(OL)은 냉음극형광등(LP)의 발광휘도가 저하하지 않도록 투명한 합성수지재료로 구성된다. 또, ○링(OL)은 냉음극형광등(LP)으로부터 고주파전류가 누설되는 것을 방지하기 위해, 유전율이 낮은 절연재료로 구성된다. 또, ○링(OL)은 냉음극형광등(LP)이 도광판(GLB)과 충돌하는 것을 방지하는 쿠션의 작용도한다.
IC1은 액정표시패널(10)의 드레인신호선(D)에 영상신호전압을 공급하는 드레인드라이버(130)를 구성하는 반도체칩이며, 유리기판(SUB1)위에 실장되어 있다. 이 반도체칩(IC1)은 유리기판(SUB1)의 한쪽의 변에만 실장되어 있음으로, 반도체칩(IC1)이 실장된 변과 대향하는 변의 테두리영역을 작게할 수 있다. 또, 냉음극형광등(LP) 및 램프반사시트(LS)는, 유리기판(SUB1)의 반도체칩(IC1)이 실장된 부분의 하부쪽에 겹쳐서 배치됨으로, 냉음극형광등(LP) 및 램프반사시트(LS)를, 액정표시장치내에 콤펙트하게 수납할 수 있다.
IC2는 액정표시패널(10)의 게이트신호선(G)에 주사구동전압을 공급하는 게이트드라이버(140)를 구성하는 반도체칩이며, 유리기판(SUB1)위에 실장되어 있다. 이 반도체칩(IC2)도 유리기판(SUB1)의 한쪽의 변에만 실장되어 있음으로, 반도체칩(IC2)이 실장된 변과 대향하는 변의 테두리영역을 작게할 수 있다.
FPC1은 게이트신호선쪽 가요성프린트기판이고, 유리기판(SUB1)의 외부단자에 이방성도전막에 의해 접속되고, 반도체칩(IC2)에 전원 및 구동신호를 공급한다. FPC2는 드레인신호선쪽의 가요성프린트기판이고, 유리기판(SUB1)의 외부단자에 이방성도전막에 의해 접속되어, 반도체칩(IC1)에 전원 및 구동신호를 공급한다. 가요성프린트기판(FPC1, FPC2)위에는 저항, 콘덴서등의 칩부품(EP)이 실장되어 있다.
상기 실시예에서는, 액정표시패널(10)의 테두리영역을 축소하기 위하여, 가요성 프린트기판(FPC2)은 램프반사시트(LS)를 둘러싸게 구부리고, 가요성프린트기판(FPC2)의 일부(b부)는 백라이트유닛의 뒤의 몰드케이스(ML)와 제 2실드케이스의 사이에 끼워져서 고정된다. 그 때문에, 몰드케이스(ML)에는, 가요성프린트기판 (FPC2)위에 실장되는 칩부품(EP)의 스페이서를 확보하기 위한 도려낸 부분이 형성되어 있다.
가요성프린트기판(FPC2)은, 구부림을 용이하게 하기 위한 얇은 두께의 부분(a부)과, 다층배선을 위한 두께가 두꺼운 부분(b부)으로 구성된다. 또, 상기 각 실시예에서는, 하부쪽실드케이스를 제 1의 하부쪽실드케이스(LF1)와 제 2의하부실드케이스(LF2)로 구성하고, 당해 2개의 하부쪽실드케이스(LF1, LF2)에 의해 액정표시모듈의 이면을 둘러싸도록했음으로, 제 2의 하부쪽실드케이스(LF2)를 분리하면 램프반사시트(LS)를 노출시킬 수 있음으로, 냉음극형광등(LP)의 교환이 용이하다.
PCB는 표시제어장치(110)나 전원회로(120)가 탑재되는 인터페이스기판이고, 이 인터페이스기판(PCB)도 다층의 프린트기판으로 구성된다. 상기 각 실시예에서는, 액정표시패널(10)의 테두리영역을 작게하기 위하여, 인터페이스기판(PCB)은, 가요성프린트기판(FPC1)의 하부에 겹쳐서 배치되어 양면테이프(BAT)에 의해 유리기판(SUB1)에 접착되어 있다.
인터페이스기판(PCB)에는 커넥터(CTR3)와 커넥터(CTR4)가 배설되고, 커넥터 (CRT4)는 가요성프린트기판(FPC2)의 커넥터(CT4)와 전기적으로 접속된다. 마찬가지로, 커넥터(CTR3)는 가요성프린트기판(FPC1)의 커넥터(CT3)와 전기적으로 접속된다.
도 19는, 액정표시패널(10)의 주변에 가요성프린트배선기판(FPC1)과, 구부리기전의 가요성프린트배선기판(FPC2)을 실장한 상태를 표시한 도면이다. 또, 도 20은, 도 19에 있어서, 액정표시패널(10)과 가요성프린트배선기판(FPC1, FPC2)이 접속되어 있는 부분을 확대해서 표시한 도면이다.
또한, 도 19, 도 20에 있어서, TCON은 표시제어장치(110)를 구성하는 반도체칩이며, 또, DTM은 드레인단자, GTM은 게이트단자이다.
도 17, 도 18에 있어서, SUB는 보강판이며, 하부쪽실드케이스(LF1)와커넥터(CT4)의 사이에 배치되어, 커넥터(CT4)가 커넥터(CTR4)로부터 벗어나는 것을 방지하고 있다. SPC4는 실드케이스(SHD)와 상부편광판(POL1)의 사이에 배설되는 스페이서이며, 부식포로 이루어지며 접착제에 의해 실드케이스(SHD)에 첩부되어 있다.
상기 각 실시예에서는, 상부편광판(POL1)과 시야확대필름(VINCI)을 유리기판(SUB2)으로부터 인출하고, 상부편광판(POL1)과 시야확대필름(VINCI)을 실드케이스(SHD)에 의해 누르고 있다. 이 구성에 의해, 상기 각 실시예에서는 테두리영역을 작게하더라도 충분한 강도를 확보하고 있다.
DSPC는 드레인스페이서이며, 실드케이스(SHD)와 유리기판(SUB1)의 사이에 설치되어, 실드케이스(SHD)와 유리기판(SUB1)이 충돌하는 것을 방지하고 있다. 또, 드레인스페이서(DSPC)는 반도체칩(IC1)을 덮도록 설치됨으로, 반도체칩(IC1)의 부분에는 잘린부분(NOT)이 형성된다. 이에 의해, 실드케이스(SHD)나 드레인스페이서(DSPC)가 반도체칩(IC1)에 충돌하는 일이 없어진다. 또, 드레인스페이서(DSPC)는, 유리기판(SUB1)의 외부접속단자위에 있는 가요성프린트기판(FPC2)도 누르고 있음으로, 유리기판(SUB1)으로부터 가요성프린트기판(FPC2)이 박리하는 것을 방지하고 있다. FUS는 액정표시패널의 액정실링구멍을 실링하는 실링재료이다.
이상, 본 발명자에 의해서 이루어진 발명을, 상기 발명의 실시예에 의거하여 구체적으로 설명하였으나, 본 발명은, 상기 발명의 실시예에 한정되는 것이 아니고, 그 요지를 벗어나지 않는 범위에 있어서 여러 가지 변경가능한 것은 물론이다.
상기 각 실시예에 의하면, 디코드회로의 스위치소자의 총수를 적게할 수 있어, 영상신호선구동수단의 칩사이즈를 작게하는 것이 가능해진다.
이에 의해, 영상신호선구동수단의 칩사이즈를 크게하는 일없이, 256계조등보다 다계조의 계조전압을 생성하는 것이 가능해진다.

Claims (7)

  1. 복수의 화소를 가진 액정패널과, 표시데이터에 의거하여 영상신호전압을 상기 각 화소에 인가하는 구동회로를 구비하는 액정표시장치로써,
    상기 구동회로는 제 1회로와, 제 2회로와, 절환회로를 가지고,
    상기 제 1회로는 제 1표시데이터에 의거하여 제 1전압을 제 1출력단자에 출력하고, 상기 제 1전압보다 낮은 제 2전압을 제 2출력단자에 출력하고, 제 2표시데이터에 의거해서 제 3전압을 제 1출력단자에 출력하고 상기 제 3전압보다 높은 상기 제 2전압을 상기 제 2출력단자에 출력하며,
    상기 제 2회로는 제 1입력단자와 이 제 1입력단자에 입력하는 전압보다도 낮은 전압이 입력되는 제 2입력단자를 가지고, 상기 제 1입력단자 및 제 2입력단자에는 상기 제 1출력단자, 제 2출력단자로부터 출력하는 전압을 입력하고, 상기 제 1출력단자, 제 2출력단자로부터 출력하는 전압으로부터 생성되는 복수의 전압중 하나의 전압을 출력하고,
    절환회로는, 상기 제 1회로로부터 출력하는 2개의 전압중 높은 전압이 상기 제 1입력단자에 입력하고, 낮은 전압이 상기 제 2입력단자에 입력하도록,
    상기 제 1회로가 사이 제 1전압과 상기 제 2전압을 출력하는 경우에는, 상기 제 1출력단자를 상기 제 1입력단자에 접속하고, 상기 제 2출력단자를 상기 제 2입력단자에 접속하는 제 1접속과,
    상기 제 1회로가 상기 제 2전압과 상기 제 3전압을 출력하는 경우에는 상기제 1출력단자를 상기 제 2입력단자에 접속하고, 상기 제 2출력단자를 상기 제 1입력단자에 접속하는 제 2접속을 절환하는 것을 특징으로 하는 액정표시장치.
  2. 제 1항에 있어서, 상기 제 2회로는, 복수의 콘덴서를 사용해서 상기 제 1전압과 제 2전압으로부터 복수의 전압을 생성하는 것을 특징으로 하는 액정표시장치.
  3. 제 1항에 있어서, 상기 절환회로는, 상기 제 1, 제 2전압중의, 고전압이 제 1입력에 입력하고, 저전압이 제 2입력에 입력하는 것을 특징으로 하는 액정표시장치.
  4. 매트릭스형상으로 배치된 복수의 화소를 가진 액정패널과, m비트의 표시데이터에 의거하여 영상신호전압을 상기 각 화소에 인가하는 구동회로를 구비하는 액정표시장치로써,
    상기 구동회로는 상기 m비트의 표시데이터의 상위 n비트의 데이터에 의거하여 제 1출력단자와 제 2출력단자에 계조전압을 출력하는 제 1전압생성회로와,
    상기 m비트의 표시데이터의 하위(m-n)비트의 데이터에 의거하여 제 1입력단자로부터 입력되는 전압과, 제 2입력단자로부터 입력되는 상기 제 1입력단자로부터 입력되는 전압보다 낮은 전압으로부터 생성되는 복수의 전압중 1개의 전압을 출력하는 제 2전압생성회로와,
    상기 제 1전압생성회로의 출력단자와 상기 제 2전압생성회로의 입력단자의접속을 절환하는 멀티플렉서를 가지고,
    상기 멀티플렉서는 상기 n비트의 최하위비트데이터에 의거하여 상기 제 1전압생성회로로부터 출력하는 2개의 전압중 고전위의 출력전압을 상기 제 1입력단자에 접속하고, 저전위의 출력전압을 상기 제 2입력단자에 접속하는 것을 특징으로 하는 액정표시장치.
  5. 매트릭스형상으로 배치된 복수의 화소를 가진 액정패널과, m비트의 표시데이터에 의거하여 영상신호전압을 상기 각 화소에 인가하는 구동회로를 구비하는 액정표시장치로써,
    상기 구동회로는 상기 m비트의 표시데이터의 상위 n비트의 데이터에 의거하여 제 1출력단자에 계조전압을 출력하고, 상기 n비트의 데이터의 상위(n-1)비트의 데이터에 의거하여 제 2출력단자에 계조전압을 출력하는 제 1전압생성회로와,
    상기 m비트의 표시데이터의 하위(m-n)비트의 데이터에 의거하여 제 1입력단자로부터 입력되는 전압과 제 2입력단자로부터 입력되는 전압으로부터 생성되는 복수의 전압중 1개의 전압을 출력하고, 상기 제 1입력단자에 입력되는 전압이 상기 제 2입력단자에 입력되는 전압보다 높은 제 2전압생성회로와,
    상기 제 1전압생성회로의 출력단자와 상기 제 2전압생성회로의 입력단자의 접속을 절환하는 멀티플렉서를 가지고,
    상기 멀티플렉서는 상위 n비트의 최하위 1비트데이터에 의거하여 상기 제 1전압생성회로로부터 출력하는 2개의 전압중 고전위의 출력전압을 상기 제 1입력단자에 접속하고, 저전위의 출력전압을 상기 제 2입력단자에 접속하는 것을 특징으로 하는 액정표시장치.
  6. 제 4항에 있어서, 상기 멀티플렉서는 상기 제 1전압생성회로가 출력하는 2개의 전압중의 고전압출력을 제 1입력단자에 입력하고, 저전압출력을 제 2입력단자에 접속하는 것을 특징으로 하는 액정표시장치.
  7. 제 5항에 있어서, 상기 제 2전압생성회로는, 복수의 콘덴서를 사용해서 상기 제 1전압생성회로가 출력하는 2개의 전압으로부터 복수의 전압을 생성하는 것을 특징으로 하는 액정표시장치.
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