JP5613377B2

JP5613377B2 - デコーダ回路

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Description

本発明は、ＬＣＤ駆動装置におけるデコーダ回路に関するものである。

ＴＦＴ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）型のＬＣＤ（液晶）パネル等の表示装置を駆動するための駆動装置において、画像データに応じた階調電圧を出力するデコーダ回路として、トーナメント方式と呼ばれる構成のデコーダ回路がある（例えば、特許文献１参照）。

特開２００７−２３２９７７号公報

このようなトーナメント方式のデコーダ回路の具体的一例を図６に示す。図６に示したデコーダ回路１１０は、１０２４階調表示用ＬＣＤ駆動装置に用いられるデコーダ回路である。

デコーダ回路１１０は、複数のＮＭＯＳトランジスタをトーナメント状に配列したＭＯＳトランジスタ群により構成された５階層の階層構造を有するＮＭＯＳ領域１１２と複数のＰＭＯＳトランジスタをトーナメント状に配列したＭＯＳトランジスタ群により構成された５階層の階層構造を有するＰＭＯＳ領域１１４とを備えている。

ＮＭＯＳ領域１１２では、各階層毎に４本のプリデコード信号線（第１階層目：プリデコード信号線ＤＡ００〜ＤＡ１１、第２階層目：プリデコード信号線ＤＢ００〜ＤＢ１１、第３階層目：プリデコード信号線ＤＣ００〜ＤＣ１１、第４階層目：プリデコード信号線ＤＤ００〜ＤＤ１１、及び第５階層目：プリデコード信号線ＤＥ００〜ＤＥ１１）に入力されるプリデコード信号により、ＮＭＯＳトランジスタのオン／オフが制御される。

ＰＭＯＳ領域１１４では、各階層毎に４本のプリデコード信号線（第１階層目：プリデコード信号線ＸＤＡ００〜ＸＤＡ１１、第２階層目：プリデコード信号線ＸＤＢ００〜ＸＤＢ１１、第３階層目：プリデコード信号線ＸＤＣ００〜ＸＤＣ１１、第４階層目：プリデコード信号線ＸＤＤ００〜ＸＤＤ１１、及び第５階層目：プリデコード信号線ＸＤＥ００〜ＸＤＥ１１）に入力されるプリデコード信号により、ＰＭＯＳトランジスタのオン／オフが制御される。

デコーダ回路１１０では、ＮＭＯＳ領域１１２及びＰＭＯＳ領域１１４共に、各階層毎に４本のプリデコード信号により１つ（１経路）のＭＯＳトランジスタがオンすることにより、階調電圧ＶＲ０〜ＶＲ１０２３までの１０２４段階の階調電圧のうちから選択された階調の階調電圧がデコーダ出力端子ＤＥＣＯＵＴから出力される。

デコーダ回路１１０では、選択された階調電圧をデコーダ出力端子ＤＥＣＯＵＴから出力する際に、カップリング容量によりデコーダ遅延が生じるという不具合が生じる場合がある。

例えば、デコーダ回路１１０のＭＯＳトランジスタ間の配線であるノードＡ１６０とデコーダ出力ＤＥＣＯＵＴの配線とが近接している場合、特に、隣接し並走する場合、ノードＡ１６０にカップリング容量が生じる。カップリング容量が生じる場合について具体的一例を挙げて説明する。デコーダ回路１１０のレイアウトが図７に示したレイアウト図のようになっている場合、ノードＡ１６０とデコーダ出力ＤＥＣＯＵＴの配線１６４とが近接しているため、ノードＡ１６０を介さずに、他の配線及び配線１６４を介してデコーダ出力ＤＥＣＯＵＴ（階調電圧）を出力する場合にノードＡ１６０にカップリング容量Ｃ１が発生する。このような場合の具体例を図７に示したレイアウト図のデコーダ回路１１０において、プリデコード信号により階調電圧ＶＲ５４０（ＶＲ５４０を示す階調信号）が選択されて、デコーダ出力ＤＥＣＯＵＴの出力端子から出力される場合として図８を参照して説明する。

図８は、デコーダ回路１１０のうち、階調電圧ＶＲ２８、ＶＲ２８４、ＶＲ５４０、ＶＲ７９６の出力経路のみを示したものである。階調電圧ＶＲ５４０をデコーダ出力ＤＥＣＯＵＴの出力端子から出力する場合、プリデコード信号線ＤＡ００、ＤＢ１１、ＤＣ０１、ＤＤ００がゲートに接続されているＮＭＯＳ領域１１２のＮＭＯＳトランジスタはオン状態になる。また、プリデコード信号線ＤＥ００、ＤＥ０１、ＤＥ１１がゲートに接続されているＮＭＯＳトランジスタ１４５_１、１４５_２、１４５_４はオフ状態になり、プリデコード信号線ＤＥ１０がゲートに接続されているＮＭＯＳトランジスタ１４５_３はオン状態になる。

一方、プリデコード信号線ＸＤＡ００、ＸＤＢ１１、ＸＤＣ０１、ＸＤＤ００がゲートに接続されているＰＭＯＳ領域１１４のＰＭＯＳトランジスタはオン状態になる。また、プリデコード信号線ＸＤＥ００、ＸＤＥ０１、ＸＤＥ１１がゲートに接続されているＰＭＯＳトランジスタ１５５_１、１５５_２、１５５_４はオフ状態になり、プリデコード信号線ＸＤＥ１０がゲートに接続されているＰＭＯＳトランジスタ１５５_３はオン状態になる。

従って、階調電圧ＶＲ５４０は、ＮＭＯＳトランジスタ１４１_５４０、１４２_１３６、１４３_３４、１４４_１１、１４５_３及び配線１６４を通り、また、ＰＭＯＳトランジスタ１５１_５４０、１５２_１３６、１５３_３４、１５４_１１、１５５_３及び配線１６５を通り、デコーダ出力ＤＥＣＯＵＴの出力端子から出力される。

デコーダ出力ＤＥＣＯＵＴの電圧値が上昇すると、発生したカップリング容量Ｃ１により、ノードＡ１６０に電荷が蓄積し、ノードＡ１６０の電圧値が上昇する。

通常の場合、上昇したノードＡ１６０の電圧値は、オン状態のＮＭＯＳトランジスタ１４１_７９６、１４２_２００、１４３_５０、１４４_１６（図８中、点線Ｃの領域内のＮＭＯＳトランジスタ）を通り、ＶＲ７９６側へすぐに抜けるので問題は発生しない。しかしながら、ＮＭＯＳトランジスタ１４１_７９６、１４２_２００、１４３_５０、１４４_１６がＶｇｓ≒ＶＤＤ−Ｖｔ（Ｖｔ：閾値電圧）の場合には、ぎりぎりゲートがオンしている高抵抗状態になっているため、ノードＡ１６０に蓄積された電荷がゆっくりと放電され、電圧値はだらだらと時間をかけて下がることになる（図９（Ａ）に示す具体的一例を参照）。

ノードＡ１６０の電圧降下にともない、カップリング容量Ｃ１によりデコーダ出力ＤＥＣＯＵＴの電圧値が引っ張られ、目標電圧（選択された階調電圧）への収束が遅延する（図９（Ｂ）、（Ｃ）に示す具体的一例を参照）。図９に示した場合では、デコーダ出力ＤＥＣＯＵＴの電圧値が目標電圧に−５ｍＶ程度まで近付くとＶＲ５４０から流れ込む電流量が微少であるため、カップリング容量Ｃ１に負けて目標電圧への収束が遅れるというデコーダ出力の遅延が発生する。

本発明は、上記課題を解消するためになされたものでデコーダ出力の遅延を防止することができるデコーダ回路を提供することを目的とする。

上記目的を達成するために、請求項１に記載のデコーダ回路は、複数のＭＯＳトランジスタを複数階層から成るトーナメント状に配列して成り、第１階層に入力された複数の階調電圧の中から、デコード信号に応じて選択されたＭＯＳトランジスタにより選択された階調電圧を出力端子から出力する階調電圧出力手段と、前記階調電圧出力手段の最上階層のＭＯＳトランジスタと前記出力端子とを接続する第１の配線と、隣接する階層同士の各ＭＯＳトランジスタ間を接続する第２の配線と、により発生するカップリング容量により前記第２の配線に蓄積された電荷を放電する放電手段とを備え、前記放電手段は、一端が前記第２の配線に接続され、かつ他端が前記第２の配線に蓄積された電荷による電位より低い電位を有する部分に接続されているデコーダ回路である。

請求項１に記載のデコーダ回路の階調電圧出力手段は、複数のＭＯＳトランジスタを複数階層から成るトーナメント状に配列して成るものであって、第１階層に入力された複数の階調電圧の中から、デコード信号に応じて選択されたＭＯＳトランジスタにより選択された階調電圧が出力端子から出力される。選択された階調電圧が出力端子から出力される際に、階調電圧出力手段の最上階層のＭＯＳトランジスタと出力端子とを接続する第１の配線と、隣接する階層同士の各ＭＯＳトランジスタ間を接続する第２の配線と、によりカップリング容量が発生する場合がある。放電手段は、発生した当該カップリング容量により第２の配線に蓄積された電荷を放電する。このように、発生したカップリング容量により第２の配線に蓄積された電荷を放電することができるため、カップリング容量により出力端子から出力される電圧が引っ張られるという現象を防ぐことができる。従って、デコーダ出力の遅延を防止することができる。

請求項２に記載のデコーダ回路は、請求項１に記載のデコーダ回路において、前記放電手段は、前記一端が前記第２の配線の前記カップリング容量が発生する部分に直接接続されているスイッチング手段で構成したものである。

請求項３に記載のデコーダ回路は、請求項１または請求項２に記載のデコーダ回路において、前記放電手段が、前記第２の配線がデコード信号により選択されないときに、前記第２の配線に蓄積された電荷を放電するようにしたものである。

請求項４に記載のデコーダ回路は、請求項１から請求項３のいずれか１項に記載のデコーダ回路において、前記放電手段をＭＯＳトランジスタで構成したものである。

請求項５に記載のデコーダ回路は、請求項１から請求項４のいずれか１項に記載のデコーダ回路において、前記階調電圧出力手段は、複数のＮＭＯＳトランジスタを複数階層から成るトーナメント状に配列して成り、第１階層に入力された複数の階調電圧の中からデコード信号に応じて選択されたＮＭＯＳトランジスタにより選択された階調電圧を出力端子から出力する第１の階調電圧出力手段と、複数のＰＭＯＳトランジスタを複数階層から成るトーナメント状に配列して成り、第１階層に入力された複数の階調電圧の中からデコード信号に応じて選択されたＰＭＯＳトランジスタにより選択された階調電圧を前記出力端子から出力する第２の階調電圧出力手段と、を含み、前記放電手段を、一端が前記第１の階調電圧出力手段の前記第２の配線に接続され、かつ他端が前記第２の配線に蓄積された電荷による電位より低い電位を有する部分に接続されたスイッチング手段で構成したものである。

請求項５に記載のデコーダ回路の階調電圧出力手段は、複数のＮＭＯＳトランジスタを複数階層から成るトーナメント状に配列して成る第１の階調電圧出力手段と、複数のＰＭＯＳトランジスタを複数階層から成るトーナメント状に配列して成る第２の階調電圧出力手段と、を含んでいる。第１の階調電圧出力手段は、第１階層に入力された複数の階調電圧の中からデコード信号に応じて選択されたＮＭＯＳトランジスタにより選択された階調電圧を出力端子から出力し、第２の階調電圧出力手段は、第１階層に入力された複数の階調電圧の中からデコード信号に応じて選択されたＰＭＯＳトランジスタにより選択された階調電圧を出力端子から出力する。放電手段は、一端が第１の階調電圧出力手段の第２の配線に接続され、かつ他端が第２の配線に蓄積された電荷による電位より低い電位を有する部分に接続されたスイッチング手段として構成される。これにより、第１の階調電圧出力手段の第２の配線に発生したカップリング容量により第２の配線に蓄積された電荷を放電することができる。

請求項６に記載のデコーダ回路は、請求項５に記載のデコーダ回路において、前記スイッチング手段を、前記第２の階調電圧出力手段の最上階層に含まれるＰＭＯＳトランジスタを選択するデコード信号によりオンオフされるＮＭＯＳトランジスタで構成したものである。

本発明によれば、配線間に生じたカップリング容量によりデコーダ出力の遅延が生じるのを防止することができる、という効果が得られる。

本発明の実施の形態に係るデコーダ回路の概略構成の一例を示す概略構成図である。本発明の実施の形態に係るデコーダ回路の概略構成の一例を示す回路図である。本発明の実施の形態に係るデコーダ回路のレイアウトの具体的一例を示すレイアウト図である。本発明の実施の形態に係るデコーダ回路におけるスイッチ（放電手段）の具体的一例を説明するための回路図である。本発明の実施の形態に係るデコーダ回路におけるデコーダ出力ＤＥＣＯＵＴを説明するための説明図のタイミングチャートである。従来のデコーダ回路の階略構成の一例を示す回路図である。従来のデコーダ回路のレイアウトの具体的一例を示すレイアウト図である。従来のデコーダ回路におけるデコーダ出力ＤＥＣＯＵＴの遅延を説明するための回路図である。デコーダ出力ＤＥＣＯＵＴの遅延を説明するための説明図であり、（Ａ）はノードＡの電圧降下の具体的一例を示しており、（Ｂ）はデコーダ出力ＤＥＣＯＵＴの目標電圧への収束の遅延の具体的一例を示しており、（Ｃ）は（Ｂ）の部分拡大図である。

以下、図面を参照して本発明の実施の形態のデコーダ回路について詳細に説明する。図１は、本実施の形態のデコーダ回路の概略構成の一例を示す概略構成図である。本実施の形態のデコーダ回路１０は、トーナメント方式のデコーダ回路であり、１０２４階調表示用ＬＣＤ駆動装置に用いられるデコーダ回路である。なお、本実施の形態のデコーダ回路１０は、プリデコード信号によりデコードを行うデコーダ回路としているが、デコード信号によりデコードを行うデコーダ回路であってもよい。

デコーダ回路１０は、複数のＮＭＯＳトランジスタが５階層の階層構造を有するようにトーナメント状に配列されたＮＭＯＳ領域１２（請求項の第１の階調電圧出力手段に対応）、複数のＰＭＯＳトランジスタが５階層の階層構造を有するようにトーナメント状に配列されたＰＭＯＳ領域１４（請求項の第２の階調電圧出力手段に対応）、及びＮＭＯＳ領域の所定のノード（ノードＡ６０、詳細後述）に出力端子から選択された階調電圧を出力することにより発生したカップリング容量によって蓄積された電荷を放電するための放電手段であるスイッチ１６を備えて構成されている。デコーダ回路１０は、外部から入力されるＴＰ１信号により動作が制御される（詳細後述）。

ＮＭＯＳ領域１２の第１階層（最下層）２１はプリデコード信号線ＤＡ００〜ＤＡ１１、第２階層２２はプリデコード信号線ＤＢ００〜ＤＢ１１、第３階層２３はプリデコード信号線ＤＣ００〜ＤＣ１１、第４階層２４はプリデコード信号線ＤＤ００〜ＤＤ１１、及び第５階層（最上層）２５はプリデコード信号線ＤＥ００〜ＤＥ１１にそれぞれ入力されるプリデコード信号により、各階層に含まれるＮＭＯＳトランジスタのオン／オフが制御される。デコード動作時は、各階層に入力されるプリデコード信号は、１つ（１本）のみがオンを示す信号（本実施の形態では「Ｈレベル信号」）であり、他の３つ（３本）はオフを示す信号（本実施の形態では「Ｌレベル信号」）である。

ＰＭＯＳ領域１４の第１階層（最下層）３１はプリデコード信号線ＸＤＡ００〜ＸＤＡ１１、第２階層３２はプリデコード信号線ＸＤＢ００〜ＸＤＢ１１、第３階層３３はプリデコード信号線ＸＤＣ００〜ＸＤＣ１１、第４階層３４はプリデコード信号線ＸＤＤ００〜ＸＤＤ１１、及び第５階層（最上層）３５はプリデコード信号線ＸＤＥ００〜ＸＤＥ１１にそれぞれ入力されるプリデコード信号により、各階層に含まれるＰＭＯＳトランジスタのオン／オフが制御される。デコード動作時は、各階層に入力されるプリデコード信号は、１つ（１本）のみがオンを示す信号（本実施の形態では「Ｌレベル信号」）であり、他の３つ（３本）はオフを示す信号（本実施の形態では「Ｈレベル信号」）である。

デコーダ回路１０では、ＮＭＯＳ領域１２及びＰＭＯＳ領域１４共に、各階層毎に４本のプリデコード信号により１つ（１経路）のＭＯＳトランジスタがオンすることにより、階調電圧ＶＲ０〜ＶＲ１０２３までの１０２４段階の階調電圧のうちから選択された階調の階調電圧（選択された階調信号に対応する階調電圧）がデコーダ出力端子ＤＥＣＯＵＴから外部に出力される。

なお、本実施の形態では階調電圧ＶＲ０が最も低く、階調毎に順次高電圧になり、階調電圧ＶＲ１０２３が最も高い電圧になっている。

図２に本実施の形態のデコーダ回路１０の概略構成の一例を示す回路図を示す。ＮＯＭＳ領域１２の各階層に含まれるＮＭＯＳトランジスタは、各々対応するプリデコード信号線がゲートに接続されており、ソースが前の階層のＮＭＯＳトランジスタのドレインに接続されており、ドレインが後の階層のＮＭＯＳトランジスタのソースに接続されている。

ＰＯＭＳ領域１４の各階層に含まれるＰＭＯＳトランジスタは、各々対応するプリデコード信号線がゲートに接続されており、ソースが前の階層のＰＭＯＳトランジスタのドレインに接続されており、ドレインが後の階層のＰＭＯＳトランジスタのソースに接続されている。

図２に回路図を示した本実施の形態のデコーダ回路１０のレイアウトの具体的一例を図３に示す。図３に示したレイアウトのデコーダ回路１０では、上記図７にレイアウトを示したデコーダ回路１１０と同様に、ノードＡ６０にカップリング容量が生じる場合がある。そのため、本実施の形態のデコーダ回路１０は、ノードＡ６０に生じるカップリング容量Ｃ１により上昇したノードＡ６０の電圧を放電（下降）させるための放電手段としてスイッチング手段であるスイッチ１６を備えている。

スイッチ１６の具体的構成の一例及び作用を図４及び図５を参照して詳細に説明する。なお、ここでは図３に示したレイアウト図のデコーダ回路１０において、プリデコード信号により階調電圧ＶＲ５４０が選択されて、デコーダ出力ＤＥＣＯＵＴの出力端子から出力される場合にノードＡ６０に生じるカップリング容量Ｃ１をスイッチ１６により放電する場合について説明する。

図４は、デコーダ回路１０におけるスイッチ１６の具体的一例を説明するための回路図であり、図５は、デコーダ回路１０におけるデコーダ出力ＤＥＣＯＵＴを説明するためのタイミングチャートである。

図４に示すように、本実施の形態のスイッチ１６は、ＮＭＯＳトランジスタ１７及びＮＭＯＳトランジスタ１８が２段、直列に接続された回路構成となっている。ＮＭＯＳトランジスタ１７は、ドレインがノードＡ６０に接続されており、ソースがＮＭＯＳトランジスタ１８のドレインに接続されている。また、ゲートにはプリチャージイネーブル信号線ＰＲＥ＿ＥＮが接続されており、外部で生成された信号であるプリチャージイネーブル信号（ＰＲＥ＿ＥＮ信号）が入力される。

ＮＭＯＳトランジスタ１８は、ドレインがＮＭＯＳトランジスタ１７のソースに接続されており、ソースがカップリング容量Ｃ１により生じたノードＡ６０の電圧より低い電位を有する部位、例えば階調電圧ＶＲ７６８の入力端子に接続されている。また、ゲートにはプリデコード信号線ＸＤＥ１１が接続されており、プリデコード信号線ＸＤＥ１１を介して、プリデコード信号ＤＥ１１の反転信号が入力される。

本実施の形態のデコーダ回路１０では、ＴＰ１信号が０から１に変化するのをトリガとしてデコーダ動作を開始する。

階調電圧ＶＲ５４０をデコーダ出力ＤＥＣＯＵＴの出力端子から出力する場合、ＮＭＯＳ領域１２では、プリデコード信号線ＤＡ００、ＤＢ１１、ＤＣ０１、ＤＤ００、ＤＥ１０はＨレベルの信号、その他のプリデコード信号線はＬレベルの信号となる。ＰＭＯＳ領域１４では、プリデコード信号線ＸＤＡ００、ＸＤＢ１１、ＸＤＣ０１、ＸＤＤ００、ＸＤＥ１０はＬレベルの信号、その他のプリデコード信号線はＨレベルの信号となる。これにより、ＮＭＯＳ領域１２のＮＭＯＳトランジスタ４１_５４０、４２_１３６、４３_３４、４４_１１、４５_３がオン状態になり、階調電圧ＶＲ５４０がデコーダ出力ＤＥＣＯＵＴの出力端子から出力される。このとき、ＮＭＯＳトランジスタ４５_４はオフ状態になっており、ノードＡ６０にカップリング容量Ｃ１（図４中点線で示す）が発生し、ノードＡ６０の電圧が上昇する。

本実施の形態のデコーダ回路１０では、スイッチ１６のＮＭＯＳトランジスタ１８はプリデコード信号ＤＥ１１の反転信号であるプリデコード信号ＸＤＥ１１によりオン／オフが制御されるため、ＮＭＯＳトランジスタ４５_４がオフ状態の間、オン状態になる。

また、スイッチ１６のＮＭＯＳトランジスタ１７は外部で別途生成されたプリチャージイネーブル信号ＰＲＥ＿ＥＮが「１（Ｈレベル）」（期間Ｔ１）の間オン状態になる。なお、プリチャージイネーブル信号ＰＲＥ＿ＥＮは、ＴＰ１信号が「０」から「１」に変化してから期間Ｔ１の間「１（Ｈレベル）」になる信号である。なお、期間Ｔ１は、カップリング容量Ｃ１によりノードＡ６０に蓄積された電荷を放電させるのに適した時間として予めシミュレーション等により定めた値である。

図５に示すように、本実施の形態では、ＴＰ１信号が「０」から「１」に変化すると、プリチャージイネーブル信号ＰＲＥ＿ＥＮが期間Ｔ１の間「１（Ｈレベル）」になり、プリデコード信号ＸＤＥ１１がＨレベル信号になるため、スイッチ１６のＮＭＯＳトランジスタ１７及びＮＭＯＳトランジスタ１８の両者共にオン状態になり、ノードＡ６０に蓄積された電荷（上昇した電圧）がＮＭＯＳトランジスタ１７及びＮＭＯＳトランジスタ１８を介してすぐに放電される（点線で示した領域Ｄ参照）。これにより、カップリング容量Ｃ１によりデコーダ出力ＤＥＣＯＵＴが引っ張られるという現象を防ぐことができるため、デコーダ出力ＤＥＣＯＵＴが目標電圧（選択された階調電圧）にすぐに収束する（点線で示した領域Ｅ参照）ようになり、デコーダ出力の遅延を防止することができる。

図５に、比較のために本実施の形態のスイッチ１６を備えていないデコーダ回路（従来のデコーダ回路１１０）におけるノードＡ１６０の電圧値の変化及びデコーダ出力ＤＥＣＯＵＴの出力値をさらに示す。従来のデコーダ回路１１０では、ノードＡ１６０の電圧は、本実施の形態に比べてゆっくりと放電される（点線で示した領域Ｆ参照）。そのため、デコーダ出力ＤＥＣＯＵＴが目標電圧（選択された階調電圧）になかなか収束しない（点線で示した領域Ｇ参照）。従って、デコーダ出力が遅延する。

なお、本実施の形態では、スイッチ１６のＮＭＯＳトランジスタ１８の接続先を階調電圧ＶＲ７６８の入力端子としているがこれに限らず、ノードＡ６０の電圧より小さい電圧、特にＮＭＯＳトランジスタ１７及びＮＭＯＳトランジスタ１８のＶＤＤ−Ｖｔよりも小さい電圧となる階調のＶＲ信号（階調電圧）が入力される入力端子であればその他であってもよい。

また、本実施の形態のスイッチ１６はＮＭＯＳトランジスタ１７及びＮＭＯＳトランジスタ１８を備えた構成としているがこれに限らない。スイッチ１６が予め定められた期間Ｔ１の間オン状態になる構成であれば、例えば、ＮＭＯＳトランジスタ１７またはＮＭＯＳトランジスタ１８の一方のみで構成したり、ＰＭＯＳトランジスタで構成したりする等、その他の構成であってもよい。なお、ＮＭＯＳトランジスタ１８の変わりにＰＭＯＳトランジスタを用いる場合は、当該ＰＭＯＳトランジスタのゲートには、ＮＭＯＳトランジスタ４５_４に入力されるプリデコード信号ＤＥ１１が入力されるようにすればよい。

また、本実施の形態では、ノードＡ６０がカップリング容量Ｃ１により電圧が上昇する場合について詳細に説明したがこれに限らず、その他のノード（ＭＯＳトランジスタ間の配線）がカップリング容量により電圧が上昇する場合は、当該ノードにスイッチ１６を接続した構成とすればよい。なおこの場合は、ＮＭＯＳトランジスタ１８のゲートには当該ノードの下階層側に当たるＮＭＯＳトランジスタのゲートに入力するプリデコード信号の反転信号となるプリデコード信号が入力されるようにする。例えば、図３及び図４に示すように、ノードＢ６２にカップリング容量Ｃ２が生じる場合は、ノードＢ６２にスイッチ１６のＮＭＯＳトランジスタ１７を接続する。さらにＮＭＯＳトランジスタ１８のゲートにはプリデコード信号ＸＤＥ００が入力されるように構成すればよい。

以上説明したように、本実施の形態のデコーダ回路１０は、ノードＡ６０とデコーダ出力ＤＥＣＯＵＴの配線とが隣接し、並走するように近接していることによりノードＡ６０に生じたカップリング容量Ｃ１によるデコーダ出力の遅延を防止することができる。

本実施の形態のデコーダ回路１０では、ＮＭＯＳ領域１２のノードＡ６０が選択された階調電圧の出力経路とならない場合にオン状態になるスイッチ１６がノードＡ６０に接続されているため、選択された階調電圧がデコーダ出力ＤＥＣＯＵＴの出力端子から出力される際に、ノードＡ６０に発生したカップリング容量Ｃ１によりノードＡ６０に電荷が蓄積され、上昇した電圧をオン状態のスイッチ１６により放電することができる。短時間で放電することができ、ノードＡ６０の電圧を下げることができるため、カップリング容量Ｃ１によりデコーダ出力ＤＥＣＯＵＴの電圧が引っ張られるという現象を防ぐことができる。従って、デコーダ出力の遅延を防止することができる。

１０デコーダ回路
１２ＮＭＯＳ領域（第１の階調電圧出力手段）
１４ＰＭＯＳ領域（第２の階調電圧出力手段）
１６スイッチ（放電手段、スイッチング手段）
１７、１８ＮＭＯＳトランジスタ
４１、４２、４３、４４、４５ＮＭＯＳトランジスタ
５１、５２、５３、５４、５５ＰＭＯＳトランジスタ
６０ノードＡ（第２の配線）
６２ノードＢ（第２の配線）
６４、６５配線（第１の配線）
ＤＡ００〜ＤＡ１１、ＤＢ００〜ＤＢ１１、ＤＣ００〜ＤＣ１１、ＤＤ００〜ＤＤ１１、ＤＥ００〜ＤＥ１１プリデコード信号線
ＸＤＡ００〜ＸＤＡ１１、ＸＤＢ００〜ＸＤＢ１１、ＸＤＣ００〜ＸＤＣ１１、ＸＤＤ００〜ＸＤＤ１１、ＸＤＥ００〜ＸＤＥ１１プリデコード信号線
ＶＲ０〜ＶＲ１０２３階調電圧（階調電圧信号）

Claims

複数のＭＯＳトランジスタを複数階層から成るトーナメント状に配列して成り、第１階層に入力された複数の階調電圧の中から、デコード信号に応じて選択されたＭＯＳトランジスタにより選択された階調電圧を出力端子から出力する階調電圧出力手段と、
前記階調電圧出力手段の最上階層のＭＯＳトランジスタと前記出力端子とを接続する第１の配線と、隣接する階層同士の各ＭＯＳトランジスタ間を接続する第２の配線と、により発生するカップリング容量により前記第２の配線に蓄積された電荷を放電する放電手段とを備え、
前記放電手段は、一端が前記第２の配線に接続され、かつ他端が前記第２の配線に蓄積された電荷による電位より低い電位を有する部分に接続されているデコーダ回路。
前記放電手段は、前記一端が前記第２の配線の前記カップリング容量が発生する部分に直接接続されているスイッチング手段で構成した、請求項１に記載のデコーダ回路。
前記放電手段が、前記第２の配線がデコード信号により選択されないときに、前記第２の配線に蓄積された電荷を放電するようにした、
請求項１または請求項２に記載のデコーダ回路。
前記放電手段をＭＯＳトランジスタで構成した、請求項１から請求項３のいずれか１項に記載のデコーダ回路。
前記階調電圧出力手段は、複数のＮＭＯＳトランジスタを複数階層から成るトーナメント状に配列して成り、第１階層に入力された複数の階調電圧の中からデコード信号に応じて選択されたＮＭＯＳトランジスタにより選択された階調電圧を出力端子から出力する第１の階調電圧出力手段と、複数のＰＭＯＳトランジスタを複数階層から成るトーナメント状に配列して成り、第１階層に入力された複数の階調電圧の中からデコード信号に応じて選択されたＰＭＯＳトランジスタにより選択された階調電圧を前記出力端子から出力する第２の階調電圧出力手段と、を含み、
前記放電手段を、一端が前記第１の階調電圧出力手段の前記第２の配線に接続され、かつ他端が前記第２の配線に蓄積された電荷による電位より低い電位を有する部分に接続されたスイッチング手段で構成した、請求項１から請求項４のいずれか１項に記載のデコーダ回路。
前記スイッチング手段を、前記第２の階調電圧出力手段の最上階層に含まれるＰＭＯＳトランジスタを選択するデコード信号によりオンオフされるＮＭＯＳトランジスタで構成した、請求項５に記載のデコーダ回路。