JPH02171027A - Ｒ―２ｒ型ｄ／ａ変換器 - Google Patents
Ｒ―２ｒ型ｄ／ａ変換器Info
- Publication number
- JPH02171027A JPH02171027A JP32662788A JP32662788A JPH02171027A JP H02171027 A JPH02171027 A JP H02171027A JP 32662788 A JP32662788 A JP 32662788A JP 32662788 A JP32662788 A JP 32662788A JP H02171027 A JPH02171027 A JP H02171027A
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- JP
- Japan
- Prior art keywords
- terminal
- circuit
- level
- reference potential
- low
- Prior art date
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- Pending
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- 238000006243 chemical reaction Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、Ｒ−２Ｒ型Ｄ／Ａ変換器、特にスタンバイ時
の低消費電流化を実現したＲ−２Ｒ型Ｄ／Ａ変換器に関
するものである。
の低消費電流化を実現したＲ−２Ｒ型Ｄ／Ａ変換器に関
するものである。
従来の技術
従来のＲ−２Ｒ型Ｄ／Ａ変換器について説明する。
第２図において、１は抵抗値Ｒの抵抗、２は抵抗値２Ｒ
の抵抗、３は２人力より１人力を選択出力するアナログ
信号選択回路、Ａはデジタル入力信号端子、Ｂはアナロ
グ出力端子、Ｃはハイレベル基準電位端子、Ｄはローレ
ベル基準電位端子である。
の抵抗、３は２人力より１人力を選択出力するアナログ
信号選択回路、Ａはデジタル入力信号端子、Ｂはアナロ
グ出力端子、Ｃはハイレベル基準電位端子、Ｄはローレ
ベル基準電位端子である。
以上のように構成された従来のＲ−２Ｒ型Ｄ／Ａ変換器
について、以下にその動作を説明する。
について、以下にその動作を説明する。
ハイレベル基準電位は端子Ｃを通し、ローレベル基準電
位は端子りを通し、Ｎ個のアナログ信号選択回路３の２
つの入力へ接続されており、Ｎ個のデジタル入力端子Ａ
が、前記Ｎ個のアナログ信号選択回路３の２人力より１
人力を選択する制御入力端子へ接続されている。
位は端子りを通し、Ｎ個のアナログ信号選択回路３の２
つの入力へ接続されており、Ｎ個のデジタル入力端子Ａ
が、前記Ｎ個のアナログ信号選択回路３の２人力より１
人力を選択する制御入力端子へ接続されている。
前記Ｎ個のデジタル入力信号端子Ａのデジタル入力信号
が“ローレベル” （以後“Ｌ”と記す）の時は、ロー
レベル基準電位が選択され、“ハイレベル″′ （以後
“Ｈ”と記す）の時は、ハイレベル基準電位が選択され
、前記アナログ信号選択回路３より出力され、抵抗値２
Ｒの抵抗２へ印加される。
が“ローレベル” （以後“Ｌ”と記す）の時は、ロー
レベル基準電位が選択され、“ハイレベル″′ （以後
“Ｈ”と記す）の時は、ハイレベル基準電位が選択され
、前記アナログ信号選択回路３より出力され、抵抗値２
Ｒの抵抗２へ印加される。
複数の抵抗値２Ｒの抵抗２と、複数の抵抗値Ｒの抵抗１
で構成された抵抗回路網のアナログ出力端子Ｂへは、デ
ジタル入力信号端子Ａへ入力されるデジタル入力のコー
ドに応じて、ハイレベル基準電位とローレベル基準電位
を複数の抵抗１と抵抗２で分圧した電位が出力される。
で構成された抵抗回路網のアナログ出力端子Ｂへは、デ
ジタル入力信号端子Ａへ入力されるデジタル入力のコー
ドに応じて、ハイレベル基準電位とローレベル基準電位
を複数の抵抗１と抵抗２で分圧した電位が出力される。
前記のすべてのデジタル入力信号端子Ａへ“Ｌ”が入力
された時は、ローレベル基準電位が、すべてのデジタル
入力が“Ｈ”の時は、ハイレベルとローレベルの基準電
位差の（２Ｎ−１） ／２Ｎ （Ｎはデジタル入力信号
端子数）の電位が、アナログ出力端子Ｂより出力される
。
された時は、ローレベル基準電位が、すべてのデジタル
入力が“Ｈ”の時は、ハイレベルとローレベルの基準電
位差の（２Ｎ−１） ／２Ｎ （Ｎはデジタル入力信号
端子数）の電位が、アナログ出力端子Ｂより出力される
。
発明が解決しようとする課題
しかしながら前記のような構造では、Ｄ／Ａ変換機能が
不要なスタンバイ時に任意のデジタル入力信号が印加さ
れていると、ハイレベルとローレベルの基準電位の間に
抵抗回路で通電ルートが形成され、常時消費電流が流れ
る問題点を有していた。
不要なスタンバイ時に任意のデジタル入力信号が印加さ
れていると、ハイレベルとローレベルの基準電位の間に
抵抗回路で通電ルートが形成され、常時消費電流が流れ
る問題点を有していた。
本発明は上記問題点を解決するもので、スタンバイＷｅ
にハイレベルとローレベルの基準電位端子間の電流を無
くし、Ｄ／Ａ変換器の消費電流を低減することを目的と
するものである。
にハイレベルとローレベルの基準電位端子間の電流を無
くし、Ｄ／Ａ変換器の消費電流を低減することを目的と
するものである。
課題を解決するための手段
この目的を達成するため、本発明のＤ／Ａ変換器は、ス
タンバイ時に、デジタル入力端子を“Ｌ”とし、ハイレ
ベル基準電位から信号をオフとするため、デジタル入力
信号端子に制御回路として２人力ＡＮＤ回路を付加し、
前記ＡＮＤ回路の一方の入力をデジタル入力信号端子と
し、他方の入力を低消費電流化制御信号を入力する制御
信号入力端子としたものである。
タンバイ時に、デジタル入力端子を“Ｌ”とし、ハイレ
ベル基準電位から信号をオフとするため、デジタル入力
信号端子に制御回路として２人力ＡＮＤ回路を付加し、
前記ＡＮＤ回路の一方の入力をデジタル入力信号端子と
し、他方の入力を低消費電流化制御信号を入力する制御
信号入力端子としたものである。
作用
この構成によって、Ｄ／Ａ変換器スタンバイ時に制御端
子を“Ｌ”とした時、前記ＡＮＤ回路の出力は“Ｌ”と
なり選択回路はすべてローレベル基準電位を選択し、ハ
イレベル基準電位とローレベル基準電位間では電流が流
れる系が無く、この間での消費電流はなくなる。
子を“Ｌ”とした時、前記ＡＮＤ回路の出力は“Ｌ”と
なり選択回路はすべてローレベル基準電位を選択し、ハ
イレベル基準電位とローレベル基準電位間では電流が流
れる系が無く、この間での消費電流はなくなる。
実施例
以下に本発明のＲ−２Ｒ型Ｄ／Ａ変換器の一実施例を図
を参照しながら説明する。
を参照しながら説明する。
第１図において、１は抵抗値Ｒの抵抗、２は抵抗値２Ｒ
の抵抗、３は２人力より１出力を選択するアナログ信号
選択回路、４はＡＮＤ回路、Ａはデジタル入力信号端子
、Ｂはアナログ出力端子、Ｃはハイレベル基準電位端子
、Ｄはローレベル基準電位端子、Ｅは制御信号入力端子
である。
の抵抗、３は２人力より１出力を選択するアナログ信号
選択回路、４はＡＮＤ回路、Ａはデジタル入力信号端子
、Ｂはアナログ出力端子、Ｃはハイレベル基準電位端子
、Ｄはローレベル基準電位端子、Ｅは制御信号入力端子
である。
以上のように構成されたＤ／Ａ変換器について、以下に
その動作を説明する。
その動作を説明する。
通常のＤ／Ａ変換動作を行う時は、制御信号入力端子Ｅ
へ“Ｈ”を入力する。すべてのＡＮＤ回路４の出力は、
デジタル信号入力端子Ａと同じ論理レベルとなりすべて
のアナログ信号選択回路３の制御は、デジタル入力信号
端子Ａの入力信号通りに行°われ、デジタル入力信号が
“Ｌ″′の時はアナログ信号選択回路３の出力はローレ
ベル基準電位が選択出力される。デジタル入力信号が“
Ｈ”の時はアナログ信号選択回路３の出力はハイレベル
基準電位が選択出力され、抵抗回路の抵抗値２Ｒの抵抗
２へ基準電位が印加される。複数の抵抗値２Ｒの抵抗２
と、複数の抵抗値Ｒの抵抗１で構成された抵抗回路のア
ナログ出力端子Ｂへは、Ｎ個のデジタル入力信号端子Ａ
へ入力されるデジタル入力のコードに応じて、ハイレベ
ルとローレベルの基準電位間を複数の抵抗値２Ｒの抵抗
２と抵抗値Ｒの抵抗１で分圧した電位が出力される。
へ“Ｈ”を入力する。すべてのＡＮＤ回路４の出力は、
デジタル信号入力端子Ａと同じ論理レベルとなりすべて
のアナログ信号選択回路３の制御は、デジタル入力信号
端子Ａの入力信号通りに行°われ、デジタル入力信号が
“Ｌ″′の時はアナログ信号選択回路３の出力はローレ
ベル基準電位が選択出力される。デジタル入力信号が“
Ｈ”の時はアナログ信号選択回路３の出力はハイレベル
基準電位が選択出力され、抵抗回路の抵抗値２Ｒの抵抗
２へ基準電位が印加される。複数の抵抗値２Ｒの抵抗２
と、複数の抵抗値Ｒの抵抗１で構成された抵抗回路のア
ナログ出力端子Ｂへは、Ｎ個のデジタル入力信号端子Ａ
へ入力されるデジタル入力のコードに応じて、ハイレベ
ルとローレベルの基準電位間を複数の抵抗値２Ｒの抵抗
２と抵抗値Ｒの抵抗１で分圧した電位が出力される。
Ｄ／Ａ変換動作不要なスタンバイ時には制御信号入力端
子Ｅへ“Ｌ”を入力する。すべてのＡＮＤ回路４の出力
は“Ｌ”となり、アナログ信号選択回路３はローレベル
基準電位を選択出力し、すべての抵抗値２Ｒの抵抗２ヘ
ロ一レベル基準電位が印加される。抵抗値２Ｒの抵抗２
と抵抗値Ｒの抵抗１で構成される抵抗回路は、ローレベ
ル基準電位端子りとアナログ出力端子Ｂの間でのみ通電
ループが構成され、ハイレベル基準電位端子Ｃからの信
号は、しゃ断される。
子Ｅへ“Ｌ”を入力する。すべてのＡＮＤ回路４の出力
は“Ｌ”となり、アナログ信号選択回路３はローレベル
基準電位を選択出力し、すべての抵抗値２Ｒの抵抗２ヘ
ロ一レベル基準電位が印加される。抵抗値２Ｒの抵抗２
と抵抗値Ｒの抵抗１で構成される抵抗回路は、ローレベ
ル基準電位端子りとアナログ出力端子Ｂの間でのみ通電
ループが構成され、ハイレベル基準電位端子Ｃからの信
号は、しゃ断される。
従って、ハイレベル基準電位端子Ｃとローレベル基準電
位端子りの間はオフ状態となり、この間に流れる電流は
無く、スタンバイ時の消費電流を削減することができる
。
位端子りの間はオフ状態となり、この間に流れる電流は
無く、スタンバイ時の消費電流を削減することができる
。
発明の効果
以上のように本発明によれば、従来の回路に制御回路と
してＡＮＤ回路を追加し、制御信号入力端子を設けるだ
けで、従来のＤ／Ａ変換機能は変えず、スタンバイ時の
低消費電流化を実現するＲ−２Ｒ型Ｄ／Ａ変換器を容易
に構成できる。
してＡＮＤ回路を追加し、制御信号入力端子を設けるだ
けで、従来のＤ／Ａ変換機能は変えず、スタンバイ時の
低消費電流化を実現するＲ−２Ｒ型Ｄ／Ａ変換器を容易
に構成できる。
第１図は本発明の一実施例におけるＲ−２Ｒ型Ｄ／Ａ変
換器の回路図、第２図は従来のＲ−２Ｒ型Ｄ／Ａ変換器
の回路図である。 １・・・・・・抵抗値Ｒの抵抗、２・・・・・・抵抗値
２Ｒの抵抗、３・・・・・・アナログ信号選択回路、４
・・・・・・ＡＮＤ回路、Ａ・・・・・・デジタル入力
信号端子、Ｂ・・・・・・アナログ出力端子、Ｃ・・・
・・・ハイレベル基準電位端子、Ｄ・・・・・・ローレ
ベル基準電位端子、Ｅ・・・・・・制御信号入力端子。 代理人の氏名 弁理士 粟野重孝 ほか１名第 １ 区 ８−・ Ｃ＝ ε −ｍ− ＆抗［日のｈａ ｌｓＲＮ２ Ｒの！！北 アアロヴ信う１択回路 ＡＮＤ日路 ナシタルλｎ信号瞭子 アナロウ出力搗子 ハイレベル蟇寧ｔｌ立鵡子 ローレベルｌ準電ｔ！Ｌｉｌ１１子 ネリ１１１１菖号λ刀鵡子
換器の回路図、第２図は従来のＲ−２Ｒ型Ｄ／Ａ変換器
の回路図である。 １・・・・・・抵抗値Ｒの抵抗、２・・・・・・抵抗値
２Ｒの抵抗、３・・・・・・アナログ信号選択回路、４
・・・・・・ＡＮＤ回路、Ａ・・・・・・デジタル入力
信号端子、Ｂ・・・・・・アナログ出力端子、Ｃ・・・
・・・ハイレベル基準電位端子、Ｄ・・・・・・ローレ
ベル基準電位端子、Ｅ・・・・・・制御信号入力端子。 代理人の氏名 弁理士 粟野重孝 ほか１名第 １ 区 ８−・ Ｃ＝ ε −ｍ− ＆抗［日のｈａ ｌｓＲＮ２ Ｒの！！北 アアロヴ信う１択回路 ＡＮＤ日路 ナシタルλｎ信号瞭子 アナロウ出力搗子 ハイレベル蟇寧ｔｌ立鵡子 ローレベルｌ準電ｔ！Ｌｉｌ１１子 ネリ１１１１菖号λ刀鵡子
Claims (1)
- Ｎビットの各デジタル入力信号レベルにより、それぞれ
２つの基準電位のうち１つを選択出力するＮ個の選択回
路と、前記選択回路の選択出力を入力しアナログ出力値
を決定する抵抗値Ｒおよび２Ｒを持つ複数個の抵抗回路
網と、前記デジタル入力信号レベルとは別に前記選択出
力回路の前記選択出力を固定する制御回路を備えたＲ−
２Ｒ型Ｄ／Ａ変換器
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32662788A JPH02171027A (ja) | 1988-12-23 | 1988-12-23 | Ｒ―２ｒ型ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32662788A JPH02171027A (ja) | 1988-12-23 | 1988-12-23 | Ｒ―２ｒ型ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02171027A true JPH02171027A (ja) | 1990-07-02 |
Family
ID=18189909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32662788A Pending JPH02171027A (ja) | 1988-12-23 | 1988-12-23 | Ｒ―２ｒ型ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02171027A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07135468A (ja) * | 1993-11-10 | 1995-05-23 | Nec Corp | Ｄ／ａコンバータ装置 |
| KR20190118652A (ko) * | 2017-05-09 | 2019-10-18 | 후아웨이 테크놀러지 컴퍼니 리미티드 | 슬라이스 기반의 통신 방법 및 장치 |
-
1988
- 1988-12-23 JP JP32662788A patent/JPH02171027A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07135468A (ja) * | 1993-11-10 | 1995-05-23 | Nec Corp | Ｄ／ａコンバータ装置 |
| KR20190118652A (ko) * | 2017-05-09 | 2019-10-18 | 후아웨이 테크놀러지 컴퍼니 리미티드 | 슬라이스 기반의 통신 방법 및 장치 |
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