JPH01238226A - ディジタル―アナログ変換器回路網 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は一般的にディジタル−アナログ変換器に関し
、より詳細には、演算増幅器を使用することによって引
き起こされたオフセット誘導エラーを解消するためのコ
ード依存インピーダンス回路を含むディジタル−アナロ
グ（Ｄ／Ａ）変換器に関する。

一般的に公知のように、Ｒ−２Ｒはしご形回路網を使用
するディジタル−アナログ変換器と関連した主な問題は
、電流モードで動作されるとき、ディジタル−アナログ
変換器は、出力電流を電圧に変換するのに使用される演
算増幅器のオフセット電圧に感応する。ディジタル−ア
ナログ変換器とともに使用するための従来のＲ−２Ｒは
しご形回路網は、第１図の（ａ）に示されており、かつ
均一なはしごアレイに配列された等価値の抵抗器Ｒから
構成される。はしごアレイの各部分は「２Ｒ」要素の脚
または段（ｒｕｎｇ）を有し、かつはしご部分の間の接
続は、成るはしご部分と次のはしご部分との間に結合さ
れた単一のｒＲＪ要素を有する。別の単一のｒＲＪ要素
もまた、はしごアレイを完了するように、最終の単一の
ｒＲＪ要素と接地電位との間に接続される。この形式の
配列は、最上位ビット（ＭＳＢ）から最下位ビット（Ｌ
　Ｓ　Ｂ）へ移動するとき、はしごアレイの各ノードで
等しい並列のｒＲＪインピーダンスを提供する。こうし
て、抵抗要素が均一な抵抗値である場合、ＭＳＢ端部で
入力に与えられた基準電流は各はしごノードで均等に分
割され、そのため各々の連続的な２Ｒはしご段のための
出力電流、およびしたがって各ビットは、ＬＳＢに下が
る先のビットの出力電流の２分の１になるであろう。し
たがって、均一な抵抗値およびノード電流分割は、はし
ごアレイの各ｒＲＪ要素における電圧降下が、各連続的
なはしご部分のためと同様に２分の１だけ減少しなけれ
ばならないことを暗示する。

Ｒ−２Ｒはしご形回路網の第１の出力電流加算ライン１
０は、出力電流１０ＵＴを与え、かつ第２の出力電流加
算ライン１２は出力電流１０ＵＴＢを与える。各「２Ｒ
」脚は、変換されるべきディジタル入力信号のバイナリ
ビットＢＯ，Ｂｌ。

・・・Ｂｌｌによって制御されるそれぞれのスイッチＳ
１、’Ｓ２．・・・Ｓ１２に接続される。スイッチＳ１
、　　Ｓ２．・・・Ｓ１２の各々は、第１の出力ライン
１０と第２の出力ライン１２との間にあるそのそれぞれ
の脚を介して流れる電流を切換えるように動作される。

通常、第２の出力ライン１２は基準ノードに結合され、
またはこの場合は接地電位に結合され、かつ第１の出力
ライン１０は出力ノードＡに結合される。出力ライン１
０および１２にわたって見られるように、出力インピー
ダンスＺＯＵＴは、ｒ２ＲＪ脚のどれが第１の出力ライ
ン１０に結合され、かつ「２Ｒ」脚のどれが第２の出力
ライン１２に結合されるのかに依存して変化する。すな
わち、この出力インピーダンスの大きさは、ディジタル
入力信号の各々の与えられたバイナリコードＸによって
異なる。第２図は、バイナリコードの関数としてのこの
出力インピーダンスＺ。ＵＴの典型的な変化のプロット
である。

第１図の（ｂ）では、出力ライン１０および１２が演算
増幅器（ＯＰアンプ）１４に接続されてＤ／Ａ変換器回
路網を形成する、第１図の（ａ）のディジタル−アナロ
グ変換器８がブロック形で示される。特に、第１の出力
ライン１０はＯＰアンプ１４の反転入力に接続され、か
つ第２の出力ライン１２はＯＰアンプ１−４の非反転入
力に接続される。増幅器１４の出力端子１５での出力電
圧ＶＯＬＩＴは、ディジタル−アナログ変換器回路網の
アナログ出力電圧を与える。ディジタル−アナログ変換
器８は基準電流ＩＲＥＦを受取り、かつ出力ライン１０
に信号Ｉｓ　Ｉ　Ｇを与える。信号ｌ５ｅａは、バイナ
リコードＸ（すなわち、ＢＯ。

Ｂ１、・・・Ｂ１１）に依存する信号電流である。この
信号電流は、ディジタル−アナログ変換器８の理想出力
を構成する。しかしながら、現在のＮＭＯ８およびＣＭ
ＯＳ技術の方法を使用するとき、０Ｐアンプに固有の１
ないし１０ｍＶのオーダの範囲にある人力ｄｃオフセッ
ト電圧Ｖ。、が存在するであろう。

その結果、このオフセット電圧は反射され、または変換
器８に再び誘導され、そのためＺ。ＬＩＴが変換器８の
第１の出力ライン１０および第２の出力ライン１２にわ
たる出力インピーダンスである、Ｖｏｓ／２ｏｕｔと等
しいエラー電流ＩＥＲ６を引き起こす。出力インピーダ
ンスＺ。ＵＴはバイナリコードＸに依存するので、した
がってエラー電流もまたバイナリコードの関数として変
化するであろう。こうして、エラー電流ＩＥＩＩＲは信
号電流１ｓｌＧから減算されまたは減じられ、結果とし
て生じる電流ＩＲＥＳを供給する。エラーおよび信号電
流は分割されることができないので、増幅器１４の出力
電圧Ｖ。Ｕ工は結果として生じる電流Ｉ、ε、と比例す
るであろうし、それによって歪みを起こし、かつディジ
タル−アナログ変換器の精度および直線性に悪影響を及
ぼす。

エラー電流の問題を解消するために、ディジタル制御さ
れた電流源を使用し゛Ｃ１出力インピーダンスＺＯＵＴ
を非常に大きくするための試みが先行技術でなされてき
た。しかしながら、この解決は、それが、ディジタル−
アナログ変換器が５または６ビツトよりも多い非常に大
きなチップ面積量を必要とするという不利な点を有する
。たとえば、自動的に０に合わせる回路を使用すること
によって、ＯＰアンプのオフセット電圧ＶＯ５を取消す
ための手段もまた、先行技術で提案されてきた。自動的
にＯに合わせる回路はディジタル雑音と相互作用し、そ
のためディジタル−アナログ変換器の全体の動作を劣化
させるので、この解決もまた十分ではないことがわかっ
た。

発明の概要 したがって、この発明の一般的な目的は、製造しかつ組
立てるのに比較的単純かつ経済的であるが、しかしなお
先行技術の変換器の不利な点を克服する改良されたディ
ジタル−アナログ変換器を提供することである。

この発明の目的は、優れた動作特性、特にロー信号レベ
ルでの低率の歪みとともに高い直線性の性能を有するデ
ィジタル−アナログ変換器回路網を提供することである
。

この発明の他の目的は、演算増幅器を使用することによ
って引き起こされたオフセット誘導エラーを解消するた
めのコード依存インピーダンス回路を含むディジタル−
アナログ変換器回路網を提供することである。

この発明の他の目的は、演算増幅器の反転入力に作動的
に結合され、Ｒ−２Ｒはしごアレイの実効出力インピー
ダンスが、ディジタル入力信号のバイナリコードと実質
的に一定のままであるように、コード依存インピーダン
スを選択的にスイッチインするための等化手段を含むデ
ィジタル−アナログ変換器回路網を提供することである
。

この発明のさらに他の目的は、演算増幅器の反転入力と
接地電位との間に接続されたコード依存インピーダンス
回路、およびディジタル入力信号のバイナリコードに応
答して、コード依存インピーダンス回路に制御信号を発
生するためのデコード論理回路を含むディジタル−アナ
ログ変換器回路網を提供することである。

これらの狙いおよび目的に従えば、この発明は、バイナ
リビットの数に数で対応するはしご部分を規定する２Ｒ
要素およびはしご部分の各々を接続するＩＲ要素を有す
るＲ−２Ｒはしごアレイを含むアナログ出力信号に、複
数個のバイナリビットを有するディジタル入力信号を変
換するためのディジタル−アナログ変換器回路網を提供
することに関する。基準電流源は、ＭＳＢ端部ではしご
アレイの人力に与えられる。複数個のスイッチが提供さ
れ、その各々ははしご部分の１つと関連する。

出力電流加算ラインと接地ラインとの間にあるそのそれ
ぞれのは１−ご部分を介して流れる電流を切換えるため
に、スイッチはディジタル人力信号のそれぞれのバイナ
リビットによって制御される。

演算増幅器の反転入力は加算ラインに接続され、その非
反転入力は接地ラインに接続され、かつその出力は出力
端子に接続されてアナログ出力信号を与える。加算ライ
ンと接地ラインとの間のはしごアレイの出力インピーダ
ンスは、オフセット誘導エラー電流を作り出すようにデ
ィジタル入力信号のバイナリコードの関数として変化す
る。等化回路は、演算増幅器の反転入力に作動的に接続
され、はしごアレイの実効出力インピーダンスがバイナ
リコードと実質的に一定のままであるように、コード依
存インピーダンスを選択的にスイッチインする。

この発明のこれらのおよび他の目的ならびに利点は、全
体を通して同じ参照数字が対応する部分を示す添付の図
面と関連しＣ読まれると、次の詳細な説明からより十分
に明らかになるであろう。

好ましい実施例の説明 この発明は一般的に、方法、および演算増幅器を使用す
ることによって引き起こされたオフセット誘導エラーを
解消するための手段を含む改良されたディジタル−アナ
ログ（Ｄ／Ａ）変換器回路網に向けられる。オフセット
誘導エラ・〜に起因する歪み効果は、コード依存エラル
ミ原信号を直流電流に変換することによって避けられて
きた。ディジタル−アナログ変換器の出力インピーダン
スが、コード依存インピーダンス回路を追加することに
よって実質的に一定になるように変更することによって
、これは達成される。

この発明の基本的な概念を説明するために、初めに図面
の第３図の（ａ）および（ｂ）を参照されたい。理解さ
れやすいように、最下位ビット（Ｌ　Ｓ　Ｂ）またはＢ
Ｏのみが切換えられると仮定する。第３図の（ａ）から
理解され得るように、バイナリコードがｒＯＪ　　（Ｂ
Ｏ−０）である場合、スイッチＳ１がターンオフされ、
かつＤ／Ａ変換器８が第１の出力ライン１０から効果的
に切離され、かつしたがってエラー電流ＩＥＩＩＲは０
と等しい。バイナリコードがｒｌＪ　　（ＢＯ−１）で
ある場合、スイッチＳ１がターンオンされ、かつ結果と
して生じる電流はＬＳＢ電流とエラー電流（ＩＥＲＲま
たは−Ｖｏｓ／２ｏｕｖ）との和である。バイナリコー
ドが「０」から「１」へ切換えられるため、エラー電流
の変化は歪みおよび直線性エラーを引き起こす。

第３図の（ｂ）から理解され得るように、ＬＳＢ電流が
ターンオフされる場合に（それはＬＳＢ電流がターンオ
ンされる場合と同じ大きさである）、Ｄ／Ａ変換器８の
出力にエラー電流Ｉを付加することによって、バイナリ
コードが「０」または「１」にあるかどうかにかかわら
ず、実質的に一定なエラー電流が演算増幅器の出力で生
じる。出力ライン１０と接地電位との間に結合されたイ
ンピーダンスＺ’ＯＵＴを切換えることによって、これ
は達成されることができる。ＬＳＢ電流がターンオンさ
れる（ＢＯ−１）場合、Ｄ／Ａ変換器８の出力ライン１
０および１２にわたって見られるインピーダンスと等し
くなるように、インピーダンスの値が選択される。これ
は、各バイナリビットが「０」または「１」レベルにあ
るかどうかにかかわらず、Ｄ／Ａ変換器８の出力インピ
ーダンスが同じ値を有するようにするのと等価である。

したがって、バイナリコードの関数としてのＤ／Ａ変換
器の実効出力インピーダンスは、実質的に平坦になるよ
うにされる。

明確にするため、以下に掲げられた第１表に次のことが
示される。第１列は第１の１５ノくイナリコード（００
００ないし１１１１）であり、第２列は、第１図の（ａ
）のＤ／Ａ変換器８から理解されるように、コンダクタ
ンスの近似値であり、第３列は、加算されるべき余分の
コンダクタンス量であり、第４列は全コンダクタンスで
ある。

第１表 コード　ｇ出力　ｇ加算　　ｇ合計 ０　　　０　　　ｇ／２＋ｇ／３　　ｇ／２＋ｇ／３−
１０ｇ／１２１、ｇ／３　　　ｇ／２　　　　ｇ／２＋
ｇ／３−Ｌｏｇ／１２２　　　ｇ／３　　　ｇ／２　　
　　ｇ／２４ｇ／３−１０ｇ／１２３　　　ｇ／２　　
　ｇ／３　　　　ｇ／２＋ｇ／３−ｔｏｇ／ｌｚ４　　
　ｇ／３　　　ｇ／２　　　　ｇ／２＋ｇ／３−１０ｇ
／１２５　７ｇ／１２　　ｇ／３　　　　　　　　　ｆ
ｉｇ／１２８　　　ｇ／２　　　ｇ／３　　　　ｇ／２
＋ｇ／３−１０ｇ／１２７　７ｇ／１２　　ｇ／３　　
　　　　　　１１ｇ／１２８　　　ｇ／３　　　ｇ／２
　　　　ｇ／２＋ｇ／３３−１ｏ／１２９　５ｇ／８　
　　ｇ／３　　　　　　１１．５ｇ／１２１ｏ　　７ｇ
／１２　　ｇ／３　　　　　　　　　ｔ１ｇ／１２１１
　１７ｇ／２４　　ｇ／３　　　　　　１２．５ｏ／１
２１２　　　ｇ／２　　　ｇ／３　　　　　ｇ／２＋ｇ
／３−１０ｇ／１２１３　１７ｇ７２４　　　ｇ７３　
　　　　　　　１２．５ｇ７１２１４　　７ｇ／１２　
　　ｇ／３　　　　　　　　　　１１ｇ／１２１．５　
　５ｇ／８　　　ｇ／３　　　　　　　　１１．５ｇ／
１２ｇ−１／Ｒ 第１表から理解され得るように、使用される修正コンダ
クタンスの２つの異なった値、すなわちｇが１／Ｒと等
しい、ｇ／２およびｇ／３のみが存在する。思い起こさ
れるように、ｒＲＪ要素ははしご部分を相互接続するの
に使用されたものである。たった２つのコンダクタンス
のみが選択的にスイッチインされているとしても、等化
の相当程度が達成されることが容易に明らかになるべき
である。さらに、いかなる付加的な数のコンダクタンス
も加算され得ることが、当業者によって理解されるであ
ろう。しかしながら、これは、デコーディングがより複
雑になるようにする。使用された修正インピーダンスの
数は、複雑性と性能の必要条件との兼合いになる。

ここで第４図を参照すると、この発明の原理に従って構
成される９ビットＤ／Ａ変換器回路網１６の実現の概略
図が示される。Ｄ／Ａ変換器回路網１６は、Ｄ／Ａ変換
器８ａ、演算増幅器１４、入力レジスタ１５および等化
回路網１７を含む。

等化回路網１７は、コード依存インピーダンス回路１８
およびデコード論理回路２０を含む。Ｄ／Ａ変換器８ａ
は第１図の（ａ）のＤ／Ａ変換器と類似しており、かつ
Ｄ／Ａ変換器８ａの演算増幅器１４との接続もまた第１
図の（ｂ）と非常に類似しているので、構成要素および
その相互接続の詳細は再び説明されない。理解され得る
ように、Ｄ／Ａ変換器８ａは、それが１２ビットディジ
タル入力信号よりもむしろ９ビットディジタル入力信号
のみを受取るという点でＤ／Ａ変換器８と異なる。

基準電流源は、スイッチＳＯの位置に依存する正電流＋
ＩＲＥＦまたは負電流−ＩＲＥＦのどちらか一方ととも
に、ＭＳＢ端部ではしごアレイの入力に与えられる。ス
イッチＳＯは、符号ビットＳ１すなわち、変換されるべ
きディジタル入力信号が正または負であるかどうかを示
すバイナリビットによって制御される。入力レジスタ１
５は、符号ビットＳと同様にＢＯ，Ｂ１、・・・Ｂ８か
ら構成されるディジタル入力信号の９ビツトバイナリコ
ードを提供するように使用される。スイッチＳ１、Ｓ２
．・・・Ｓ９は、それぞれのバイナリビットＢＯ，Ｂ１
、・・・Ｂ８によって制御され、第１の出力電流加算ラ
イン１０と第２の出力または基準ライン１２との間のＤ
／Ａ変換器の対応する脚を介して流れる電流を切換える
。

コード依存インピーダンス回路１８は第１の抵抗器２２
および第２の抵抗器２４がら形成される。

第１の抵抗器２２の一方端は、ＯＰアンプ１４の反転入
力に接続される。抵抗器２２の他方端は、スイッチＳ１
２に接続される。抵抗器２２の値は、Ｒがはしご部分の
間に接続された抵抗の値である、２Ｒと等しい。同様に
、第２の抵抗器２４の一方端は、ＯＰアンプ１４の反転
入力に接続される。

抵抗器２４の他方端は、スイッチ３１３に接続される。

抵抗器２４の値は、Ｒがはしご部分の間に接続された抵
抗の値である、３Ｒと等しい。スイッチＳ１２およびＳ
１３は、デコード論理回路２０からの制御信号ＣＳ２お
よびＣ３３によって制御され、Ｄ／Ａ変換器８ａの実効
出力インピーダンスが、ディジタル入力信号のバイナリ
コードと実質的に一定のままであるように、ｏＰアンプ
の反転入力と接地電位との間のコンダクタンスを選択的
にスイッチインしまたは加算する。

デコード論理回路２０は論理回路を含み、それは、制御
信号ＣＳ２およびＣＳ３を発生するための入力レジスタ
１５から受取られたディジタル入力信号の９ビツトバイ
ナリコードをデコードする。

第４図で使用されるデコード論理回路２ｏの基本的なブ
ロック図が、第５図に示される。理解され得るように、
デコード論理回路２０は、第１の論理ブロック２６、第
２の論理ブロック２８、第３の論理ブロック３０、第４
の論理ブロック３２、ＡＮＤ論理ゲート３４−４０、イ
ンバータ■１および■２、ならびにＯＲ論理ゲート４２
および４４を含む。第１の論理ブロック２６および第２
の論理ブロック２８は、バイナリビットＢＯ・・・Ｂ３
を受取り、かつ第３の論理ブロック３ｏおよび第４の論
理ブロック３２はバイナリビットＢ４・・・Ｂ７を受取
る。第１の論理ブロック２６は、（ＢＯ。

Ｂ１、Ｂ２、Ｂ３）−（０，Ｏ，Ｏ，Ｏ）　である場合
にハイであり、かつその他の場合はローである論理信号
ＸＡを発生する。第２の論理ブロック２８は、（ＢＯ，
Ｂ１、Ｂ２．Ｂ３）−（１，０゜０．０）または（０，
１，Ｏ，Ｏ）または（０゜０、　１．　Ｏ）またｉ、ｔ
　（０，０，０，１）　テある場合にハイであり、かつ
その他の場合はローである論理信号ＸＢを発生する。同
様に、第３の論理ブロック３０は、（Ｂ４．Ｂ５．Ｂ６
．Ｂ７）−（０，０，０，０）である場合にハイであり
、がつその他の場合はローである論理信号Ｘｃを発生す
る。第４の論理ブロック３２は、（Ｂ４．Ｂ５゜Ｂ６．
　　Ｂ７）　−（１，０，Ｏ，Ｏ）または（０゜１、　
　Ｏ，Ｏ）または（０，０，１，０）または（０，０，
０，１）である場合にハイであり、かつその他の場合は
ローである論理信号ＸＤを発生する。

ＡＮＤ論理ゲート３４は入力として論理信号ＸＡおよび
ＸＣを受取り、ＡＮＤ論理ゲート３６は人力として論理
信号ＸＢおよびＸＣを受取り、ＡＮＤ論理ゲート３８は
、インバータ１１を介して論理信号ＸＡおよびインバー
タＩ２を介して論理信号ＸＢを入力信号として受取り、
かつＡＮＤ論理ゲート４０は論理信号ＸＤおよびＸＡを
受取る。

ＡＮＤ論理ゲート３４，３６．３８および４０は、それ
ぞれの論理信号ＸＥ、ＸＦ、ＸＧおよびＸＨを発生する
。ＯＲ論理ゲート４２は、論理信号ＸＥ、ＸＦおよびＸ
Ｈを受取り、かつコード依存インピーダンス回路１８内
のスイッチＳ１２を制御するのに使用される制御信号Ｃ
３２を発生する。

ＯＲ論理ゲート４４は、論理信号ＸＧおよびＸＨを受取
り、かつコード依存インピーダンス回路１８内のスイッ
チ８１３を制御するのに使用される制御信号Ｃ８３を発
生する。

第６図は、等化回路網１７が接続されない状態の、第１
の６４コードのための第４図の９ビツトＤ／Ａ変換器８
ａの出力インピーダンスのプロットである。第７図は、
等化回路網１７が接続された状態の、第１の６４コード
のための第４図の９ビツトＤ／Ａ変換器８ａの出力イン
ピーダンスの類似したプロットである。第６図と第７図
とを比較することによって、第７図の出力インピーダン
スが実質的に一定であるようにされたことが理解され得
る。インピーダンス関数のピークを減少させるように、
インピーダンス切換もまた、より高いコードのために行
なわれてもよい。信号対歪み（ＳＴＤ）の率への最終的
効果を決定するために、コンピュータシミュレーション
が行なわれるように要求される。第８図は、Ｒの値が７
キロオームと等しく、かつオフセット電圧Ｖ０ｓが１０
ｍＶである、１２ビツト（十符号）ディジタル−アナロ
グ変換器回路網のための入力レベルの関数としての、シ
ミュレートされた信号対歪みの率のプロットである。コ
ード依存インピーダンス回路が接続されない場合、第８
図の曲線Ａは信号対歪みの率を示す。コード依存インピ
ーダンス回路が接続される場合、第８図の曲線Ｂは信号
対歪みの率を示す。

第４図には９ビツトのみが示されたが、次のようなこと
が明白に理解されるべきである。それは、はしご部分を
加算しまたは減算することによって望まれるように、デ
ィジタル−アナログ変換器８ａはいかなる数のバイナリ
ビットをも収容するように修正されてもよく、かつ修正
原理は、ポリシリコン抵抗器、薄膜抵抗器、Ｐウェル拡
散抵抗器、または電圧制御抵抗器として使用されている
ＭＯＳトランジスタを含む、ディジタル−アナログ変換
器内の抵抗器のいかなる実現のためにも有効であること
である。たとえはしご部分の無限の数が理論上可能であ
るとしても、実際の数は演算増幅器１４の物理的な制限
によって制御される。

前述の詳細な説明から、この発明は、改良された方法、
および演算増幅器を使用することによって引き起こされ
たオフセット誘導エラーを解消するための手段を含むＤ
／Ａ変換器回路網を提供することかこのように理解され
得る。さらに、Ｄ／Ａ変換器回路網は等化回路を含み、
それは演算増幅器の反転入力に作動的に接続されて、は
しごアレイの実効出力インピーダンスがディジタル入力
信号のバイナリコードと実質的に一定のままであるよう
に、コード依存インピーダンスを選択的にスイッチイン
する。

ここで、何がこの発明の好ましい実施例であると考えら
れているのかが示されかつ述べられてきたが、この発明
の真の範囲から逸脱することなく様々な変更および修正
が行なわれてもよく、がっ均等物がその要素に置換され
てもよいことが当業者によって理解されるであろう。さ
らに、その中心の範囲から逸脱することなく、この発明
の教示に特定の状態または材料を適合させるように多く
の修正が行なわれてもよい。したがって、この発明は、
この発明を実施するために企図された最良のモードとし
て開示された特定の実施例に限定されることはないが、
しかしこの発明は前掲の特許請求の範囲にあるすべての
実施例を含むであろうということが意図される。

【図面の簡単な説明】

第１図の（ａ）は、Ｒ−２Ｒはしごアレイを有する従来
のディジタル−アナログ変換器の概略図解である。 第１図の（ｂ）は、演算増幅器に接続された第１図の（
ａ）のディジタル−アナログ変換器をブロック図の形で
示す。 第２図は、バイナリコードの関数としてのディジタル−
アナログ変換器の出力インピーダンスの典型的な変化の
プロットである。 第３図の（ａ）および（ｂ）は、この発明の基本的な概
念を理解する上で役に立つ図である。 第４図は、この発明の原理に従って構成された９ビット
ディジタル−アナログ変換器回路網の実現を示す概略図
である。 第５図は、第４図のデコード論理回路の基本的なブロッ
ク図である。 第６図は、等化回路網が接続されない状態の第１の６４
コードのための第４図の変換器の出力インピーダンスの
プロットである。 第７図は、等化回路網が接続された状態の第１の６４コ
ードのための第４図の変換器の出力インピーダンスのプ
ロットである。 第８図は、入力レベルの関数としてのシミュレートされ
た信号対歪みの率のプロットを示す。 図において、８ａはＲ−２Ｒはしごアレイ、１０は出力
電流加算ライン、１２は基準ラインまたは接地ライン、
１４は演算増幅器、１５は出力端子、１７は等化手段、
１８はコード依存インピーダンス回路、２０はデコード
論理回路、２２，２４は抵抗器、Ｉ　ＲＥ　Ｆ　ハ基準
電流源、Ｓ’１２．Ｓ１３はインピーダンススイッチ、
Ｃ３２，Ｃ３３は制御信号、３１．Ｓ２．・・・ｓ９は
複数個のスイッチ手段である。 特許出願人　アドバンスト・マイクロ・ディバイシズ争
インコーポレーテ・ンド ＤＡＣ，インピータ゛ンス対コード コード ＦＩＧ、２ ＦＩＧ、３ 日Ｇ、４ ＤＡＣＴＪ　−１“ ｑビ、［）ΔＣ；ＲプノΔンビーグンスｑビ、トＤΔＣ
，；に、　ｉ）インビーフ”ンスコ用Ｊ Ｆ”Ｉ　Ｇ、　７ １２ビ９，１・十看ミ号■）八Ｃ 入Ｑレベ＋１１ノ（ＤＢｒｉＯ） ＦＩＧ。８

Claims (9)

【特許請求の範囲】
1. （１）複数個のバイナリビットを有するディジタル入力
   信号をアナログ出力信号に変換するためのディジタル−
   アナログ変換器回路網であって、Ｒ−２Ｒはしごアレイ
   （８ａ）が、バイナリビットの数と数で対応するはしご
   部分を規定する２Ｒ要素、およびはしご部分の各々を接
   続する１Ｒ要素を有し、 基準電流源（ＩＲＥＦ）がＭＳＢ端部で前記はしごアレ
   イ（８ａ）の入力に与えられ、 複数個のスイッチ手段（Ｓ１、Ｓ２、・・・Ｓ９）は、
   各々がはしご部分の１つと関連し、かつディジタル入力
   信号のそれぞれのバイナリビットによって制御されて、
   出力電流加算ライン（１０）と基準ライン（１２）との
   間にあるそのそれぞれのはしご部分を介して流れる電流
   を切換えるためのものであり、 演算増幅器（１４）は、その反転入力が加算ライン（１
   ０）に接続され、その非反転入力が接地ライン（１２）
   に接続され、かつその出力が出力端子（１５）に接続さ
   れてアナログ出力信号を与え、 前記はしごアレイ（８ａ）は、オフセット誘導エラー電
   流を作り出すように、ディジタル入力信号のバイナリコ
   ードの関数として変化する加算ライン（１０）と接地ラ
   イン（１２）との間の出力インピーダンスを有し、さら
   に、 等化手段（１７）は、前記演算増幅器（１４）の反転入
   力に作動的に接続されて、はしごアレイ（８ａ）の実効
   出力インピーダンスが前記バイナリコードと実質的に一
   定のままであるようにコード依存インピーダンスを選択
   的にスイッチインするためのものであるディジタル−ア
   ナログ変換器回路網。
2. （２）前記等化手段（１７）が、前記演算増幅器（１４
   ）の反転入力と接地電位との間に接続されたコード依存
   インピーダンス回路（１８）、およびバイナリコードに
   応答して前記コード依存インピーダンス回路（１８）に
   制御信号（ＣＳ２、ＣＳ３）を発生するためのデコード
   論理回路（２０）を含む、請求項１に記載のディジタル
   −アナログ変換器回路網。
3. （３）前記コード依存インピーダンス回路（１８）が、
   複数個の抵抗器（２２、２４）および対応する数のイン
   ピーダンススイッチ（Ｓ１２、Ｓ１３）を含み、各抵抗
   器は一方端が前記演算増幅器（１４）の反転入力に接続
   され、かつその他方端はそれぞれのインピーダンススイ
   ッチに接続され、前記インピーダンススイッチ（Ｓ１２
   、Ｓ１３）は、対応する制御信号に応答して前記対応す
   る抵抗器を接地電位に選択的に接続するためのものであ
   る、請求項２に記載のディジタル−アナログ変換器。
4. （４）ｎ個のバイナリビットを有するディジタル入力信
   号をアナログ出力信号に変換するためのディジタル−ア
   ナログ変換器回路網であって、Ｒ−２Ｒはしごアレイ（
   ８ａ）は、バイナリビットの数に数で対応するはしご部
   分を規定する２Ｒ要素、およびはしご部分の各々を接続
   する１Ｒ要素を有し、 基準電流源（ＩＲＥＦ）はＭＳＢ端部で前記はしごアレ
   イ（８ａ）の入力に与えられ、 複数個のスイッチ手段（Ｓ１、Ｓ２、・・・Ｓ９）は、
   各々がはしご部分の１つと関連し、かつディジタル入力
   信号のそれぞれのバイナリビットによって制御されて、
   出力電流加算ライン（１０）と基準ライン（１２）との
   間にあるそのそれぞれのはしご部分を介して流れる電流
   を切換えるためのものであり、 演算増幅器（１４）は、その反転入力が加算ライン（１
   ０）に接続され、その非反転入力が接地ライン（１２）
   に接続され、かつその出力が出力端子（１５）に接続さ
   れてアナログ出力信号を与え、 前記はしごアレイ（８ａ）は、オフセット誘導エラー電
   流を作り出すように、ディジタル入力信号のバイナリコ
   ードの関数として変化する加算ライン（１０）と接地ラ
   イン（１４）との間の出力インピーダンスを有し、さら
   に、 等化手段（１７）は、前記演算増幅器（１４）の反転入
   力に作動的に接続されて、はしごアレイ（８ａ）の実効
   出力インピーダンスが前記バイナリコードと実質的に一
   定のままであるようにコード依存インピーダンスを選択
   的にスイッチインするためのものであるディジタル−ア
   ナログ変換器回路網。
5. （５）前記等化手段（１７）が、前記演算増幅器（１４
   ）の反転入力と接地電位との間に接続されたコード依存
   インピーダンス回路（１８）、およびバイナリコードに
   応答して前記コード依存インピーダンス回路（１８）に
   制御信号（ＣＳ２、ＣＳ３）を発生するためのデコード
   論理回路（２０）を含む、請求項４に記載のディジタル
   −アナログ変換器回路網。
6. （６）前記コード依存インピーダンス回路（１８）が複
   数個の抵抗器（２２、２４）および対応する数のインピ
   ーダンススイッチ（Ｓ１２、Ｓ１３）を含み、各抵抗器
   は一方端が前記演算増幅器（１４）の反転入力に接続さ
   れ、かつその他方端はそれぞれのインピーダンススイッ
   チに接続され、前記インピーダンススイッチ（Ｓ１２、
   Ｓ１３）は、対応する制御信号に応答して前記対応する
   抵抗器を接地電位に選択的に接続するためのものである
   、請求項５に記載のディジタル−アナログ変換器。
7. （７）複数個のバイナリビットを有するディジタル入力
   信号をアナログ出力信号に変換するための方法であって
   、 バイナリビットの数と数で対応するはしご部分を規定す
   る２Ｒ要素およびはしご部分の各々を接続する１Ｒ要素
   を有するＲ−２Ｒはしごアレイを提供するステップと、 ＭＳＢ端部で前記はしごアレイの入力に基準電流源を与
   えるステップと、 ディジタル入力信号のそれぞれのバイナリビットに応答
   して、出力電流加算ラインと基準ラインとの間にあるそ
   のそれぞれのはしご部分を介して流れる電流を切換える
   ステップと、 反転入力が加算ラインに接続され、非反転入力が接地ラ
   インに接続され、かつ出力が出力端子に接続されてアナ
   ログ出力信号を与える演算増幅器を提供するステップと
   を含み、 前記はしごアレイは、オフセット誘導エラー電流を作り
   出すように、ディジタル入力信号のバイナリコードの関
   数として変化する加算ラインと接地ラインとの間の出力
   インピーダンスを有し、さらに、 はしごアレイの実効出力インピーダンスが前記バイナリ
   コードと実質的に一定のままであるように、前記演算増
   幅器の反転入力へのコード依存インピーダンスを選択的
   にスイッチインするステップを含む方法。
8. （８）バイナリコードに応答してコード依存インピーダ
   ンスをスイッチインするための制御信号を発生するステ
   ップをさらに含む、請求項７に記載の変換するための方
   法。
9. （９）制御信号に応答して、インピーダンススイッチを
   介して接地電位に複数個の抵抗器を選択的に接続するス
   テップをさらに含む、請求項８に記載の変換するための
   方法。