JP2506663B2 - Ｄ−ａ変換器 - Google Patents
Ｄ−ａ変換器Info
- Publication number
- JP2506663B2 JP2506663B2 JP61107341A JP10734186A JP2506663B2 JP 2506663 B2 JP2506663 B2 JP 2506663B2 JP 61107341 A JP61107341 A JP 61107341A JP 10734186 A JP10734186 A JP 10734186A JP 2506663 B2 JP2506663 B2 JP 2506663B2
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- JP
- Japan
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- differential
- differential transistor
- power supply
- input
- transistor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、Ｄ−Ａ変換器に関し、特にディジタル入力
信号の電圧の大小にかかわらず正常に動作をすることの
できるＤ−Ａ変換器に関するものである。
信号の電圧の大小にかかわらず正常に動作をすることの
できるＤ−Ａ変換器に関するものである。
従来のＤ−Ａ変換器の回路構成を第２図に示す。第２
図において、1,3,5及び2,4,6は差動増巾器40〜42を構成
する第１及び第２のNPN差動トランジスタ、７〜12はＤ
−Ａ変換を行うＲ−2Rのラダー抵抗であり、該抵抗７〜
12によりラダー抵抗回路網50が構成されている。そして
第１の抵抗7,9,12は2Rの抵抗値を、第２の抵抗8,10,11
はＲの抵抗値をそれぞれ有するものである。また13〜15
はＤ−Ａ変換出力のレベルを決定する、差動増巾器の停
電流源であり、その電流値は各定電流源について同一で
ある。16は差動増巾器の基準電源（電圧値V1）、17〜19
はＤ−Ａ変換器の入力端子で、17がLSBの入力端子、19
がMSBの入力端子である。また０はＤ−Ａ変換器の出力
端子、21〜23は差動増巾器の出力ノードである。
図において、1,3,5及び2,4,6は差動増巾器40〜42を構成
する第１及び第２のNPN差動トランジスタ、７〜12はＤ
−Ａ変換を行うＲ−2Rのラダー抵抗であり、該抵抗７〜
12によりラダー抵抗回路網50が構成されている。そして
第１の抵抗7,9,12は2Rの抵抗値を、第２の抵抗8,10,11
はＲの抵抗値をそれぞれ有するものである。また13〜15
はＤ−Ａ変換出力のレベルを決定する、差動増巾器の停
電流源であり、その電流値は各定電流源について同一で
ある。16は差動増巾器の基準電源（電圧値V1）、17〜19
はＤ−Ａ変換器の入力端子で、17がLSBの入力端子、19
がMSBの入力端子である。また０はＤ−Ａ変換器の出力
端子、21〜23は差動増巾器の出力ノードである。
次に動作について説明する。Ｄ−Ａ変換器の入力端子
17〜19にはディジタル信号が入力される。今入力端子17
のみがハイレベルであったとすると、その信号の電圧に
よりトランジスタ1,2,抵抗7,定電流源13で構成される差
動増幅器40が動作される。つまり、基準電圧V1よりも入
力端子電圧が大きい桁の定電流源の定電流がそれぞれ抵
抗７〜12に分流してノード21,22,23に電圧を生じ、その
電圧がＲ−2Rのラダー抵抗７〜12によりＤ−Ａ変換され
る。
17〜19にはディジタル信号が入力される。今入力端子17
のみがハイレベルであったとすると、その信号の電圧に
よりトランジスタ1,2,抵抗7,定電流源13で構成される差
動増幅器40が動作される。つまり、基準電圧V1よりも入
力端子電圧が大きい桁の定電流源の定電流がそれぞれ抵
抗７〜12に分流してノード21,22,23に電圧を生じ、その
電圧がＲ−2Rのラダー抵抗７〜12によりＤ−Ａ変換され
る。
本方式のＤ−Ａ変換器において、入力デジタル信号の
ビット数を多くするためには、ブロックＡ数を第２図の
ように増やすことにより対応できる。
ビット数を多くするためには、ブロックＡ数を第２図の
ように増やすことにより対応できる。
従来のＤ−Ａ変換器は以上のように構成されており、
電源電圧（VCC）が低くかつ出力ダイナミックレンジを
大きくとる場合、入力端子17〜19に入力される信号電圧
が電源電圧以上となった場合には、差動増巾器を構成す
る、トランジスタ2,4,6が飽和してしまい、正常なＤ−
Ａ変換器出力が得られないという欠点があった。
電源電圧（VCC）が低くかつ出力ダイナミックレンジを
大きくとる場合、入力端子17〜19に入力される信号電圧
が電源電圧以上となった場合には、差動増巾器を構成す
る、トランジスタ2,4,6が飽和してしまい、正常なＤ−
Ａ変換器出力が得られないという欠点があった。
この発明は、上記なような従来の問題点を解消するた
めになされたもので、入力信号電圧が電源電圧以上のレ
ベルであっても正常なＤ−Ａ変換器出力が得られるＤ−
Ａ変換器を得ることを目的とする。
めになされたもので、入力信号電圧が電源電圧以上のレ
ベルであっても正常なＤ−Ａ変換器出力が得られるＤ−
Ａ変換器を得ることを目的とする。
本発明に係るＤ−Ａ変換器は、それぞれが、エミッタ
同士が共通に接続された第1,第２の差動トランジスタ
と、該第1,第２の差動トランジスタの共通エミッタと第
２の電源との間に接続された電流源とを有するｎ個（ｎ
は２以上の整数）の差動増巾器と、上記第２の差動トラ
ンジスタの各コレクタが共通に接続された第１の電源
と、上記第１の差動トランジスタの各コレクタと上記第
１の電源との間にそれぞれ接続された、抵抗値2Rを有す
るｎ個の第１の抵抗と、互いに隣接する上記第１の差動
トランジスタのコレクタ同士の間にそれぞれ接続され
た、上記抵抗値2Rの半分の抵抗値Ｒを有する（ｎ−１）
個の第２の抵抗と、上記第２の差動トランジスタの共通
接続されたベースと上記第２の電源との間に接続された
基準電源と、それぞれ相互に直列接続された複数のダイ
オードからなり、上記第１の差動トランジスタの各ベー
スと上記第２の電源との間に接続された、上記第１の差
動トランジスタの飽和を防止する、ｎ組のクランプダイ
オードと、上記ｎ個の第１の差動トランジスタに対応し
て設けられ、各ビット毎に重みが順次増加もしくは減少
するｎ個のディジタル信号が入力されるｎ個のディジタ
ル入力ノードと、上記ｎ個のディジタル入力ノードと上
記第１の差動トランジスタの各ベースとの間に接続さ
れ、上記ｎ組のクランプダイオードに流れる電流を制限
するｎ個の第３の抵抗と、上記ｎ個のディジタル信号の
うちの最上位ビットが入力される上記ディジタル入力ノ
ードに対応する上記第１の差動トランジスタのコレタに
接続されたアナログ出力ノードとを備えるようにしたも
のである。
同士が共通に接続された第1,第２の差動トランジスタ
と、該第1,第２の差動トランジスタの共通エミッタと第
２の電源との間に接続された電流源とを有するｎ個（ｎ
は２以上の整数）の差動増巾器と、上記第２の差動トラ
ンジスタの各コレクタが共通に接続された第１の電源
と、上記第１の差動トランジスタの各コレクタと上記第
１の電源との間にそれぞれ接続された、抵抗値2Rを有す
るｎ個の第１の抵抗と、互いに隣接する上記第１の差動
トランジスタのコレクタ同士の間にそれぞれ接続され
た、上記抵抗値2Rの半分の抵抗値Ｒを有する（ｎ−１）
個の第２の抵抗と、上記第２の差動トランジスタの共通
接続されたベースと上記第２の電源との間に接続された
基準電源と、それぞれ相互に直列接続された複数のダイ
オードからなり、上記第１の差動トランジスタの各ベー
スと上記第２の電源との間に接続された、上記第１の差
動トランジスタの飽和を防止する、ｎ組のクランプダイ
オードと、上記ｎ個の第１の差動トランジスタに対応し
て設けられ、各ビット毎に重みが順次増加もしくは減少
するｎ個のディジタル信号が入力されるｎ個のディジタ
ル入力ノードと、上記ｎ個のディジタル入力ノードと上
記第１の差動トランジスタの各ベースとの間に接続さ
れ、上記ｎ組のクランプダイオードに流れる電流を制限
するｎ個の第３の抵抗と、上記ｎ個のディジタル信号の
うちの最上位ビットが入力される上記ディジタル入力ノ
ードに対応する上記第１の差動トランジスタのコレタに
接続されたアナログ出力ノードとを備えるようにしたも
のである。
この発明においては、第３の抵抗およびクランプダイ
オードが設けられており、第１の電源電圧以上の電圧の
ディジタル入力信号が入力された場合、該抵抗が電流を
制限しかつダイオードがクランプを行うから、ディジタ
ル入力信号による第１の差動トランジスタの飽和が防止
され正常なＤ−Ａ変換器が得られる。
オードが設けられており、第１の電源電圧以上の電圧の
ディジタル入力信号が入力された場合、該抵抗が電流を
制限しかつダイオードがクランプを行うから、ディジタ
ル入力信号による第１の差動トランジスタの飽和が防止
され正常なＤ−Ａ変換器が得られる。
以下、この発明の実施例を図について説明する。
第１図は本発明の一実施例によるＤ−Ａ変換器を示
し、図において、第２図と同一符号は同一のものを示
す。24〜29は入力電圧をクランプするダイオード、30〜
33はダイオード24〜29の電流を制御するための第３の抵
抗である。
し、図において、第２図と同一符号は同一のものを示
す。24〜29は入力電圧をクランプするダイオード、30〜
33はダイオード24〜29の電流を制御するための第３の抵
抗である。
次に動作について説明する。本実施例では端子21〜23
電圧とダイオード24〜29のクランプ電圧とのかねあい
で、トランジスタ2,4,6が飽和しないように、クランプ
電圧がダイオード24〜29の個数で調整されており、この
ように構成された回路において、入力端子に入力される
電圧が電源電圧以上の場合、抵抗30で電流が制御され、
ダイオード24,25で電圧がクランプされる。このため、
差動増巾器の入力トランジスタ２は、飽和をせずに正常
に動作するため、ノード21には正常の電圧が発生する。
そのため、出力端子20には、正常なＤ−Ａ変換器された
電圧が出力される。
電圧とダイオード24〜29のクランプ電圧とのかねあい
で、トランジスタ2,4,6が飽和しないように、クランプ
電圧がダイオード24〜29の個数で調整されており、この
ように構成された回路において、入力端子に入力される
電圧が電源電圧以上の場合、抵抗30で電流が制御され、
ダイオード24,25で電圧がクランプされる。このため、
差動増巾器の入力トランジスタ２は、飽和をせずに正常
に動作するため、ノード21には正常の電圧が発生する。
そのため、出力端子20には、正常なＤ−Ａ変換器された
電圧が出力される。
以上のように、この発明に係るＤ−Ａ変換器によれ
ば、それぞれが、エミッタ同士が共通に接続された第1,
第２の差動トランジスタと、該第1,第２の差動トランジ
スタの共通エミッタと第２の電源との間に接続された電
流源とを有するｎ個（ｎは２以上の整数）の差動増巾器
と、上記第２の差動トランジスタの各コレクタが共通に
接続された第１の電源と、上記第１の差動トランジスタ
の各コレクタと上記第１の電源との間にそれぞれ接続さ
れた、抵抗値2Rを有するｎ個の第１の抵抗と、互いに隣
接する上記第１の差動トランジスタのコレクタ同士の間
にそれぞれ接続された、上記抵抗値2Rの半分の抵抗値Ｒ
を有する（ｎ−１）個の第２の抵抗と、上記第２の差動
トランジスタの共通接続されたベースと上記第２の電源
との間に接続された基準電源と、それぞれ相互に直列接
続された複数のダイオードからなり、上記第１の差動ト
ランジスタの各ベースと上記第２の電源との間に接続さ
れた上記第１の差動トランジスタの飽和を防止する、ｎ
組のクランプダイオードと、上記ｎ個の第１の差動トラ
ンジスタに対応して設けられ、各ビット毎に重みが順次
増加もしくは減少するｎ個のディジタル信号が入力され
るｎ個のディジタル入力ノードと、上記ｎ個のディジタ
ル入力ノード上記第１の差動トランジスタの各ベースと
の間に接続され、上記ｎ組のクランプダイオードに流れ
る電流を制限するｎ個の第３の抵抗と、上記ｎ個のディ
ジタル信号のうちの最上位ビットが入力される上記ディ
ジタル入力ノードに対応する上記第１の差動トランジス
タのコレクタに接続されたアナログ出力ノードとを備え
るようにしたので、ディジタル入力ノードに第１の電源
と第２の電源との差の電圧以上の電圧を有する入力信号
が入力された場合にも正常なＤ−Ａ変換出力が得られる
という効果がある。
ば、それぞれが、エミッタ同士が共通に接続された第1,
第２の差動トランジスタと、該第1,第２の差動トランジ
スタの共通エミッタと第２の電源との間に接続された電
流源とを有するｎ個（ｎは２以上の整数）の差動増巾器
と、上記第２の差動トランジスタの各コレクタが共通に
接続された第１の電源と、上記第１の差動トランジスタ
の各コレクタと上記第１の電源との間にそれぞれ接続さ
れた、抵抗値2Rを有するｎ個の第１の抵抗と、互いに隣
接する上記第１の差動トランジスタのコレクタ同士の間
にそれぞれ接続された、上記抵抗値2Rの半分の抵抗値Ｒ
を有する（ｎ−１）個の第２の抵抗と、上記第２の差動
トランジスタの共通接続されたベースと上記第２の電源
との間に接続された基準電源と、それぞれ相互に直列接
続された複数のダイオードからなり、上記第１の差動ト
ランジスタの各ベースと上記第２の電源との間に接続さ
れた上記第１の差動トランジスタの飽和を防止する、ｎ
組のクランプダイオードと、上記ｎ個の第１の差動トラ
ンジスタに対応して設けられ、各ビット毎に重みが順次
増加もしくは減少するｎ個のディジタル信号が入力され
るｎ個のディジタル入力ノードと、上記ｎ個のディジタ
ル入力ノード上記第１の差動トランジスタの各ベースと
の間に接続され、上記ｎ組のクランプダイオードに流れ
る電流を制限するｎ個の第３の抵抗と、上記ｎ個のディ
ジタル信号のうちの最上位ビットが入力される上記ディ
ジタル入力ノードに対応する上記第１の差動トランジス
タのコレクタに接続されたアナログ出力ノードとを備え
るようにしたので、ディジタル入力ノードに第１の電源
と第２の電源との差の電圧以上の電圧を有する入力信号
が入力された場合にも正常なＤ−Ａ変換出力が得られる
という効果がある。
第１図は本発明の一実施例によるＤ−Ａ変換器を示す
図、第２図は従来のＤ−Ａ変換器を示す図である。 2,4,6……第１の差動トランジスタ、1,3,5……第２の差
動トランジスタ、7,8,9,10,11,12,30,31,32……抵抗、1
3,14,15……定電流源、16……基準電源,17,18,19……入
力端子、20……出力端子、21,22,23……差動増巾器の出
力端子、24,25,26,27,28,29……ダイオード、40〜42…
…差動増幅器、50……ラダー抵抗回路網。
図、第２図は従来のＤ−Ａ変換器を示す図である。 2,4,6……第１の差動トランジスタ、1,3,5……第２の差
動トランジスタ、7,8,9,10,11,12,30,31,32……抵抗、1
3,14,15……定電流源、16……基準電源,17,18,19……入
力端子、20……出力端子、21,22,23……差動増巾器の出
力端子、24,25,26,27,28,29……ダイオード、40〜42…
…差動増幅器、50……ラダー抵抗回路網。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−131223（ＪＰ，Ａ) 特開 昭58−198908（ＪＰ，Ａ) 特開 昭59−16378（ＪＰ，Ａ) 特開 昭55−39106（ＪＰ，Ａ) 特開 昭57−63928（ＪＰ，Ａ) 特開 昭55−31345（ＪＰ，Ａ) 特開 昭52−30149（ＪＰ，Ａ) 特開 昭50−64749（ＪＰ，Ａ) 実開 昭50−24068（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】それぞれが、エミッタ同士が共通に接続さ
れた第1,第２の差動トランジスタと、該第1,第２の差動
トランジスタの共通エミッタと第２の電源との間に接続
された電流源とを有するｎ個（ｎは２以上の整数）の差
動増巾器と、 上記第２の差動トランジスタの各コレクタが共通に接続
された第１の電源と、 上記第１の差動トランジスタの各コレクタと上記第１の
電源との間にそれぞれ接続された、抵抗値2Rを有するｎ
個の第１の抵抗と、 互いに隣接する上記第１の差動トランジスタのコレクタ
同士の間にそれぞれ接続された、上記抵抗値2Rの半分の
抵抗値Ｒを有する（ｎ−１）個の第２の抵抗と、 上記第２の差動トランジスタの共通連続されたベースと
上記第２の電源との間に接続された基準電源と、 それぞれ相互に直列接続された複数のダイオードからな
り、上記第１の差動トランジスタの各ベースと上記第２
の電源との間に接続された、上記第１の差動トランジス
タの飽和を防止する、ｎ組のクランプダイオードと、 上記ｎ個の第１の差動トランジスタに対応して設けら
れ、各ビット毎に重みが順次増加もしくは減少するｎ個
のディジタル信号が入力されるｎ個のディジタル入力ノ
ードと、 上記ｎ個のディジタル入力ノードと上記第１の差動トラ
ンジスタの各ベースとの間に接続され、上記ｎ組のクラ
ンプダイオードに流れる電流を制限するｎ個の第３の抵
抗と、 上記ｎ個のディジタル信号のうち最上位ビットが入力さ
れる上記ディジタル入力ノードに対応する上記第１の差
動トランジスタのコレクタに接続されたアナログ出力ノ
ードとを備えたことを特徴とするＤ−Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61107341A JP2506663B2 (ja) | 1986-05-09 | 1986-05-09 | Ｄ−ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61107341A JP2506663B2 (ja) | 1986-05-09 | 1986-05-09 | Ｄ−ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62263721A JPS62263721A (ja) | 1987-11-16 |
| JP2506663B2 true JP2506663B2 (ja) | 1996-06-12 |
Family
ID=14456595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61107341A Expired - Lifetime JP2506663B2 (ja) | 1986-05-09 | 1986-05-09 | Ｄ−ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2506663B2 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5531345A (en) * | 1978-08-28 | 1980-03-05 | Fujitsu Ltd | Level conversion circuit |
| JPS5916378B2 (ja) * | 1978-09-11 | 1984-04-14 | オムロン株式会社 | 近接スイッチ |
| JPS5763928A (en) * | 1980-10-06 | 1982-04-17 | Matsushita Electric Ind Co Ltd | Comparing circuit for ad converter |
| US4521765A (en) * | 1981-04-03 | 1985-06-04 | Burr-Brown Corporation | Circuit and method for reducing non-linearity in analog output current due to waste current switching |
| JPS58198908A (ja) * | 1982-05-17 | 1983-11-19 | Hitachi Ltd | 保護回路を具備した半導体装置 |
| JPS5916378A (ja) * | 1982-07-19 | 1984-01-27 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1986
- 1986-05-09 JP JP61107341A patent/JP2506663B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62263721A (ja) | 1987-11-16 |
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