JP2985185B2 - Ｄａ変換回路 - Google Patents
Ｄａ変換回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はDA（デジタル−アナログ）変換回路に関し、
特に任意の基準電圧を基準とした単極性出力または双極
性出力が得られるようにしたDA変換回路に関する。
特に任意の基準電圧を基準とした単極性出力または双極
性出力が得られるようにしたDA変換回路に関する。
本発明のDA変換回路は、基準電圧を出力する基準電圧
源と、互いに等しい電流をそれぞれ出力するデジタル入
力信号のビット数に応じた複数の定電流源と、デジタル
入力信号の各ビットに応じた電流がそれぞれ入力され、
入力ビット数に対応した複数の電流入力端子と、一端が
対応する電流入力端子にそれぞれ接続された抵抗値2rを
有する複数の抵抗器と、それぞれが前記各電流入力端子
間に接続された抵抗値ｒを有する複数の抵抗器と、一端
がMSB用電流入力端子に接続され、他端が前記抵抗値2r
を有する複数の抵抗器の他端に接続された抵抗値ｒを有
する他端抵抗器とを有するｒ−2r抵抗ラダー回路と、前
記複数の定電流源と前記ｒ−2r抵抗ラダー回路の各電流
入力端子との間にそれぞれ接続され、デジタル入力信号
の各ビットによりそれぞれ制御される入力ビット数に対
応した複数の電流スイッチと、同相入力端子に前記基準
電圧源の基準電圧が供給され、逆相入力端子が前前記ｒ
−2r抵抗ラダー回路の前記終端抵抗器の一端に接続さ
れ、出力端子が前記終端抵抗器の終端に接続された演算
増幅器とを有し、電流誤差が少ないと共に任意の基準電
圧を基準とした単極性アナログ出力が得られる。
源と、互いに等しい電流をそれぞれ出力するデジタル入
力信号のビット数に応じた複数の定電流源と、デジタル
入力信号の各ビットに応じた電流がそれぞれ入力され、
入力ビット数に対応した複数の電流入力端子と、一端が
対応する電流入力端子にそれぞれ接続された抵抗値2rを
有する複数の抵抗器と、それぞれが前記各電流入力端子
間に接続された抵抗値ｒを有する複数の抵抗器と、一端
がMSB用電流入力端子に接続され、他端が前記抵抗値2r
を有する複数の抵抗器の他端に接続された抵抗値ｒを有
する他端抵抗器とを有するｒ−2r抵抗ラダー回路と、前
記複数の定電流源と前記ｒ−2r抵抗ラダー回路の各電流
入力端子との間にそれぞれ接続され、デジタル入力信号
の各ビットによりそれぞれ制御される入力ビット数に対
応した複数の電流スイッチと、同相入力端子に前記基準
電圧源の基準電圧が供給され、逆相入力端子が前前記ｒ
−2r抵抗ラダー回路の前記終端抵抗器の一端に接続さ
れ、出力端子が前記終端抵抗器の終端に接続された演算
増幅器とを有し、電流誤差が少ないと共に任意の基準電
圧を基準とした単極性アナログ出力が得られる。
また、基準電圧源と演算増幅器の同相入力端子との間
にバイアス用抵抗器を接続し、前記入力ビット数に対応
した複数の定電流源に応答した別の定電流源のバイアス
電流を供給することにより、任意の基準電圧を中心とし
た双極性アナログ出力が得られる。
にバイアス用抵抗器を接続し、前記入力ビット数に対応
した複数の定電流源に応答した別の定電流源のバイアス
電流を供給することにより、任意の基準電圧を中心とし
た双極性アナログ出力が得られる。
従来、抵抗値がｒと2rの２種類の抵抗のみで構成した
ｒ−2r抵抗ラダー回路を用いた電流加算型のDA変換回路
が、例えば特公昭60−16140号公報に記載されている。
ｒ−2r抵抗ラダー回路を用いた電流加算型のDA変換回路
が、例えば特公昭60−16140号公報に記載されている。
この電流加算型DA変換回路について第５図の従来のDA
変換回路の一例を示す回路図について説明する。
変換回路の一例を示す回路図について説明する。
第５図において、SW1乃至SW4は第１乃至第４の電流ス
イッチであり、トランジスタQ1乃至トランジスタQ8から
構成され、トランジスタQ1、Q3、Q5およびQ7の各ベース
には一例として４ビットのデジタル入力信号MSB、2SB、
3SBおよびLSBが夫々供給され、トランジスタQ2、Q4、Q6
およびQ8の各ベースには極性反転したデジタル入力信号
IMSB、I2SB、I3SBおよびILSBが夫々供給される。１は抵
抗値ｒを有する抵抗器R1乃至抵抗器R3と、抵抗値2rを有
する抵抗器R4乃至抵抗器R7とからなるｒ−2r抵抗ラダー
回路である。トランジスタQ9乃至トランジスタQ12は定
電流トランジスタであり、夫々のベースは定電圧源２に
接続され、夫々のエミッタはｒ−2r抵抗ラダー回路１に
供給され、夫々のコレクタから第１の電流スイッチSW1
乃至第４の電流スイッチSW4に定電流IO、IO/2、IO/4お
よびIO/8を供給する。３は演算増幅器であり、同相入力
端子（＋）に基準電圧源４の基準電圧Vrが供給されると
共に、反転入力端子（−）にデジタル入力信号に応じて
選択された第１乃至第４の電流スイッチsw1〜SW4の加算
電流IODAが供給される。５は演算増幅器３の逆相入力端
子（−）と出力端子６との間に接続され、抵抗値rNを有
する帰還抵抗であり、出力端子６に第６図Ａの従来のDA
変換回路の変換特性図に示す単極性のアナログ出力V
O（VO＝Vr＋IODA・rN）を発生する。７は定電流Irefを
帰還抵抗５に供給する定電流源であり、この場合のアナ
ログ出力VOは、第６図Ｂの従来のDA変換回路の変換特性
図に示す通り、双極性となる（VO＝Vr＋IODA・rN−Iref
・rN）。
イッチであり、トランジスタQ1乃至トランジスタQ8から
構成され、トランジスタQ1、Q3、Q5およびQ7の各ベース
には一例として４ビットのデジタル入力信号MSB、2SB、
3SBおよびLSBが夫々供給され、トランジスタQ2、Q4、Q6
およびQ8の各ベースには極性反転したデジタル入力信号
IMSB、I2SB、I3SBおよびILSBが夫々供給される。１は抵
抗値ｒを有する抵抗器R1乃至抵抗器R3と、抵抗値2rを有
する抵抗器R4乃至抵抗器R7とからなるｒ−2r抵抗ラダー
回路である。トランジスタQ9乃至トランジスタQ12は定
電流トランジスタであり、夫々のベースは定電圧源２に
接続され、夫々のエミッタはｒ−2r抵抗ラダー回路１に
供給され、夫々のコレクタから第１の電流スイッチSW1
乃至第４の電流スイッチSW4に定電流IO、IO/2、IO/4お
よびIO/8を供給する。３は演算増幅器であり、同相入力
端子（＋）に基準電圧源４の基準電圧Vrが供給されると
共に、反転入力端子（−）にデジタル入力信号に応じて
選択された第１乃至第４の電流スイッチsw1〜SW4の加算
電流IODAが供給される。５は演算増幅器３の逆相入力端
子（−）と出力端子６との間に接続され、抵抗値rNを有
する帰還抵抗であり、出力端子６に第６図Ａの従来のDA
変換回路の変換特性図に示す単極性のアナログ出力V
O（VO＝Vr＋IODA・rN）を発生する。７は定電流Irefを
帰還抵抗５に供給する定電流源であり、この場合のアナ
ログ出力VOは、第６図Ｂの従来のDA変換回路の変換特性
図に示す通り、双極性となる（VO＝Vr＋IODA・rN−Iref
・rN）。
しかしながら、従来のDA変換回路は、定電流トランジ
スタQ9乃至Q12のベース・エミッタ間電圧VBEの温度変化
△VBEの影響を小にするためにｒ−2r抵抗ラダー回路１
の抵抗器R4乃至R7の各電圧を大きく設定する必要があ
り、その結果定電圧源２の電圧はデジタル入力のビット
数が多くなると大幅に増加してしまう欠点があった。
スタQ9乃至Q12のベース・エミッタ間電圧VBEの温度変化
△VBEの影響を小にするためにｒ−2r抵抗ラダー回路１
の抵抗器R4乃至R7の各電圧を大きく設定する必要があ
り、その結果定電圧源２の電圧はデジタル入力のビット
数が多くなると大幅に増加してしまう欠点があった。
また、例えば第１の電流スイッチSW1のトランジスタQ
1と第２の電流スイッチSW2のトランジスタQ3の各コレク
タ電流は、それぞれ各エミッタ電流のβ/1＋β倍になる
が（βはエミッタ接地電流増幅率）、電流比が２対１の
ためトランジスタQ1とトランジスタQ3の各エミッタ接地
電流増幅率が異なり、上位ビットと下位ビット間のコレ
クタ電流に電流誤差を生じる欠点があった。
1と第２の電流スイッチSW2のトランジスタQ3の各コレク
タ電流は、それぞれ各エミッタ電流のβ/1＋β倍になる
が（βはエミッタ接地電流増幅率）、電流比が２対１の
ためトランジスタQ1とトランジスタQ3の各エミッタ接地
電流増幅率が異なり、上位ビットと下位ビット間のコレ
クタ電流に電流誤差を生じる欠点があった。
従って、本発明の目的は前記欠点を改良したDA変換回
路を提供することにある。
路を提供することにある。
本発明のDA変換回路は、基準電圧を出力する基準電圧
源と、互いに等しい電流をそれぞれ出力するデジタル入
力信号のビット数に応じた複数の定電流源と、デジタル
入力信号の各ビットに応じた電流がそれぞれ入力され、
入力ビット数に対応した複数の電流入力端子と、一端が
対応する電流入力端子にそれぞれ接続された抵抗値2rを
有する複数の抵抗器と、それぞれが前記各電流入力端子
間に接続された抵抗値ｒを有する複数の抵抗器と、一端
がMSB用電流入力端子に接続され、他端が前記抵抗値2r
を有する複数の抵抗器の他端に接続された抵抗値ｒを有
する終端抵抗器とを有するｒ−2r抵抗ラダー回路と、前
記複数の定電流源と前記ｒ−2r抵抗ラダー回路の各電流
入力端子との間にそれぞれ接続され、デジタル入力信号
の各ビットによりそれぞれ制御される入力ビット数に対
応した複数の電流スイッチと、同相入力端子に前記基準
電圧源の基準電圧が供給され、逆相入力端子が前前記ｒ
−2r抵抗ラダー回路の前記終端抵抗器の一端に接続さ
れ、出力端子が前記終端抵抗器の他端に接続された演算
増幅器とを有する。
源と、互いに等しい電流をそれぞれ出力するデジタル入
力信号のビット数に応じた複数の定電流源と、デジタル
入力信号の各ビットに応じた電流がそれぞれ入力され、
入力ビット数に対応した複数の電流入力端子と、一端が
対応する電流入力端子にそれぞれ接続された抵抗値2rを
有する複数の抵抗器と、それぞれが前記各電流入力端子
間に接続された抵抗値ｒを有する複数の抵抗器と、一端
がMSB用電流入力端子に接続され、他端が前記抵抗値2r
を有する複数の抵抗器の他端に接続された抵抗値ｒを有
する終端抵抗器とを有するｒ−2r抵抗ラダー回路と、前
記複数の定電流源と前記ｒ−2r抵抗ラダー回路の各電流
入力端子との間にそれぞれ接続され、デジタル入力信号
の各ビットによりそれぞれ制御される入力ビット数に対
応した複数の電流スイッチと、同相入力端子に前記基準
電圧源の基準電圧が供給され、逆相入力端子が前前記ｒ
−2r抵抗ラダー回路の前記終端抵抗器の一端に接続さ
れ、出力端子が前記終端抵抗器の他端に接続された演算
増幅器とを有する。
また、本発明のDA変換回路は、前記演算増幅器の同相
入力端子と基準電圧源との間に接続されたバイアス用抵
抗器と、前記バイアス用抵抗器に所定のバイアス電流を
供給する前記入力ビット数に対応した複数の定電流源に
応答した別の定電流源とを有する。
入力端子と基準電圧源との間に接続されたバイアス用抵
抗器と、前記バイアス用抵抗器に所定のバイアス電流を
供給する前記入力ビット数に対応した複数の定電流源に
応答した別の定電流源とを有する。
本発明のDA変換回路によれば、デジタル入力信号のビ
ット数に対応した複数の電流スイッチには互いに等しい
電流が流れるため、電流誤差が少なくなると共に、任意
の基準電圧を基準とした単極性アナログ出力が得られ
る。
ット数に対応した複数の電流スイッチには互いに等しい
電流が流れるため、電流誤差が少なくなると共に、任意
の基準電圧を基準とした単極性アナログ出力が得られ
る。
また、入力ビット数に対応した複数の定電流源に応答
した別の定電流源のバイアス電流を前記バイアス抵抗器
に供給した場合には、任意の基準電圧を中心とした双極
性アナログ出力が得られる。
した別の定電流源のバイアス電流を前記バイアス抵抗器
に供給した場合には、任意の基準電圧を中心とした双極
性アナログ出力が得られる。
以下、本発明の実施例について図面を参照しながら説
明する。
明する。
第１図は本発明のDA変換回路の基本構成を示す回路図
であり、第５図の従来のDA変換回路の一例を示す回路図
に対応する部分には同一番号を付して説明する。
であり、第５図の従来のDA変換回路の一例を示す回路図
に対応する部分には同一番号を付して説明する。
第１図において、８乃至11は互いに等しい電流IOをそ
れぞれ出力する入力ビット数に対応した複数の定電流源
であり、一例としてデジタル入力信号が４ビットの場合
を示す。SW1乃至SW4は第１乃至第４の電流スイッチであ
り、トランジスタQ1乃至Q8から構成され、トランジスタ
Q1乃至Q8の各ベースにはMSB、IMSB、2SB、I2SB、3SB、I
3SB、LSB、ILSBのデジタル入力信号がそれぞれ供給され
る。12は入力ビット数に対応した複数の定電流源８乃至
11に対応した複数の電流入力端子P1乃至P4と、抵抗値ｒ
の終端抵抗器R8とを有するｒ−2r抵抗ラダー回路であ
る。前記複数の電流入力端子P1乃至P4は、第１の電流ス
イッチSW1乃至第４の電流スイッチSW4のトランジスタ
Q1、Q3、Q5およびQ7のコレクタにそれぞれ接続される。
前記ｒ−2r抵抗ラダー回路12の終端抵抗器R8は、基準電
圧源４の基準電圧Vrが同相入力端子（＋）に供給される
演算増幅器３の逆相入力端子（−）と出力端子６との間
に接続される。
れぞれ出力する入力ビット数に対応した複数の定電流源
であり、一例としてデジタル入力信号が４ビットの場合
を示す。SW1乃至SW4は第１乃至第４の電流スイッチであ
り、トランジスタQ1乃至Q8から構成され、トランジスタ
Q1乃至Q8の各ベースにはMSB、IMSB、2SB、I2SB、3SB、I
3SB、LSB、ILSBのデジタル入力信号がそれぞれ供給され
る。12は入力ビット数に対応した複数の定電流源８乃至
11に対応した複数の電流入力端子P1乃至P4と、抵抗値ｒ
の終端抵抗器R8とを有するｒ−2r抵抗ラダー回路であ
る。前記複数の電流入力端子P1乃至P4は、第１の電流ス
イッチSW1乃至第４の電流スイッチSW4のトランジスタ
Q1、Q3、Q5およびQ7のコレクタにそれぞれ接続される。
前記ｒ−2r抵抗ラダー回路12の終端抵抗器R8は、基準電
圧源４の基準電圧Vrが同相入力端子（＋）に供給される
演算増幅器３の逆相入力端子（−）と出力端子６との間
に接続される。
以上の構成における動作について第２図の本発明のDA
変換回路の単極性変換特性図を参照しながら説明する。
変換回路の単極性変換特性図を参照しながら説明する。
前記第１の電流スイッチSW1乃至第４の電流スイッチS
W4に〔0001〕のデジタル入力信号を供給した時、トラン
ジスタQ7がオンになり、トランジスタQ1、Q3、Q5がオフ
となってｒ−2r抵抗ラダー回路12の電流入力端子P4に定
電流源11の定電流IOを供給（電流吸込み）し、終端抵抗
器R8に電流誤差のないIO/8の電流が流れ、VODA＝IO・r/
8の電圧を発生する。従って、演算増幅器３の出力端子
６のアナログ出力は、VO＝Vr＋VODA＝Vr＋IO・r/8とな
り、第２図に示す通り任意の基準電圧Vrを基準にしたス
テップ１の出力となる。
W4に〔0001〕のデジタル入力信号を供給した時、トラン
ジスタQ7がオンになり、トランジスタQ1、Q3、Q5がオフ
となってｒ−2r抵抗ラダー回路12の電流入力端子P4に定
電流源11の定電流IOを供給（電流吸込み）し、終端抵抗
器R8に電流誤差のないIO/8の電流が流れ、VODA＝IO・r/
8の電圧を発生する。従って、演算増幅器３の出力端子
６のアナログ出力は、VO＝Vr＋VODA＝Vr＋IO・r/8とな
り、第２図に示す通り任意の基準電圧Vrを基準にしたス
テップ１の出力となる。
また、第１の電流スイッチSW1乃至第４の電流スイッ
チSW4に〔1000〕のデジタル入力信号を供給した時、ト
ランジスタQ1はオンになり、トランジスタQ3、Q5および
Q7はオフとなってｒ−2r抵抗ラダー回路12の電流入力端
子P1に定電流源８の定電流IOを供給し、終端抵抗器R8に
IOの電流が流れ、VODA＝IO・ｒの電圧を発生する。従っ
て、演算増幅器３の出力端子６のアナログ出力は、VO＝
Vr＋IO・ｒとなり、第２図に示す通り、基準電圧Vrを基
準にしてステップ８の出力となる。同様にして、第１の
電流スイッチSW1乃至第４の電流スイッチSW4に供給され
た他のデジタル入力信号に応じた第２図に示す単極性ア
ナログ出力VOが出力端子６に得られる。
チSW4に〔1000〕のデジタル入力信号を供給した時、ト
ランジスタQ1はオンになり、トランジスタQ3、Q5および
Q7はオフとなってｒ−2r抵抗ラダー回路12の電流入力端
子P1に定電流源８の定電流IOを供給し、終端抵抗器R8に
IOの電流が流れ、VODA＝IO・ｒの電圧を発生する。従っ
て、演算増幅器３の出力端子６のアナログ出力は、VO＝
Vr＋IO・ｒとなり、第２図に示す通り、基準電圧Vrを基
準にしてステップ８の出力となる。同様にして、第１の
電流スイッチSW1乃至第４の電流スイッチSW4に供給され
た他のデジタル入力信号に応じた第２図に示す単極性ア
ナログ出力VOが出力端子６に得られる。
このように、終端抵抗器R8をｒ−2r抵抗ラダー回路12
の抵抗値ｒと兼用しているので、外部抵抗を付けること
が無く、さらにこの終端抵抗とｒ−2r抵抗ラダー回路の
抵抗値とその温度特性等が揃った、ばらつきの少ない出
力電圧が得られる。
の抵抗値ｒと兼用しているので、外部抵抗を付けること
が無く、さらにこの終端抵抗とｒ−2r抵抗ラダー回路の
抵抗値とその温度特性等が揃った、ばらつきの少ない出
力電圧が得られる。
次に、第３図の本発明のDA変換回路の一実施例を示す
回路図について説明する。
回路図について説明する。
第３図の実施例は、演算増幅器３の同相入力端子
（＋）と基準電圧源４との間に抵抗値rOのバイアス抵抗
器14を接続し、このバイアス抵抗器14に別の定電流源15
からバイアス電流IOを供給するように構成したものであ
り、その他の構成については第１図と同様である。な
お、16は定電流源８乃至定電流源11を構成する各トラン
ジスタの各ベースおよび別の定電流源15を構成するトラ
ンジスタのベースに所定のバイアス電圧VBを供給する入
力端子である。
（＋）と基準電圧源４との間に抵抗値rOのバイアス抵抗
器14を接続し、このバイアス抵抗器14に別の定電流源15
からバイアス電流IOを供給するように構成したものであ
り、その他の構成については第１図と同様である。な
お、16は定電流源８乃至定電流源11を構成する各トラン
ジスタの各ベースおよび別の定電流源15を構成するトラ
ンジスタのベースに所定のバイアス電圧VBを供給する入
力端子である。
前記構成において、演算増幅器３の同相入力端子
（＋）の電圧がVr−IO・ROになるので、出力端子６のア
ナログ出力VOはVr−IO・RO＋VODAに等しくなる。
（＋）の電圧がVr−IO・ROになるので、出力端子６のア
ナログ出力VOはVr−IO・RO＋VODAに等しくなる。
従って、アナログ出力電圧VOは、第４図の本発明のDA
変換回路の双極性変換特性図に示す通り、デジタル入力
信号〔0001〕からデジタル入力信号〔1111〕を入力した
時、基準電圧Vrを中心として負方向に７ステップ、正方
向に７ステップ変化する、いわゆる双極性アナログ出力
となる。そして、この実施例では、入力端子16に供給す
るバイアス電圧VBを可変することにより変換利得を変え
ることが可能であり、変換利得を、定電流源11乃至15の
電流値IOを増加または減少させて、第４図のG1からG2に
変えた場合、変換利得が変化しても中心電圧は基準電圧
Vrで一定になるため、調整が容易となる。
変換回路の双極性変換特性図に示す通り、デジタル入力
信号〔0001〕からデジタル入力信号〔1111〕を入力した
時、基準電圧Vrを中心として負方向に７ステップ、正方
向に７ステップ変化する、いわゆる双極性アナログ出力
となる。そして、この実施例では、入力端子16に供給す
るバイアス電圧VBを可変することにより変換利得を変え
ることが可能であり、変換利得を、定電流源11乃至15の
電流値IOを増加または減少させて、第４図のG1からG2に
変えた場合、変換利得が変化しても中心電圧は基準電圧
Vrで一定になるため、調整が容易となる。
なお、前述の実施例において、４ビットのデジタル入
力信号をDA変換する場合について説明したが、３ビット
または８ビットまたは16ビット等のデジタル入力信号を
DA変換するものに適用することができる。また、バイポ
ーラトランジスタを用いた電流スイッチおよび定電流ト
ランジスタとして、例えば電界効果型トランジスタを使
用することも可能である。
力信号をDA変換する場合について説明したが、３ビット
または８ビットまたは16ビット等のデジタル入力信号を
DA変換するものに適用することができる。また、バイポ
ーラトランジスタを用いた電流スイッチおよび定電流ト
ランジスタとして、例えば電界効果型トランジスタを使
用することも可能である。
以上の説明から明らかな通り、本発明によれば、デジ
タル入力信号のビット数に対応した複数の電流スイッチ
には互いに等しい電流が流れるので電流誤差が少なくな
ると共に、任意の基準電圧を基準とした単極性アナログ
出力が得られる。
タル入力信号のビット数に対応した複数の電流スイッチ
には互いに等しい電流が流れるので電流誤差が少なくな
ると共に、任意の基準電圧を基準とした単極性アナログ
出力が得られる。
また、入力ビット数に対応した複数の定電流源に応答
した別の定電流源のバイアス電流を基準電圧源と演算増
幅器の同相入力端子との間に接続したバイアス抵抗器に
供給する場合には、任意の基準電圧を中心とした双極性
アナログ出力が得られると共に、変換利得の調整も容易
になる。
した別の定電流源のバイアス電流を基準電圧源と演算増
幅器の同相入力端子との間に接続したバイアス抵抗器に
供給する場合には、任意の基準電圧を中心とした双極性
アナログ出力が得られると共に、変換利得の調整も容易
になる。
第１図は本発明のDA変換回路の基本構成を示す回路図、
第２図は本発明のDA変換回路の単極性変換特性図、第３
図は本発明のDA変換回路の一実施例を示す回路図、第４
図は本発明のDA変換回路の双極性変換特性図、第５図は
従来のDA変換回路の一例を示す回路図、第６図Ａ乃至第
６図Ｂは従来のDA変換回路の変換特性図である。 １、12……ｒ−2r抵抗ラダー回路 R8……終端抵抗器 P1〜P4……複数の電流入力端子 ３……演算増幅器 ４……基準電圧源 ６……出力端子 ８〜11……定電流源 14……バイアス抵抗器 15……別の定電流源 Q1〜Q12……トランジスタ SW1〜SW4……第１乃至第４の電流スイッチ MSB〜LSB……デジタル入力信号 IMSB〜ILSB……極性反転したデジタル入力信号
第２図は本発明のDA変換回路の単極性変換特性図、第３
図は本発明のDA変換回路の一実施例を示す回路図、第４
図は本発明のDA変換回路の双極性変換特性図、第５図は
従来のDA変換回路の一例を示す回路図、第６図Ａ乃至第
６図Ｂは従来のDA変換回路の変換特性図である。 １、12……ｒ−2r抵抗ラダー回路 R8……終端抵抗器 P1〜P4……複数の電流入力端子 ３……演算増幅器 ４……基準電圧源 ６……出力端子 ８〜11……定電流源 14……バイアス抵抗器 15……別の定電流源 Q1〜Q12……トランジスタ SW1〜SW4……第１乃至第４の電流スイッチ MSB〜LSB……デジタル入力信号 IMSB〜ILSB……極性反転したデジタル入力信号
Claims (2)
- 【請求項１】基準電圧を出力する基準電圧源と、 互いに等しい電流をそれぞれ出力するデジタル入力信号
のビット数に応じた複数の定電流源と、 デジタル入力信号の各ビットに応じた電流がそれぞれ入
力され、入力ビット数に対応した複数の電流入力端子
と、一端が対応する電流入力端子にそれぞれ接続された
抵抗値2rを有する複数の抵抗器と、それぞれが前記各電
流入力端子間に接続された抵抗値ｒを有する複数の抵抗
器と、一端がMSB用電流入力端子に接続され、他端が前
記抵抗値2rを有する複数の抵抗器の他端に接続された抵
抗値ｒを有する終端抵抗器とを有するｒ−2r抵抗ラダー
回路と、 前記複数の定電流源と前記ｒ−2r抵抗ラダー回路の各電
流入力端子との間にそれぞれ接続され、デジタル入力信
号の各ビットによりそれぞれ制御される入力ビット数に
対応した複数の電流スイッチと、 同相入力端子に前記基準電圧源の基準電圧が供給され、
逆相入力端子が前前記ｒ−2r抵抗ラダー回路の前記終端
抵抗器の一端に接続され、出力端子が前記終端抵抗器の
他端に接続された演算増幅器と を有するDA変換回路。 - 【請求項２】前記演算増幅器の同相入力端子と基準電圧
源との間に接続されたバイアス用抵抗器と、 前記バイアス用抵抗器に所定のバイアス電流を供給する
前記入力ビット数に対応した複数の定電流源に応答した
別の定電流源と を有する請求項１記載のDA変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1175533A JP2985185B2 (ja) | 1989-07-10 | 1989-07-10 | Ｄａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1175533A JP2985185B2 (ja) | 1989-07-10 | 1989-07-10 | Ｄａ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0341828A JPH0341828A (ja) | 1991-02-22 |
| JP2985185B2 true JP2985185B2 (ja) | 1999-11-29 |
Family
ID=15997737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1175533A Expired - Fee Related JP2985185B2 (ja) | 1989-07-10 | 1989-07-10 | Ｄａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2985185B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2871883B2 (ja) * | 1991-04-16 | 1999-03-17 | 日本電気アイシーマイコンシステム株式会社 | デジタル・アナログ変換回路 |
-
1989
- 1989-07-10 JP JP1175533A patent/JP2985185B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0341828A (ja) | 1991-02-22 |
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