JP2952954B2 - 直並列型ａ／ｄ変換器 - Google Patents
直並列型ａ／ｄ変換器Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、直並列型A/D変換器に関し、特に比較電圧
発生用抵抗器の接続点からコンパレータに電流が流れる
ことにより生じる入出力特性の非直線性誤差を低減する
ようにした直並列型A/D変換器に関する。
発生用抵抗器の接続点からコンパレータに電流が流れる
ことにより生じる入出力特性の非直線性誤差を低減する
ようにした直並列型A/D変換器に関する。
本発明の直並列型A/D変換器は、入力電圧を上位ビッ
トと下位ビットに分割してA/D変換するようにした直並
列型A/D変換器において、複数の下位ビット用コンパレ
ータのそれぞれを差動トランジスタ対及び上位ビット用
コンパレータの対応する出力により制御される電流スイ
ッチとから構成すると共に前記差動トランジスタ対の入
力電極に流入する電流を補償する定電流源を複数の抵抗
群内の所定の抵抗器の接続点に接続し、入出力特性の非
直線誤差を低減することを特徴とする。
トと下位ビットに分割してA/D変換するようにした直並
列型A/D変換器において、複数の下位ビット用コンパレ
ータのそれぞれを差動トランジスタ対及び上位ビット用
コンパレータの対応する出力により制御される電流スイ
ッチとから構成すると共に前記差動トランジスタ対の入
力電極に流入する電流を補償する定電流源を複数の抵抗
群内の所定の抵抗器の接続点に接続し、入出力特性の非
直線誤差を低減することを特徴とする。
従来、例えば特開昭58−15324号公報に記載されてい
る如く、直並列型A/D変換器が知られている。
る如く、直並列型A/D変換器が知られている。
すなわち、第３図の従来の直並列型A/D変換器の一例
を示す回路図において、上位ビット用として３個のコン
パレータM1乃至M3が設けられると共に下位ビット用とし
てコンパレータAij（ｉ＝１〜４、ｊ＝１〜３）が設け
られる。このコンパレータAijは、それぞれが差動トラ
ンジスタQ1、Q2及び電流スイッチ用トランジスタQ3とか
ら構成される。そして、前記コンパレータM1〜M3は、そ
れぞれが差動トランジスタQm1、Qm2及び定電流源Smとか
ら構成される。なお、N1〜N3はバッファ段であり、それ
ぞれが差動トランジスタQn1、Qn2及び電流源Snから構成
される。また、電圧Vrbの基準電圧源Vrと接地との間に1
6個の互いに等しい抵抗値Ｒの抵抗器Ｒが直列接続され
て16ステップの基準電圧V0〜V15が形成される。そし
て、基準電圧V0〜V15のうち、４ステップ毎の基準電圧V
12、V8、V4がコンパレータM3〜M1のトランジスタQm1の
ベースに供給され、V13〜V15、V9〜V11がコンパレータA
4j、A3jのトランジスタQ2のベースに供給されると共
に、電圧V5〜V7、V1〜V3がコンパレータA2j、A1jのトラ
ンジスタQ1のベースに供給される。さらに、コンパレー
タM3〜M1のトランジスタQm2のベースと、コンパレータA
ijのトランジスタQ2のベースに入力電圧Vinがそれぞれ
供給される。
を示す回路図において、上位ビット用として３個のコン
パレータM1乃至M3が設けられると共に下位ビット用とし
てコンパレータAij（ｉ＝１〜４、ｊ＝１〜３）が設け
られる。このコンパレータAijは、それぞれが差動トラ
ンジスタQ1、Q2及び電流スイッチ用トランジスタQ3とか
ら構成される。そして、前記コンパレータM1〜M3は、そ
れぞれが差動トランジスタQm1、Qm2及び定電流源Smとか
ら構成される。なお、N1〜N3はバッファ段であり、それ
ぞれが差動トランジスタQn1、Qn2及び電流源Snから構成
される。また、電圧Vrbの基準電圧源Vrと接地との間に1
6個の互いに等しい抵抗値Ｒの抵抗器Ｒが直列接続され
て16ステップの基準電圧V0〜V15が形成される。そし
て、基準電圧V0〜V15のうち、４ステップ毎の基準電圧V
12、V8、V4がコンパレータM3〜M1のトランジスタQm1の
ベースに供給され、V13〜V15、V9〜V11がコンパレータA
4j、A3jのトランジスタQ2のベースに供給されると共
に、電圧V5〜V7、V1〜V3がコンパレータA2j、A1jのトラ
ンジスタQ1のベースに供給される。さらに、コンパレー
タM3〜M1のトランジスタQm2のベースと、コンパレータA
ijのトランジスタQ2のベースに入力電圧Vinがそれぞれ
供給される。
以上の構成において、入力信号Vinのレベルに応じた
コンパレータM3〜M1の出力P3〜P1が上位ビット用エンコ
ーダENCMに供給されて上位２ビットのデジタル出力D3、
D2が取り出される。また、コンパレータML乃至M3のトラ
ンジスタQm2のコレクタ出力P0乃至P3がハイレベルの
時、コンパレータA1j乃至A4jの電流スイッチ用トランジ
スタQ3がオンし、電流源S1〜S3の電流がそれぞれ供給さ
れる。そして下位ビット用コンパレータAijの出力をバ
ッファ段N1〜N3を通じて下位ビット用エンコーダENCMに
供給することにより、下位２ビットD1、D0のデジタル出
力が得られる。
コンパレータM3〜M1の出力P3〜P1が上位ビット用エンコ
ーダENCMに供給されて上位２ビットのデジタル出力D3、
D2が取り出される。また、コンパレータML乃至M3のトラ
ンジスタQm2のコレクタ出力P0乃至P3がハイレベルの
時、コンパレータA1j乃至A4jの電流スイッチ用トランジ
スタQ3がオンし、電流源S1〜S3の電流がそれぞれ供給さ
れる。そして下位ビット用コンパレータAijの出力をバ
ッファ段N1〜N3を通じて下位ビット用エンコーダENCMに
供給することにより、下位２ビットD1、D0のデジタル出
力が得られる。
しかしながら、前述した従来の直並列型A/D変換器に
おいて、下位ビット用コンパレータAijのトランジスタQ
1またはQ2のベースに抵抗器Ｒの各接続点の電流が入力
電圧Vinの変化に応じて流れるため、入出力特性の直線
性が損なわれる欠点があった。
おいて、下位ビット用コンパレータAijのトランジスタQ
1またはQ2のベースに抵抗器Ｒの各接続点の電流が入力
電圧Vinの変化に応じて流れるため、入出力特性の直線
性が損なわれる欠点があった。
例えば、入力信号Vinが基準電圧V9に等しい場合、コ
ンパレータA33のトランジスタQ1のベースにはIb/2のベ
ース電流が流れると共にコンパレータA32及びコンパレ
ータA31のトランジスタQ1のベースにはそれぞれIbのベ
ース電流が流れる。
ンパレータA33のトランジスタQ1のベースにはIb/2のベ
ース電流が流れると共にコンパレータA32及びコンパレ
ータA31のトランジスタQ1のベースにはそれぞれIbのベ
ース電流が流れる。
この場合、コンパレータA31乃至A33のベース電流の平
均値をｉ、複数の抵抗器Ｒに流入する電流をＩ、基準電
圧源Vrの電圧をVrbとすれば、次式が得られる。
均値をｉ、複数の抵抗器Ｒに流入する電流をＩ、基準電
圧源Vrの電圧をVrbとすれば、次式が得られる。
Vrb＝−16RI−7Ri ……（１） （１）式よりRIを求めると次式が得られる。
RI＝（−Vrb−7Ri）/16 ……（２） （１）式及び（２）式よりV9を求めると、次式が得ら
れる。
れる。
V9＝7Vrb/16−63Ri/16 ……（３） （３）式から明らかなように、基準電圧V9の理想値か
らのエラーは−63Ri/16となり、入出力特性に大幅な非
直線誤差を発生する。
らのエラーは−63Ri/16となり、入出力特性に大幅な非
直線誤差を発生する。
従って、本発明の目的は前記欠点を改良した直並列型
A/D変換器を提供することにある。
A/D変換器を提供することにある。
本発明の直並列型A/D変換器は、異なる電位間に互い
に縦続接続された複数の抵抗器と、入力信号及び前記複
数の抵抗器を複数の抵抗群に分けた分割点の基準電圧が
それぞれ供給される複数の上位ビット用コンパレータ
と、前記複数の抵抗器群内の分岐点の基準電圧がそれぞ
れ供給される複数の下位ビット用コンパレータと、前記
上位ビット用コンパレータの出力が供給される上位ビッ
ト用エンコーダと、前記下位ビット用コンパレータの出
力が供給される下位ビット用エンコーダとを有し、入力
電圧を上位ビットと下位ビットに分割してA/D変換する
ようにした直並列型A/D変換器において、前記各下位ビ
ット用コンパレータは、一方の入力電極に前記抵抗群内
の各抵抗器の接続点のうちの対応する一の接続点が接続
され、他方の入力電極にアナログ入力信号が供給される
差動トランジスタ対と、当該差動トランジスタ対の動作
電流を供給するための電流スイッチとを有し、前記差動
トランジスタ対の一方のトランジスタの入力電極に流入
する電流を補償するために前記複数の抵抗群内の所定の
抵抗器の接続点に接続した定電流源を有し、前記上位ビ
ット用コンパレータは、前記分割点の基準電圧と入力信
号との比較結果に応じて、複数の抵抗群のうちの一の抵
抗群の複数の接続点から基準電圧が供給される複数の前
記下位ビット用コンパレータを選択して、選択した複数
の下位ビット用コンパレータの各電流スイッチを動作さ
せるように構成される。
に縦続接続された複数の抵抗器と、入力信号及び前記複
数の抵抗器を複数の抵抗群に分けた分割点の基準電圧が
それぞれ供給される複数の上位ビット用コンパレータ
と、前記複数の抵抗器群内の分岐点の基準電圧がそれぞ
れ供給される複数の下位ビット用コンパレータと、前記
上位ビット用コンパレータの出力が供給される上位ビッ
ト用エンコーダと、前記下位ビット用コンパレータの出
力が供給される下位ビット用エンコーダとを有し、入力
電圧を上位ビットと下位ビットに分割してA/D変換する
ようにした直並列型A/D変換器において、前記各下位ビ
ット用コンパレータは、一方の入力電極に前記抵抗群内
の各抵抗器の接続点のうちの対応する一の接続点が接続
され、他方の入力電極にアナログ入力信号が供給される
差動トランジスタ対と、当該差動トランジスタ対の動作
電流を供給するための電流スイッチとを有し、前記差動
トランジスタ対の一方のトランジスタの入力電極に流入
する電流を補償するために前記複数の抵抗群内の所定の
抵抗器の接続点に接続した定電流源を有し、前記上位ビ
ット用コンパレータは、前記分割点の基準電圧と入力信
号との比較結果に応じて、複数の抵抗群のうちの一の抵
抗群の複数の接続点から基準電圧が供給される複数の前
記下位ビット用コンパレータを選択して、選択した複数
の下位ビット用コンパレータの各電流スイッチを動作さ
せるように構成される。
本発明の直並列型A/D変換器によれば、前記複数の下
位ビット用コンパレータの差動トランジスタ対の一方の
トランジスタの入力電極に流入する電極を補償する電流
を定電流源から一方のトランジスタの入力電極が接続さ
れた前記複数の抵抗器の接続点に供給することにより電
気複数の下位ビット用コンパレータに流れる電流を補償
し、入出力特性の非直線誤差を低減することができる。
位ビット用コンパレータの差動トランジスタ対の一方の
トランジスタの入力電極に流入する電極を補償する電流
を定電流源から一方のトランジスタの入力電極が接続さ
れた前記複数の抵抗器の接続点に供給することにより電
気複数の下位ビット用コンパレータに流れる電流を補償
し、入出力特性の非直線誤差を低減することができる。
以下、本発明の実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の直並列型A/D変換器の基本構成を示
す回路図であり、１は電圧Vref（一例として0V）を供給
する電源端子、２は全圧Vrb（一例として負電圧）を供
給する電源端子である。R2乃至R16は（一例として下位
２ビットの場合を示す）抵抗値Ｒを有する第１乃至第16
の抵抗器であり、電源端子１と電源端子２との間に縦続
接続され、第１乃至第16の抵抗器R1乃至R16の接続点P1
乃至P15に複数の基準電圧を発生する。３は上位ビット
用コンパレータであり、第４の抵抗器R4と第５の抵抗器
R5の接続点P4の基準電圧、第８の抵抗器R8と第９の抵抗
器R9の接続点P8の基準電圧及び第12の抵抗器R12と第13
の抵抗器R13の接続点P12の基準電圧がそれぞれ供給され
る。４は上位ビットコンパレータ３の出力に接続された
ゲート回路であり、５はゲート回路４の出力により制御
され、一例として２ビットのデジタル信号D1（MSB）、D
2を出力する上位ビット用エンコーダである。６は全体
として下位ビット用コンパレータを示し、第１乃至第12
のコンパレータCM1乃至CM12を有し、各コンパレータは
前記接続点P1、P2、P3、P5、P6、P7、P9、P10、P11、P
12、P13、P14、P15の基準電圧及び入力端子７の入力信
号Vinがそれぞれ供給される各コンパレータCM1乃至CM12
を構成する差動トランジスタ対Q1、Q2と上位ビット用コ
ンパレータ３の出力により制御される電流スイッチ用ト
ランジスタQ3とから構成される。CC1乃至CC3は電流スイ
ッチ用トランジスタQ3の各エミッタにそれぞれ接続され
た電流値i0を有する共通電流源である。そして、差動ト
ランジスタ対Q1、Q2の電流スイッチ用トランジスタQ3に
接続された例えば共通電流源CC1の電流をi0とすれば、
入力端子７の入力信号Vinが第１の抵抗器R1と第２の抵
抗器R2の接続点P1の基準電圧に等しい時に差動トランジ
スタ対Q1、Q2が共にオンになり、コンパレータCM1のト
ランジスタQ1の入力電極（ベース）に流入する電流ｉは
i0/2（１＋hfe）になる。但し、hfeはトランジスタQ1の
エミッタ接地電流増幅率である。CCS1乃至CCS8は所定の
差動トランジスタ対Q1、Q2の方のトランジスタQ1の入力
電極（ベース）に流入する電流ｉを補償する定電流源で
ある。そして、第１乃至第８の定電流源CCS1乃至CCS8か
ら複数の抵抗器の接続点P1、P3、P5、P6、P7、P9、
P11、P13、P15にそれぞれ流入する電流は、後述する如
くi/4に設定される。８は下位ビット用コンパレータ６
の出力に接続されたバファ段、10はゲート回路９の出力
により制御され、例えば２ビットのデジタル信号を出力
する下位ビット用エンコーダである。
す回路図であり、１は電圧Vref（一例として0V）を供給
する電源端子、２は全圧Vrb（一例として負電圧）を供
給する電源端子である。R2乃至R16は（一例として下位
２ビットの場合を示す）抵抗値Ｒを有する第１乃至第16
の抵抗器であり、電源端子１と電源端子２との間に縦続
接続され、第１乃至第16の抵抗器R1乃至R16の接続点P1
乃至P15に複数の基準電圧を発生する。３は上位ビット
用コンパレータであり、第４の抵抗器R4と第５の抵抗器
R5の接続点P4の基準電圧、第８の抵抗器R8と第９の抵抗
器R9の接続点P8の基準電圧及び第12の抵抗器R12と第13
の抵抗器R13の接続点P12の基準電圧がそれぞれ供給され
る。４は上位ビットコンパレータ３の出力に接続された
ゲート回路であり、５はゲート回路４の出力により制御
され、一例として２ビットのデジタル信号D1（MSB）、D
2を出力する上位ビット用エンコーダである。６は全体
として下位ビット用コンパレータを示し、第１乃至第12
のコンパレータCM1乃至CM12を有し、各コンパレータは
前記接続点P1、P2、P3、P5、P6、P7、P9、P10、P11、P
12、P13、P14、P15の基準電圧及び入力端子７の入力信
号Vinがそれぞれ供給される各コンパレータCM1乃至CM12
を構成する差動トランジスタ対Q1、Q2と上位ビット用コ
ンパレータ３の出力により制御される電流スイッチ用ト
ランジスタQ3とから構成される。CC1乃至CC3は電流スイ
ッチ用トランジスタQ3の各エミッタにそれぞれ接続され
た電流値i0を有する共通電流源である。そして、差動ト
ランジスタ対Q1、Q2の電流スイッチ用トランジスタQ3に
接続された例えば共通電流源CC1の電流をi0とすれば、
入力端子７の入力信号Vinが第１の抵抗器R1と第２の抵
抗器R2の接続点P1の基準電圧に等しい時に差動トランジ
スタ対Q1、Q2が共にオンになり、コンパレータCM1のト
ランジスタQ1の入力電極（ベース）に流入する電流ｉは
i0/2（１＋hfe）になる。但し、hfeはトランジスタQ1の
エミッタ接地電流増幅率である。CCS1乃至CCS8は所定の
差動トランジスタ対Q1、Q2の方のトランジスタQ1の入力
電極（ベース）に流入する電流ｉを補償する定電流源で
ある。そして、第１乃至第８の定電流源CCS1乃至CCS8か
ら複数の抵抗器の接続点P1、P3、P5、P6、P7、P9、
P11、P13、P15にそれぞれ流入する電流は、後述する如
くi/4に設定される。８は下位ビット用コンパレータ６
の出力に接続されたバファ段、10はゲート回路９の出力
により制御され、例えば２ビットのデジタル信号を出力
する下位ビット用エンコーダである。
以上の構成における動作について第２図の本発明の説
明に用いる主要部の回路図を参照しながら説明する。
明に用いる主要部の回路図を参照しながら説明する。
第２図において、電源端子１から電源端子２に流れる
電流をＩとし、入力端子７に供給される入力信号Vinが
接続点P1の基準電圧Vaに等しい場合について説明する。
Va＝Vinの時、上位ビット用コンパレータ３の出力によ
りコンパレータCM1〜CM3の各トランジスタQ3がオンにな
り、CM4〜CM12の各トランジスタQ3はオフになる。そし
て、コンパレータCM1の差動トランジスタ対Q1、Q2は共
にオンになると同時にコンパレータCM2乃至CM12の差動
トランジスタQ1はオフとなり、コンパレータCM1のトラ
ンジスタQ1の入力電極に電流ｉが流れ、端子２の電圧V
rbは次式で表される。
電流をＩとし、入力端子７に供給される入力信号Vinが
接続点P1の基準電圧Vaに等しい場合について説明する。
Va＝Vinの時、上位ビット用コンパレータ３の出力によ
りコンパレータCM1〜CM3の各トランジスタQ3がオンにな
り、CM4〜CM12の各トランジスタQ3はオフになる。そし
て、コンパレータCM1の差動トランジスタ対Q1、Q2は共
にオンになると同時にコンパレータCM2乃至CM12の差動
トランジスタQ1はオフとなり、コンパレータCM1のトラ
ンジスタQ1の入力電極に電流ｉが流れ、端子２の電圧V
rbは次式で表される。
Vrb＝−16RI−17iR ……（４） 但し、Ｒは第１乃至第16の抵抗器R1乃至R16の抵抗値
である。
である。
（４）式よりRIを求めると、（５）式が得られる。
RI＝（−Vrb−17iR）/16 ……（５） （４）及び（５）式より接続点P1の電圧Vaを求める
と、次式が得られる。
と、次式が得られる。
従って、第１のコンパレータCM1の差動トランジスタQ
1の入力電極に電流ｉが流れることによる誤差電圧はiR/
16となり、定電流源CCS1乃至CCS8がない時の誤差電圧−
63Ri/16より大幅に低減することができる。
1の入力電極に電流ｉが流れることによる誤差電圧はiR/
16となり、定電流源CCS1乃至CCS8がない時の誤差電圧−
63Ri/16より大幅に低減することができる。
このように、コンパレータCM1乃至CMF3のみが動作状
態になり、その中で接続点P1乃至P3の電圧が入力信号V
inより高い範囲にあるコンパレータを構成する差動トラ
ンジスタ対の一方のトランジスタの入力電極であるベー
スに電流i/4が流れ、CM1乃至CM3の中で接続点P1乃至P3
の電圧が入力信号Vinにより低いコンパレータとそれ以
外の列の停止状態のコンパレータCM4乃至CM12の差動ト
ランジスタの入力電極であるベースに電流i/4は流れ
ず、抵抗器R1乃至R16に流れる。
態になり、その中で接続点P1乃至P3の電圧が入力信号V
inより高い範囲にあるコンパレータを構成する差動トラ
ンジスタ対の一方のトランジスタの入力電極であるベー
スに電流i/4が流れ、CM1乃至CM3の中で接続点P1乃至P3
の電圧が入力信号Vinにより低いコンパレータとそれ以
外の列の停止状態のコンパレータCM4乃至CM12の差動ト
ランジスタの入力電極であるベースに電流i/4は流れ
ず、抵抗器R1乃至R16に流れる。
このため、電流i/4を補償するための定電流源（CCS1
乃至CCS8）の電流値を従来より小さく設定している。
乃至CCS8）の電流値を従来より小さく設定している。
次に、入力端子７に供給される入力信号Vinが接続点P
3の基準電圧Vbに等しい場合について説明する。Vin＝Vb
の時は、コンパレータCM3の差動トランジスタ対Q1、Q2
は同時にオンになると共にコンパレータCM4乃至CM12の
差動トランジスタ対のトランジスタQ1はオフとなり、コ
ンパレータCM3のトランジスタQ1の入力電極に電流ｉが
流れる。この場合、コンパレータCM1及びCM2のトランジ
スタQ1もオンとなってベース電流が流れるが、トランジ
スタQ1の平均電流をｉとすれば、端子２の電圧Vrbは次
式で表される。
3の基準電圧Vbに等しい場合について説明する。Vin＝Vb
の時は、コンパレータCM3の差動トランジスタ対Q1、Q2
は同時にオンになると共にコンパレータCM4乃至CM12の
差動トランジスタ対のトランジスタQ1はオフとなり、コ
ンパレータCM3のトランジスタQ1の入力電極に電流ｉが
流れる。この場合、コンパレータCM1及びCM2のトランジ
スタQ1もオンとなってベース電流が流れるが、トランジ
スタQ1の平均電流をｉとすれば、端子２の電圧Vrbは次
式で表される。
Vrb＝−16RI−19iR ……（７） （７）式よりRIを求めると、（８）式が得られる。
RI＝（−Vrb−19iR）/16 ……（８） （７）及び（８）式より接続点P3の電圧Vbを求める
と、次式が得られる。
と、次式が得られる。
従って、第１乃至第３のコンパレータCM1〜CM3の差動
トランジスタ対のトランジスタQ1の入力電極に電流ｉが
流れることによる誤差電圧はiR/16となる。
トランジスタ対のトランジスタQ1の入力電極に電流ｉが
流れることによる誤差電圧はiR/16となる。
以下、同様にしてVin＝Vc、Vin＝Ve、Vin＝Vf、Vin＝
V9、及びVin＝Vhをそれぞれ求めると、（10）乃至（1
5）式が得られる。
V9、及びVin＝Vhをそれぞれ求めると、（10）乃至（1
5）式が得られる。
前記（６）式乃至（15）式から明らかな通り、入力電
圧VinがVaからVhに変化した場合、第１乃至第12のコン
オパレータCM1〜CM12の差動トランジスタ対のトランジ
スタQ1の入力電極に電流ｉが流れることによる誤差電圧
はiR/16になり、従来例の−63Ri/16に比べて大幅に減少
することが可能になる。
圧VinがVaからVhに変化した場合、第１乃至第12のコン
オパレータCM1〜CM12の差動トランジスタ対のトランジ
スタQ1の入力電極に電流ｉが流れることによる誤差電圧
はiR/16になり、従来例の−63Ri/16に比べて大幅に減少
することが可能になる。
このように、入力信号Vinが変化するに伴い列単位で
動作状態になるコンパレータCM1乃至CM3、CM4乃至CM6、
CM7乃至CM9、CM10乃至CM12の１つの列（CM1乃至CM3）の
みを選択し、その選択されたコンパレータから抵抗器R1
乃至R4の接続点（P1乃至P3）と入力信号Vinと比較して
高い電位にあるコンパレータを構成する差動トランジス
タの入力電極であるベースに補償用の電流i/4を流し、
この選択されたコンパレータで入力信号Vinと比較して
接続点（P1乃至P3）の電圧が低いところにあるコンパレ
ータを構成する差動トランジスタとそれ以外の複数の列
のコンパレータを構成する差動トランジスタの各入力電
極であるベースに電流i/4が流れず抵抗器R1乃至R16に流
れて、基準電圧を発生する抵抗器Ｒの接続点（P1乃至P
15）の電位を変化させる。このように、特定の範囲のみ
コンパレータを構成する差動トランジスタのベース電流
を補償し、しかもこの範囲は入力信号Vinの電圧レベル
に応じて変化する。
動作状態になるコンパレータCM1乃至CM3、CM4乃至CM6、
CM7乃至CM9、CM10乃至CM12の１つの列（CM1乃至CM3）の
みを選択し、その選択されたコンパレータから抵抗器R1
乃至R4の接続点（P1乃至P3）と入力信号Vinと比較して
高い電位にあるコンパレータを構成する差動トランジス
タの入力電極であるベースに補償用の電流i/4を流し、
この選択されたコンパレータで入力信号Vinと比較して
接続点（P1乃至P3）の電圧が低いところにあるコンパレ
ータを構成する差動トランジスタとそれ以外の複数の列
のコンパレータを構成する差動トランジスタの各入力電
極であるベースに電流i/4が流れず抵抗器R1乃至R16に流
れて、基準電圧を発生する抵抗器Ｒの接続点（P1乃至P
15）の電位を変化させる。このように、特定の範囲のみ
コンパレータを構成する差動トランジスタのベース電流
を補償し、しかもこの範囲は入力信号Vinの電圧レベル
に応じて変化する。
なお、前述した実施例において、定電流源CCS1は接続
点P1に接続したが、接続点P2または接続点P3に接続して
も同様の効果が期待できる。
点P1に接続したが、接続点P2または接続点P3に接続して
も同様の効果が期待できる。
また、下位ビット用コンパレータ６の差動トランジス
タ対のトランジスタQ1の入力電極に流れる電流を補償す
る定電流源CCS1乃至CCS12に加え、上位ビット用コンパ
レータ３にも同様な定電流源を接続してもよい。
タ対のトランジスタQ1の入力電極に流れる電流を補償す
る定電流源CCS1乃至CCS12に加え、上位ビット用コンパ
レータ３にも同様な定電流源を接続してもよい。
さらに、前述した実施例において、下位ビット用コン
パレータとして２ビットの場合について述べたが、３ビ
ットまたは他の任意のビットにすることができる。この
場合、定電流源から複数の抵抗器の接続点に供給する補
償用電流を抵抗器群内でまとめて供給してもよい。
パレータとして２ビットの場合について述べたが、３ビ
ットまたは他の任意のビットにすることができる。この
場合、定電流源から複数の抵抗器の接続点に供給する補
償用電流を抵抗器群内でまとめて供給してもよい。
以上の説明から明らかな通り、本発明によれば複数の
下位ビット用コンパレータの差動トランジスタ対の一方
のトランジスタの入力電極に流入する電流を補償する電
流を定電流源から複数の抵抗器の接続点に供給すること
により複数の下位ビット用コンパレータに流れる電流を
補償し、入出力特性の非直線誤差を低減することができ
る。
下位ビット用コンパレータの差動トランジスタ対の一方
のトランジスタの入力電極に流入する電流を補償する電
流を定電流源から複数の抵抗器の接続点に供給すること
により複数の下位ビット用コンパレータに流れる電流を
補償し、入出力特性の非直線誤差を低減することができ
る。
第１図は本発明の直並列型A/D変換器の基本構成を示す
回路図、第２図は本発明の説明に用いる主要部の回路
図、第３図は従来の直並列型A/D変換器の一例を示す回
路図である。 １、２……電源端子 ３……上位ビット用コンパレータ ４、９……ゲート回路 ５……上位ビット用エンコーダ ６……下位ビット用コンパレータ ７……入力端子 10……上位ビット用エンコーダ CM1〜CM12……第１乃至第12コンパレータ CCS1〜CCS8……定電流源 Q1、Q2……差動トランジスタ対 Q3……共通電流源
回路図、第２図は本発明の説明に用いる主要部の回路
図、第３図は従来の直並列型A/D変換器の一例を示す回
路図である。 １、２……電源端子 ３……上位ビット用コンパレータ ４、９……ゲート回路 ５……上位ビット用エンコーダ ６……下位ビット用コンパレータ ７……入力端子 10……上位ビット用エンコーダ CM1〜CM12……第１乃至第12コンパレータ CCS1〜CCS8……定電流源 Q1、Q2……差動トランジスタ対 Q3……共通電流源
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/36
Claims (1)
- 【請求項１】異なる電位間に互いに縦続接続された複数
の抵抗器と、入力信号及び前記複数の抵抗器を複数の抵
抗群に分けた分割点の基準電圧がそれぞれ供給される複
数の上位ビット用コンパレータと、前記複数の抵抗群内
の各抵抗器の接続点の基準電圧がそれぞれ供給される複
数の下位ビット用コンパレータと、前記上位ビット用コ
ンパレータの出力が供給される上位ビット用エンコーダ
と、前記下位ビット用コンパレータの出力が供給される
下位ビット用エンコーダとを有し、入力電圧を上位ビッ
トと下位ビットに分割してA/D変換するようにした直並
列型A/D変換器において、 前記各下位ビット用コンパレータは、一方の入力電極に
前記抵抗群内の各抵抗器の接続点のうちの対応する一の
接続点が接続され、他方の入力電極にアナログ入力信号
が供給される差動トランジスタ対と、当該差動トランジ
スタ対の動作電流を供給するための電流スイッチとを有
し、 前記差動トランジスタ対の一方のトランジスタの入力電
極に流入する電流を補償するために前記複数の抵抗群内
の所定の抵抗器の接続点に接続した定電流源を有し、 前記上位ビット用コンパレータは、前記分割点の基準電
圧と入力信号との比較結果に応じて、複数の抵抗群のう
ちの一の抵抗群の複数の接続点から基準電圧が供給され
る複数の前記下位ビット用コンパレータを選択して、選
択した複数の下位ビット用コンパレータの各電流スイッ
チを動作させる ことを特徴とする直並列型A/D変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10182890A JP2952954B2 (ja) | 1990-04-19 | 1990-04-19 | 直並列型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10182890A JP2952954B2 (ja) | 1990-04-19 | 1990-04-19 | 直並列型ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH042219A JPH042219A (ja) | 1992-01-07 |
| JP2952954B2 true JP2952954B2 (ja) | 1999-09-27 |
Family
ID=14310964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10182890A Expired - Fee Related JP2952954B2 (ja) | 1990-04-19 | 1990-04-19 | 直並列型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2952954B2 (ja) |
-
1990
- 1990-04-19 JP JP10182890A patent/JP2952954B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH042219A (ja) | 1992-01-07 |
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