JPH042219A - 直並列型ａ／ｄ変換器 - Google Patents
直並列型ａ／ｄ変換器Info
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- JPH042219A JPH042219A JP10182890A JP10182890A JPH042219A JP H042219 A JPH042219 A JP H042219A JP 10182890 A JP10182890 A JP 10182890A JP 10182890 A JP10182890 A JP 10182890A JP H042219 A JPH042219 A JP H042219A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、直並列型Ａ／Ｄ変換器に関し、特に比較電圧
発生用抵抗器の接続点からコンパレータに電流が流れる
ことにより生じる入出力特性の非直線性誤差を低減する
ようにした直並列型Ａ／Ｄ変換器に関する。
発生用抵抗器の接続点からコンパレータに電流が流れる
ことにより生じる入出力特性の非直線性誤差を低減する
ようにした直並列型Ａ／Ｄ変換器に関する。
本発明の直並列型Ａ／Ｄ変換器は、入力端子を上位ビッ
トと下位ビットに分割してＡ／Ｄ変換するようにした直
並列型Ａ／Ｄ変換器において、複数の下位ビット用コン
パレータのそれぞれを差動トランジスタ対及び上位ビッ
ト用コンパレータの対応する出力により制御される電流
スイッチとから構成すると共に前記差動トランジスタ対
の入力電極に流入する電流を補償する定電流源を複数の
抵抗群内の所定の抵抗器の接続点に接続し、入出力特性
の非直線誤差を低減することを特徴とする。
トと下位ビットに分割してＡ／Ｄ変換するようにした直
並列型Ａ／Ｄ変換器において、複数の下位ビット用コン
パレータのそれぞれを差動トランジスタ対及び上位ビッ
ト用コンパレータの対応する出力により制御される電流
スイッチとから構成すると共に前記差動トランジスタ対
の入力電極に流入する電流を補償する定電流源を複数の
抵抗群内の所定の抵抗器の接続点に接続し、入出力特性
の非直線誤差を低減することを特徴とする。
〔従来の技術］
従来、例えば特開昭５８−１５３２４号公報に記載され
ている如く、直並列型Ａ／Ｄ変換器が知られている。
ている如く、直並列型Ａ／Ｄ変換器が知られている。
すなわち、第３図の従来の直並列型Ａ／Ｄ変換器の一例
を示す回路図において、上位ビット用として３個のコン
パレータＭ１乃至Ｍ３が設けられると共に下位ビット用
としてコンパレータＡ４、（、＝１〜４、 ＝１〜３）
が設けられる。このコンパレータＡ１Ｊは、それぞれが
差動トランジスタＱ、 、Ｑ、及びｔ流スイッチ用トラ
ンジスタＱ３とから構成される。そして、前記コンパレ
ータＭ Ｉ−Ｍ ３は、それぞれが差動トランジスタＱ
ｍ＋、Ｑｓ２及び定電流源Ｓ、とから構成される。なお
、Ｎ１〜Ｎ３はバッファ段であり、それぞれが差動トラ
ンジスタＱ０、Ｑｎｚ及び電流源Ｓゎから構成される。
を示す回路図において、上位ビット用として３個のコン
パレータＭ１乃至Ｍ３が設けられると共に下位ビット用
としてコンパレータＡ４、（、＝１〜４、 ＝１〜３）
が設けられる。このコンパレータＡ１Ｊは、それぞれが
差動トランジスタＱ、 、Ｑ、及びｔ流スイッチ用トラ
ンジスタＱ３とから構成される。そして、前記コンパレ
ータＭ Ｉ−Ｍ ３は、それぞれが差動トランジスタＱ
ｍ＋、Ｑｓ２及び定電流源Ｓ、とから構成される。なお
、Ｎ１〜Ｎ３はバッファ段であり、それぞれが差動トラ
ンジスタＱ０、Ｑｎｚ及び電流源Ｓゎから構成される。
また、電圧Ｖｒｂの基準電圧源■、と接地との間に１６
個の互いに等しい抵抗値Ｒの抵抗器Ｒが直列接続されて
１６ステツプの基準電圧■。〜■１、が形成される。そ
して、基準電圧■。〜ＶＩ５のうち、４ステツプ毎の基
準電圧■１□、Ｖ８、Ｖ。
個の互いに等しい抵抗値Ｒの抵抗器Ｒが直列接続されて
１６ステツプの基準電圧■。〜■１、が形成される。そ
して、基準電圧■。〜ＶＩ５のうち、４ステツプ毎の基
準電圧■１□、Ｖ８、Ｖ。
がコンパレータＭ３〜Ｍ、のトランジスタＱ１のベース
に供給され、■＋３〜・■１１、■、〜Ｖｌ＋がコンパ
レータＡ４４、Ａ３ＪのトランジスタＱ２のへ一スに供
給されると共に、電圧Ｖ、〜Ｖ、 、Ｖ、〜Ｖ、がコン
パレータＡ ２ｊｘ ＡｌｊのトランジスタＱ１のベー
スに供給される。さらに、コンパレータＭ３〜Ｍ、のト
ランジスタＱ１□のベースと、コンパレータＡ ｉ ｊ
のトランジスタＱ２のベースに入力電圧■、がそれぞれ
供給される。
に供給され、■＋３〜・■１１、■、〜Ｖｌ＋がコンパ
レータＡ４４、Ａ３ＪのトランジスタＱ２のへ一スに供
給されると共に、電圧Ｖ、〜Ｖ、 、Ｖ、〜Ｖ、がコン
パレータＡ ２ｊｘ ＡｌｊのトランジスタＱ１のベー
スに供給される。さらに、コンパレータＭ３〜Ｍ、のト
ランジスタＱ１□のベースと、コンパレータＡ ｉ ｊ
のトランジスタＱ２のベースに入力電圧■、がそれぞれ
供給される。
以上の構成において、入力信号Ｖ ｉ ｎのレベルに応
じたコンパレータＭ３〜Ｍ、の出力Ｐ３〜Ｐが上位ビッ
ト用エンコーダＥＮＣＭに供給されて上位２ビツトのデ
ジタル出力り、 、Ｄ、が取り出される。また、コンパ
レータＭ１乃至Ｍ３のトランジスタＱｍｚのコレクタ出
力Ｐ０乃至Ｐ３がハイレベルの時、コンパレータＡ、乃
至Ａ４．の電流スイッチ用トランジスタＱ３がオンし、
電流源Ｓ。
じたコンパレータＭ３〜Ｍ、の出力Ｐ３〜Ｐが上位ビッ
ト用エンコーダＥＮＣＭに供給されて上位２ビツトのデ
ジタル出力り、 、Ｄ、が取り出される。また、コンパ
レータＭ１乃至Ｍ３のトランジスタＱｍｚのコレクタ出
力Ｐ０乃至Ｐ３がハイレベルの時、コンパレータＡ、乃
至Ａ４．の電流スイッチ用トランジスタＱ３がオンし、
電流源Ｓ。
〜Ｓ３の電流がそれぞれ供給される。そして、下位ビッ
ト用コンパレータＡ、Ｊの出力をバッファ段Ｎ１〜Ｎ３
を通じて下位ビット用エンコーダＥＮＣＭに供給するこ
とにより、下位２ビツトＤ１、Ｄｏのデジタル出力が得
られる。
ト用コンパレータＡ、Ｊの出力をバッファ段Ｎ１〜Ｎ３
を通じて下位ビット用エンコーダＥＮＣＭに供給するこ
とにより、下位２ビツトＤ１、Ｄｏのデジタル出力が得
られる。
〔発明が解決しようとする課題］
しかしながら、前述した従来の直並列型Ａ／Ｄ変換器に
おいて、下位ビット用コンパレータＡ０、のトランジス
タＱ１またはＱ２のベースに抵抗器Ｒの各接続点の電流
が入力電圧Ｖ ｉ ｎの変化に応じて流れるため、入出
力特性の直線性が損なわれる欠点があった。
おいて、下位ビット用コンパレータＡ０、のトランジス
タＱ１またはＱ２のベースに抵抗器Ｒの各接続点の電流
が入力電圧Ｖ ｉ ｎの変化に応じて流れるため、入出
力特性の直線性が損なわれる欠点があった。
例えば、入力信号Ｖ ｉ ｎが基準電圧■９に等しい場
合、コンパレータＡ ３３のトランジスタＱ１のベース
にはｌｂ／２のベース電流が流れると共にコンパレータ
Ａ３□及びコンパレータＡ３ＨのトランジスタＱ１のベ
ースにはそれぞれＩ、のベース電流が流れる。
合、コンパレータＡ ３３のトランジスタＱ１のベース
にはｌｂ／２のベース電流が流れると共にコンパレータ
Ａ３□及びコンパレータＡ３ＨのトランジスタＱ１のベ
ースにはそれぞれＩ、のベース電流が流れる。
この場合、コンパレータＡ３．乃至Ａ、 ３３のベース
電流の平均値をｉ、複数の抵抗器Ｒに流入する電流をＩ
、基準電圧源■１の電圧をＶｒｂとすれば、次式が得ら
れる。
電流の平均値をｉ、複数の抵抗器Ｒに流入する電流をＩ
、基準電圧源■１の電圧をＶｒｂとすれば、次式が得ら
れる。
Ｖｒｂ”’ １６ＲＩ ７Ｒｉ−−−−−−−−
−−−−（１）（１）弐よりＲＩを求めると次式が得ら
れる。
−−−−（１）（１）弐よりＲＩを求めると次式が得ら
れる。
ＲＩ ＝ （Ｖｒｂ ７Ｒｉ） ／１６−（２）（１
）式及び（２）式より■９を求めると、次式が得られる
。
）式及び（２）式より■９を求めると、次式が得られる
。
Ｖ９ ＝ ７ Ｖｒｌ、／１６ ６３Ｒｉ ／Ｉ６−
、 （３）（３）式から明らかなように、基準電圧■、
の理想値からのエラーは一６３Ｒｉ／１６となり、人出
力特性に大幅な非直線誤差を発生する。
、 （３）（３）式から明らかなように、基準電圧■、
の理想値からのエラーは一６３Ｒｉ／１６となり、人出
力特性に大幅な非直線誤差を発生する。
従って、本発明の目的は前記欠点を改良した直並列型Ａ
／Ｄ変換器を提供することにある。
／Ｄ変換器を提供することにある。
本発明の直並列型Ａ／Ｄ変換器は、異なる電位間に互い
に縦続接続された複数の抵抗器と、入力信号及び前記複
数の抵抗器を複数の抵抗群に分けた分割点の基準電圧が
それぞれ供給される複数の上位ビット用コンパレータと
、前記複数の抵抗器群内の分岐点の基準電圧がそれぞれ
供給される複数の下位ビット用コンパレータと、前記上
位ビット用コンパレータの出力が供給される上位ビット
用エンコーダと、前記下位ビット用コンパレータの出力
が供給される下位ビット用エンコーダとを有し、入力電
圧を上位ビットと下位ビットに分割してＡ／Ｄ変換する
ようにした直並列型Ａ／Ｄ変換器において、前記複数の
下位ビット用コンパレータはそれぞれが差動トランジス
タ対及び前記上位ビット用コンパレータの対応する出力
により制御される電流スイッチとから成り、前記差動ト
ランジスタ対の一方のトランジスタの入力電極に流入す
る電流を補償する定電流源を前記複数の抵抗群内の所定
の抵抗器の分割点に接続して構成される。
に縦続接続された複数の抵抗器と、入力信号及び前記複
数の抵抗器を複数の抵抗群に分けた分割点の基準電圧が
それぞれ供給される複数の上位ビット用コンパレータと
、前記複数の抵抗器群内の分岐点の基準電圧がそれぞれ
供給される複数の下位ビット用コンパレータと、前記上
位ビット用コンパレータの出力が供給される上位ビット
用エンコーダと、前記下位ビット用コンパレータの出力
が供給される下位ビット用エンコーダとを有し、入力電
圧を上位ビットと下位ビットに分割してＡ／Ｄ変換する
ようにした直並列型Ａ／Ｄ変換器において、前記複数の
下位ビット用コンパレータはそれぞれが差動トランジス
タ対及び前記上位ビット用コンパレータの対応する出力
により制御される電流スイッチとから成り、前記差動ト
ランジスタ対の一方のトランジスタの入力電極に流入す
る電流を補償する定電流源を前記複数の抵抗群内の所定
の抵抗器の分割点に接続して構成される。
本発明の直並列型Ａ／Ｄ変換器によれば、前記複数の下
位ビット用コンパレータの差動トランジスタ対の一方の
トランジスタの入力電極に流入する電流を補償する電流
を定電流源から前記複数の抵抗器の接続点に供給するこ
とにより前記複数の下位ビット用コンパレータに流れる
電流を補償し、入出力特性の非直線誤差を低減すること
ができる。
位ビット用コンパレータの差動トランジスタ対の一方の
トランジスタの入力電極に流入する電流を補償する電流
を定電流源から前記複数の抵抗器の接続点に供給するこ
とにより前記複数の下位ビット用コンパレータに流れる
電流を補償し、入出力特性の非直線誤差を低減すること
ができる。
以下、本発明の実施例について図面を参照しながら説明
する。
する。
第１図は本発明の直並列型Ａ／Ｄ変換器の基本構成を示
す回路図であり、１は電圧■ｒ、ｆ （−例としてＯＶ
）を供給する電源端子、２は電圧ｖｒｂ（−例として負
電圧）を供給する電源端子である。
す回路図であり、１は電圧■ｒ、ｆ （−例としてＯＶ
）を供給する電源端子、２は電圧ｖｒｂ（−例として負
電圧）を供給する電源端子である。
Ｒ８乃至ＰＩ６は（−例として下位２ビツトの場合を示
す）抵抗値Ｒを有する第１乃至第１６の抵抗器であり、
電源端子１と電源端子２との間に縦続接続され、第１乃
至第１６の抵抗器Ｒ１乃至ＲＩ、の接続点Ｐ、乃至ＰＩ
Ｓに複数の基準電圧を発生する。
す）抵抗値Ｒを有する第１乃至第１６の抵抗器であり、
電源端子１と電源端子２との間に縦続接続され、第１乃
至第１６の抵抗器Ｒ１乃至ＲＩ、の接続点Ｐ、乃至ＰＩ
Ｓに複数の基準電圧を発生する。
３は上位ビット用コンパレータであり、第４の抵抗器Ｒ
４と第５の抵抗器Ｒ３の接続点Ｐ４の基準電圧、第８の
抵抗器Ｒ３と第９の抵抗器Ｒ７の接続点Ｐ８の基準電圧
及び第１２の抵抗器Ｒ１２と第１３の抵抗器ＲＩ３の接
続点Ｐ、□の基準電圧がそれぞれ供給される。４は上位
ビット用コンパレータ３の出力に接続されたゲート回路
であり、５はゲート回路４の出力により制御され、−例
として２ビツトのデジタル信号り、（ＭＳＢ） 、Ｄｚ
を出力する上位ビット用エンコーダである。６は全体と
して下位ビット用コンパレータを示し、第１乃至第１２
のコンパレータＣＭ １ 乃至ＣＭ ｒ ｚを有し、各
コンパレータは前記接続点Ｐ、 、Ｒ２、Ｐ、 、Ｐ。
４と第５の抵抗器Ｒ３の接続点Ｐ４の基準電圧、第８の
抵抗器Ｒ３と第９の抵抗器Ｒ７の接続点Ｐ８の基準電圧
及び第１２の抵抗器Ｒ１２と第１３の抵抗器ＲＩ３の接
続点Ｐ、□の基準電圧がそれぞれ供給される。４は上位
ビット用コンパレータ３の出力に接続されたゲート回路
であり、５はゲート回路４の出力により制御され、−例
として２ビツトのデジタル信号り、（ＭＳＢ） 、Ｄｚ
を出力する上位ビット用エンコーダである。６は全体と
して下位ビット用コンパレータを示し、第１乃至第１２
のコンパレータＣＭ １ 乃至ＣＭ ｒ ｚを有し、各
コンパレータは前記接続点Ｐ、 、Ｒ２、Ｐ、 、Ｐ。
Ｒ６、Ｒ７、Ｐｑ 、Ｐ ｒ。、Ｐ＋＋、Ｐ１□、ＰＩ
３、Ｐ １４、ＰＩ５の基ｍＷ圧及び入力端子７の入力
信号Ｖ６．．がそれぞれ供給される差動トランジスタ対
Ｑ１、Ｑ２と上位ビット用コンパレータ３の出力により
制御される電流スイッチ用トランジスタＱ３とから構成
される。ＣＣ８乃至ＣＣ３は電流スイッチ用トランジス
タＱ３の各エミッタにそれぞれ接続された電流値１０を
有する共通電流源である。
３、Ｐ １４、ＰＩ５の基ｍＷ圧及び入力端子７の入力
信号Ｖ６．．がそれぞれ供給される差動トランジスタ対
Ｑ１、Ｑ２と上位ビット用コンパレータ３の出力により
制御される電流スイッチ用トランジスタＱ３とから構成
される。ＣＣ８乃至ＣＣ３は電流スイッチ用トランジス
タＱ３の各エミッタにそれぞれ接続された電流値１０を
有する共通電流源である。
そして、差動トランジスタ対Ｑ、、Ｑ、の電流スイッチ
用トランジスタＱ、に接続された例えば共通電流源ＣＣ
Ｉの電流を１０とすれば、入力端子７の入力信号Ｖ ｉ
ｎが第１の抵抗器Ｒ１と第２の抵抗器Ｒ２の接続点Ｐ
、の基準電圧に等しい時に差動トランジスタ対Ｑ、 、
Ｑ、が共にオンになり、コンパレータＣＭ、のトランジ
スタＱ、の入力電極（ベース）に流入する電流ｉはｉｏ
／２（ｉ十り、・）になる。但し、Ｋｆａはトランジス
タＱ１のエミッタ接地電流増幅率である。ＣＣＳ、乃至
ＣＣＳ ｓは所定の差動トランジスタ対Ｑ、、Ｑ、の一
方のトランジスタＱ１の入力電極（ベース）に流入する
電流ｉを補償する定電流源である。そして、第１乃至第
８の定電流源ＣＣＳ、乃至ＣＣ８８から複数の抵抗器の
接続点Ｐ１、Ｒ３、Ｒ６、ｐ、 、Ｒ７、Ｒ９、ｐＨ、
ＰＩ３、ｐｕｓにそれぞれ流入する電流は、後述する如
くｉ／４に設定される。８は下位ビット用コンパレータ
６の出力に接続されたバファ段、１０はゲート回路９の
出力により制御され、例えば２ビツトのデジタル信号を
出力する下位ビット用エンコーダである。
用トランジスタＱ、に接続された例えば共通電流源ＣＣ
Ｉの電流を１０とすれば、入力端子７の入力信号Ｖ ｉ
ｎが第１の抵抗器Ｒ１と第２の抵抗器Ｒ２の接続点Ｐ
、の基準電圧に等しい時に差動トランジスタ対Ｑ、 、
Ｑ、が共にオンになり、コンパレータＣＭ、のトランジ
スタＱ、の入力電極（ベース）に流入する電流ｉはｉｏ
／２（ｉ十り、・）になる。但し、Ｋｆａはトランジス
タＱ１のエミッタ接地電流増幅率である。ＣＣＳ、乃至
ＣＣＳ ｓは所定の差動トランジスタ対Ｑ、、Ｑ、の一
方のトランジスタＱ１の入力電極（ベース）に流入する
電流ｉを補償する定電流源である。そして、第１乃至第
８の定電流源ＣＣＳ、乃至ＣＣ８８から複数の抵抗器の
接続点Ｐ１、Ｒ３、Ｒ６、ｐ、 、Ｒ７、Ｒ９、ｐＨ、
ＰＩ３、ｐｕｓにそれぞれ流入する電流は、後述する如
くｉ／４に設定される。８は下位ビット用コンパレータ
６の出力に接続されたバファ段、１０はゲート回路９の
出力により制御され、例えば２ビツトのデジタル信号を
出力する下位ビット用エンコーダである。
以上の構成における動作について第２図の本発明の説明
に用いる主要部の回路図を参照しながら説明する。
に用いる主要部の回路図を参照しながら説明する。
第２図において、電源端子１から電源端子２に流れる電
流をＩとし、入力端子７に供給される入力信号Ｖ、わが
接続点Ｐ、の基準電圧■１に等しい場合について説明す
る。Ｖ、＝Ｖ、ｎの時、上位ビット用コンパレータ３の
出力によりコンパレータＣＭ、〜ＣＭ、の各トランジス
タＱ３がオンになり、ＣＭ、〜ＣＭ ｒ ｚの各トラン
ジスタＱ３はオフになる。そして、コンパレータＣＭ、
の差動トランジスタ対Ｑ、 、Ｑ２は共にオンになると
同時にコンパレータＣＭ２乃至ＣＭ ＋ ｚの差動トラ
ンジスタＱ１はオフとなり、コンパレータＣＭ、のトラ
ンジスタＱ、の入力電極に電流ｉが流れ、端子２の電圧
■、は次式で表される。
流をＩとし、入力端子７に供給される入力信号Ｖ、わが
接続点Ｐ、の基準電圧■１に等しい場合について説明す
る。Ｖ、＝Ｖ、ｎの時、上位ビット用コンパレータ３の
出力によりコンパレータＣＭ、〜ＣＭ、の各トランジス
タＱ３がオンになり、ＣＭ、〜ＣＭ ｒ ｚの各トラン
ジスタＱ３はオフになる。そして、コンパレータＣＭ、
の差動トランジスタ対Ｑ、 、Ｑ２は共にオンになると
同時にコンパレータＣＭ２乃至ＣＭ ＋ ｚの差動トラ
ンジスタＱ１はオフとなり、コンパレータＣＭ、のトラ
ンジスタＱ、の入力電極に電流ｉが流れ、端子２の電圧
■、は次式で表される。
Ｖ −ｂ ＝ １６ ＲＩ １７ ｉ Ｒ−−−
−−−−ｍ−−−−−（４）但し、Ｒは第１乃至第１６
の抵抗器Ｒ，乃至Ｒ１６の抵抗値である。
−−−−ｍ−−−−−（４）但し、Ｒは第１乃至第１６
の抵抗器Ｒ，乃至Ｒ１６の抵抗値である。
（４）式よりＲ１を求めると、（５）式が得られる。
ＲＩ ＝ （Ｖｒｂ １７１ Ｒ） ／１６−−−−
−−、 （５）（４）及び（５）弐より接続点Ｐ、の電
圧■。
−−、 （５）（４）及び（５）弐より接続点Ｐ、の電
圧■。
を求めると、次式が得られる。
従って、第１のコンパレータＣＭ、の差動トランジスタ
Ｑ１の入力電極に電流ｉが流れることによる誤差電圧は
ｉＲ／１６となり、定電流源ＣＣ３１乃至ＣＣＳ、がな
い時の誤差電圧−６３Ｒｉ／１６より大幅に低減するこ
とができる。
Ｑ１の入力電極に電流ｉが流れることによる誤差電圧は
ｉＲ／１６となり、定電流源ＣＣ３１乃至ＣＣＳ、がな
い時の誤差電圧−６３Ｒｉ／１６より大幅に低減するこ
とができる。
次に、入力端子７に供給される入力信号Ｖ ｉ ｎが接
続点Ｐ３の基準電圧■、に等しい場合について説明する
。Ｖ、ｎ＝Ｖ、の時は、コンパレータＣＭ３の差動トラ
ンジスタ対Ｑ、 、Ｑ、は同時にオンになると共にコン
パレータＣＭ４乃至ＣＭ、２の差動トランジスタ対のト
ランジスタＱ１はオフとなり、コンパレータＣＭ ３の
トランジスタＱ１の入力電極に電流ｉが流れる。この場
合、コンパレータＣＭ、及びＣＭ、のトランジスタＱ１
もオンとなってベース電流が流れるが、トランジスタＱ
１の平均電流をｉとすれば、端子２の電圧■、は次式で
表される。
続点Ｐ３の基準電圧■、に等しい場合について説明する
。Ｖ、ｎ＝Ｖ、の時は、コンパレータＣＭ３の差動トラ
ンジスタ対Ｑ、 、Ｑ、は同時にオンになると共にコン
パレータＣＭ４乃至ＣＭ、２の差動トランジスタ対のト
ランジスタＱ１はオフとなり、コンパレータＣＭ ３の
トランジスタＱ１の入力電極に電流ｉが流れる。この場
合、コンパレータＣＭ、及びＣＭ、のトランジスタＱ１
もオンとなってベース電流が流れるが、トランジスタＱ
１の平均電流をｉとすれば、端子２の電圧■、は次式で
表される。
Ｖ ｒｂ ＝ １６ ＲＩ １９ ｉ Ｒ−−−
−−−−−−−−−−−−−・−（７）（７）式よりＲ
１を求めると、（８）式が得られる。
−−−−−−−−−−−−−・−（７）（７）式よりＲ
１を求めると、（８）式が得られる。
ＲＴ ＝ （−Ｖ、ｂ−１９ｉ Ｒ） ／１６−−−
−−− （８）（７）及び（８）式より接続点Ｐ３の電
圧Ｖ。
−−− （８）（７）及び（８）式より接続点Ｐ３の電
圧Ｖ。
を求めると、次式が得られる。
従って、第１乃至第３のコンパレータＣＭ、〜ＣＭ、の
差動トランジスタ対のトランジスタＱの入力電極に電流
ｉが流れることによる誤差電圧はｉＲ／１６となる。
差動トランジスタ対のトランジスタＱの入力電極に電流
ｉが流れることによる誤差電圧はｉＲ／１６となる。
以下、同様にしてＶ、、−Ｖ。、■、、、−■。、■１
０＝■２、■８Ｉ、−Ｖ９、及びＶ、□ｎ ＝ Ｖ ｈ
をそれぞれ求めると、（１０）乃至（１５）式が得られ
る。
０＝■２、■８Ｉ、−Ｖ９、及びＶ、□ｎ ＝ Ｖ ｈ
をそれぞれ求めると、（１０）乃至（１５）式が得られ
る。
前記（６）式乃至（１５）式から明らかな通り、入力電
圧Ｖ ｉｎが■、から■ゎに変化した場合、第１乃至第
１２のコンパレータＣＭ、〜ＣＭ、□の差動トランジス
タ対のトランジスタＱ１の入力電極に電流ｉが流れるこ
とによる誤差電圧はｉＲ／１６になり、従来例の一６３
Ｒｉ／１６に比べて大幅に減少することが可能になる。
圧Ｖ ｉｎが■、から■ゎに変化した場合、第１乃至第
１２のコンパレータＣＭ、〜ＣＭ、□の差動トランジス
タ対のトランジスタＱ１の入力電極に電流ｉが流れるこ
とによる誤差電圧はｉＲ／１６になり、従来例の一６３
Ｒｉ／１６に比べて大幅に減少することが可能になる。
なお、前述した実施例において、定電流源ＣＣ３，は接
続点Ｐ、に接続したが、接続点Ｐ２または接続点Ｐ３に
接続しても同様の効果が期待できる。
続点Ｐ、に接続したが、接続点Ｐ２または接続点Ｐ３に
接続しても同様の効果が期待できる。
また、下位ビット用コンパレータ６の差動トランジスタ
対のトランジスタＱ、の入力電極に流れる電流を補償す
る定電流源ＣＣＳ。乃至ＣＣＳ、□に加え、上位ビット
用コンパレータ３にも同様な定電流源を接続してもよい
。
対のトランジスタＱ、の入力電極に流れる電流を補償す
る定電流源ＣＣＳ。乃至ＣＣＳ、□に加え、上位ビット
用コンパレータ３にも同様な定電流源を接続してもよい
。
さらに、前述した実施例において、下位ビット用コンパ
レータとして２ビツトの場合について述べたが、３ビツ
トまたは他の任意のビットにすることができる。この場
合、定電流源から複数の抵抗器の接続点に供給する補償
用電流を抵抗器群内でまとめて供給してもよい。
レータとして２ビツトの場合について述べたが、３ビツ
トまたは他の任意のビットにすることができる。この場
合、定電流源から複数の抵抗器の接続点に供給する補償
用電流を抵抗器群内でまとめて供給してもよい。
以上の説明から明らかな通り、本発明によれば複数の下
位ビット用コンパレータの差動トランジスタ対の一方の
トランジスタの入力電極に流入する電流を補償する電流
を定電流源から複数の抵抗器の接続点に供給することに
より複数の下位ビット用コンパレータに流れる電流を補
償し、入出力特性の非直線誤差を低減することができる
。
位ビット用コンパレータの差動トランジスタ対の一方の
トランジスタの入力電極に流入する電流を補償する電流
を定電流源から複数の抵抗器の接続点に供給することに
より複数の下位ビット用コンパレータに流れる電流を補
償し、入出力特性の非直線誤差を低減することができる
。
第１図は本発明の直並列型Ａ／Ｄ変換器の基本構成を示
す回路図、第２図は本発明の説明に用いる主要部の回路
図、第３図は従来の直並列型Ａ／Ｄ変換器の一例を示す
回路図である。 １．２−−−−−−−−−・−−−−−一−−−電源端
子３−−−−−−−−−−−−・−・−一一一一−−−
−−−上位ビット用コンパレータ４．９−・−・−一−
−−−−−−−−−−−−ゲート回路５−−−−−−−
・−一一一−−−−−−−−−−−−−〜上位ビット用
エンコーダ６−−−−−−−−−−−−・−−−−ｍ−
下位ビット用コンパレータ７−・−−一一一−−−−−
−−−−−−−−−−一入力端子１０−・−一−−−−
−−−−−−−・−・−一−−−−上位ビット用エンコ
ーダＣＭ、〜ＣＭ、□−・−第１乃至第１２コンパレー
タＣＣＳ、〜ＣＣＳ、一定電流源
す回路図、第２図は本発明の説明に用いる主要部の回路
図、第３図は従来の直並列型Ａ／Ｄ変換器の一例を示す
回路図である。 １．２−−−−−−−−−・−−−−−一−−−電源端
子３−−−−−−−−−−−−・−・−一一一一−−−
−−−上位ビット用コンパレータ４．９−・−・−一−
−−−−−−−−−−−−ゲート回路５−−−−−−−
・−一一一−−−−−−−−−−−−−〜上位ビット用
エンコーダ６−−−−−−−−−−−−・−−−−ｍ−
下位ビット用コンパレータ７−・−−一一一−−−−−
−−−−−−−−−−一入力端子１０−・−一−−−−
−−−−−−−・−・−一−−−−上位ビット用エンコ
ーダＣＭ、〜ＣＭ、□−・−第１乃至第１２コンパレー
タＣＣＳ、〜ＣＣＳ、一定電流源
Claims (1)
- 異なる電位間に互いに縦続接続された複数の抵抗器と
、入力信号及び前記複数の抵抗器を複数の抵抗群に分け
た分割点の基準電圧がそれぞれ供給される複数の上位ビ
ット用コンパレータと、前記複数の抵抗群内の各抵抗器
の接続点の基準電圧がそれぞれ供給される複数の下位ビ
ット用コンパレータと、前記上位ビット用コンパレータ
の出力が供給される上位ビット用エンコーダと、前記下
位ビット用コンパレータの出力が供給される下位ビット
用エンコーダとを有し、入力電圧を上位ビットと下位ビ
ットに分割してＡ／Ｄ変換するようにした直並列型Ａ／
Ｄ変換器において、前記複数の下位ビット用コンパレー
タはそれぞれが差動トランジスタ対及び前記上位ビット
用コンパレータの対応する出力により制御される電流ス
イッチとから成り、前記差動トランジスタ対の一方のト
ランジスタの入力電極に流入する電流を補償する定電流
源を前記複数の抵抗群内の所定の抵抗器の接続点に接続
したことを特徴とする直並列型Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10182890A JP2952954B2 (ja) | 1990-04-19 | 1990-04-19 | 直並列型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10182890A JP2952954B2 (ja) | 1990-04-19 | 1990-04-19 | 直並列型ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH042219A true JPH042219A (ja) | 1992-01-07 |
| JP2952954B2 JP2952954B2 (ja) | 1999-09-27 |
Family
ID=14310964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10182890A Expired - Fee Related JP2952954B2 (ja) | 1990-04-19 | 1990-04-19 | 直並列型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2952954B2 (ja) |
-
1990
- 1990-04-19 JP JP10182890A patent/JP2952954B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2952954B2 (ja) | 1999-09-27 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |