JP5515183B2 - 基本セルの数を削減することにより改良された信号折り返し構造を有する高速アナログ−デジタル変換器 - Google Patents

Description

本発明は、所謂折り返し差動増幅器構造を用いる高解像度アナログ−デジタル変換器に関する。

信号折り返し構造の原理は、以下の通りである。変換対象アナログ入力信号が、規則的に分散された参照電圧を受け取る差動増幅器の群の入力に印加され、これらの増幅器は、変換対象振幅の有効範囲において分散された参照電圧の分離により定義される周期で、入力信号の振幅とともにほぼ正弦波形で変化する振幅を有する所謂「折り返し」信号を提供する。群における参照電圧の数により、この有効範囲における折り返し信号曲線の周期の数が定義される。入力電圧値についてのアナログ−デジタル変換のビットは、折り返し構造から生じる信号が、折り返し信号曲線のゼロ交差により定義される間隔の１つに属するかにより定義される。

参照電圧は、一定であるかまたは２つの参照電圧間で供給される参照電流により供給される１つ以上の抵抗器ブリッジにより生成される。高解像度変換を意図した高精度の構造は、差動式であるのがほとんどで、差動式構造の場合を以下で説明する。

図１は、信号折り返し構造の基礎的な構成を示す。信号折り返し構造は、変換対象電圧と参照電圧との間の差に依存する電流を設定する二重差動対のトランジスタで各々が構成される２つの基本差動回路と、これらの電流を電圧に変換する２つの負荷回路とを備える。信号折り返しブロックは、２つの差動回路のいくつかの群と、関連する負荷回路とを備える。折り返し構造は、いくつかの折り返しブロックを備えることが可能である。ブロックにおける回路の数により、このブロックにより生じる折り返し曲線の折り返し周期の数が決定される。ブロックの数により、同時に生じる平行な折り返し曲線の数が決定される。折り返し曲線は、規則的に離間され、それらのゼロ交差は、抵抗器ブリッジにより提供される電圧参照に対して高精度に定義されている。

差動回路は、各々、４つの入力（２対の差動入力）および２つの出力を備え、隣接する回路の出力は、以下で詳述する様式で互いに結合されている。各負荷回路は入力および出力を備えるものと考えられ、入力は、差動回路の出力に結合され、出力は、折り返しブロックの出力導体に結合されている。

理解されるであろうように、１つの同じ折り返しブロックにおいて、差動回路の第１の出力に接続された（同時に、連続体における直前の差動回路の第２の出力に接続された）入力を有する奇数ランクの負荷回路と、差動回路の第２の出力に接続された（同時に、直後の差動回路の第１の出力に接続された）入力を有する偶数ランクの負荷回路とが存在する。奇数ランクの負荷回路のすべての出力は、折り返しブロックの第１の出力導体に接続され、偶数ランクの負荷回路のすべての出力は、ブロックの第２の出力導体に接続されている。

図１は、上述のように接続され、１つの同じ折り返しブロックにおける他の差動回路に結合されることを意図した２つの隣接する差動回路ＣＲ_ｊおよびＣＲ_ｊ＋１と２つの対応する負荷回路ＣＨ_ｊおよびＣＨ_ｊ＋１との群の例示的構成を示す。指標ｊは、ブロックを構成する連続体における連続する回路のランクを表す。

ＣＲ_ｊなどの差動回路は、２つの差動対のトランジスタを備え、各対は、定電流源Ｉ_０による供給を受ける。電流は、２対について、およびすべての差動回路について、同じである。対をなすトランジスタは、それらのエミッタによりこの電流源に結合されている。以下、トランジスタはバイポーラトランジスタであるものと考えるが、本発明は、ＭＯＳトランジスタとも用いることが可能である。

回路ＣＲ_ｊは、２対を構成する４つのトランジスタのベースである４つの入力を有する。第１の対は、それぞれ、変換対象信号電圧Ｖｉｎｐと参照電圧Ｖｒｅｆｐ_ｊとを受け取る。第２の対は、それぞれ、変換対象信号電圧Ｖｉｎｎと参照電圧Ｖｒｅｆｎ_ｊとを受け取る。電圧Ｖｉｎｐ、Ｖｉｎｎの群により、電圧変換Ｖｒｅｆｐ_ｊ、Ｖｒｅｆｎ_ｊにより定義される差動参照電圧と比較される変換対象差動入力電圧が構成される。

すべての差動回路の対応するトランジスタに、同じ電圧ＶｉｎｐおよびＶｉｎｎが印加される。電圧ＶｉｎｐおよびＶｉｎｎは、サンプルアンドホールドユニットから、または単純な差動増幅器から生じさせることが可能である。参照電圧は、様々な差動回路について異なる。ランクｊ＋１の回路ＣＲ_ｊ＋１については、参照電圧は電圧Ｖｒｅｆｐ_ｊ＋１およびＶｒｅｆｎ_ｊ＋１である。様々な差動回路についての参照電圧は、低い値と高い値との間で規則的に分散され、抵抗器ブリッジ（不図示）の中間タップから生じている。

差動対における入力電圧を受け取るトランジスタのコレクタは、他方の対における参照電圧を受け取るトランジスタのコレクタに結合されている。このように２つずつ連結されたコレクタにより、差動回路ＣＲ_ｊの２つの出力Ｓ１_ｊおよびＳ２_ｊが構成される。

これらの出力Ｓ１_ｊおよびＳ２_ｊは、一方では、連続する差動回路間の接続に供され、他方では、負荷回路への接続に供される。

ランクｊの差動回路の第１の出力Ｓ１_ｊは、直前の、すなわちランクｊ−１（存在する場合）の差動回路の第２の出力（不図示）に接続されている。対して、ランクｊの差動回路の第２の出力Ｓ２_ｊは、直後のランクｊ＋１（存在する場合）の差動回路の第１の出力に結合されている。

ランクｊの負荷回路（ＣＨ_ｊ）は、その入力Ｅｃ_ｊが、同じランクの差動回路ＣＲ_ｊの第１の出力Ｓ１_ｊに結合されている。

これらから、負荷回路は、ランクｊの回路の第１の出力とランクｊ−１の回路の第２の出力とに同時に接続されているため、各負荷回路は、２つの隣接する差動回路間で共有されていることになる。

ランクｊの負荷回路の出力Ｓｃ_ｊは、出力導体Ａｎに結合されているが、直後のランクの負荷回路の出力は、別の出力導体Ａｐに結合されている。これらの２つの導体は、折り返しブロックの全体に共通であり、ブロックの２つの出力（折り返し信号を提供する）を構成している。一連の負荷回路の出力は、導体Ａｎと導体Ａｐとに交互に接続されている。例えば、奇数ランクのすべての負荷回路は、それらの出力が導体Ａｐに結合され、偶数ランクのすべての負荷回路は、それらの出力が導体Ａｎに結合されている。

負荷回路は、その上、すべて同一であり、ランクｊの負荷回路は、本例では、それぞれカスコードトランジスタおよびフォロワトランジスタである２つのトランジスタで構成され、カスコードトランジスタは、そのエミッタが入力Ｅｃ_ｊに結合され、そのベースが折り返しブロックの全体に共通な固定バイアス電位に結合され、そのコレクタが供給電圧による供給を受ける抵抗器（すべての回路について同一）により結合され、フォロワトランジスタは、そのベースがカスコードトランジスタのコレクタに結合され、そのエミッタが値Ｉ_１の定電流源に結合され、そのコレクタが供給電圧に結合されている。負荷回路の出力Ｓｃ_ｊは、フォロワトランジスタのエミッタ上で取り出される。カスコードトランジスタは、差動回路の出力上の電圧が、入力信号レベルＶｉｎｐ、Ｖｉｎｎの関数として過度に変化するのを防止するのに供される。

図２は、いくつかの差動回路と関連する負荷とを各々が備えるいくつかのブロックを有する折り返し構造の一般的構成を示す。本例は、４つの折り返し曲線を生じさせる（および、この目的のために、互いに上下に示す４つのブロックを備える）構造について与えられたものであり、各折り返し曲線は、変換対象アナログ電圧の有効範囲において２つの完全な周期を有する。

４つの異なる曲線を生じさせるため、ブロックは、各ブロックのためのそれぞれの抵抗器ブリッジ、またはすべてのブロックのための共通ブリッジ（ブリッジに沿う連続するタップが、様々なブロックに連続的に供される）のいずれかから生じる異なる電圧を受け取る。図を煩雑化しないように、抵抗器ブリッジは図示していない。

各ブロックは、対の出力を備える。第１のブロックについてはＡｐ、Ａｎであり、第２のブロックについてはＢｐ、Ｂｎであり、残りの２つについてはＣｐ、Ｃｎ、Ｄｐ、Ｄｎである。

これらの出力により、図３に見られる折り返し曲線が提供される。すなわち、入力電圧の関数として折り返された出力信号である。各ブロックは、折り返し曲線Ａ、Ｂ、Ｃ、Ｄをそれぞれ提供する。曲線Ａは、第１のブロックの出力導体ＡｐおよびＡｎ間で得られる電圧を表す。曲線Ｂ、Ｃ、Ｄは、その他のブロックの出力電圧を表す。折り返しブロックは、低電圧Ｖｂと高電圧Ｖｈとの間の入力範囲で使用可能である。この範囲では、正弦波形の折り返し曲線が真に規則的であり、それらの交点が規則的に離間されている。この範囲の外では、ブロックの末端の差動回路の負荷が２つの差動回路間で共有されていないという事実に関する縁効果により、曲線が変形されている。

有効範囲Ｖｂ、Ｖｈにおいて２つの折り返し周期を生じさせるために各ブロックにおいて要求される差動回路の数は、４つである。これは、折り返し曲線の１つのゼロ交差が各差動回路に対応し、２つの周期を完成させるためには４つのゼロ交差が必要なためである。しかし、Ｖｂにおけるゼロ交差およびＶｈにおけるゼロ交差を含めれば折り返し曲線Ａは合計で５つのゼロ交差を含むため、第１の折り返しブロックは、４つではなく５つの差動回路を備える。有効範囲の限界値Ｖｂ、Ｖｈを定義するため、ＶｂおよびＶｈについてのこれらのゼロ交差が要求される。

従って、図２に戻って、各々が２つの完全な周期を有する４つの折り返し曲線Ａ、Ｂ、Ｃ、Ｄの形成には、以下の回路が要求されると考えられる。
−第１のブロックについては、差動回路ＣＲ１〜ＣＲ５および対応する負荷回路ＣＨ１〜ＣＨ６
−その他のブロックの各々については、差動回路ＣＲ２〜ＣＲ５および対応する負荷回路ＣＨ２〜ＣＨ６

アナログ処理下流を考慮して有効範囲の限界付近における曲線の規則性を最良に保証するため、各側に少なくとも１つの追加差動回路と、関連する負荷回路とがさらに設けられている。第１のブロック（曲線Ａ）については、これらの追加回路は、差動回路ＣＲ_０およびＣＲ_６ならびに関連する負荷回路ＣＨ_０およびＣＨ_７である。その他のブロックについては、追加回路は、回路ＣＲ_１およびＣＲ_６ならびに関連する負荷回路ＣＨ_１およびＣＨ_７である。最終的に、全体構造の大域的対称性（ならびにとりわけ負荷の対称性および均質性）を保証するため、すべてのブロックにおいて同数の差動回路および負荷が存在するように、曲線Ｂ、Ｃ、Ｄを提供する３つのブロックに他の追加回路ＣＲ_０およびＣＨ_０を含めている。これにより、すべての曲線Ａ、Ｂ、Ｃ、Ｄが、正確に同じ振幅および規則的に離間されたゼロ交差を有することを可能にしている。

従って、図２の構造において、有効範囲の折り返し曲線を定義する差動回路および負荷回路は、図中に太線で表す回路であり、これらの曲線をより良好に調整するためにのみ供される追加回路は細線で表す。

追加回路の数は相当なもので、電流を大きく消費するとともに集積回路上で大きく嵩張る、ということが理解されよう。実際、本例では、所望の折り返し関数を設定する１７個の差動回路および２１個の負荷回路、ならびにこれらの曲線を改善する１１個の差動回路および１１個の追加負荷回路が存在している。

本発明は、折り返し構造を有するアナログ−デジタル変換器におけるこれらの追加回路の数を削減することを目的とする。

この目的のため、本発明は、少なくとも２つの折り返しブロックを備え、各ブロックは、ランク１〜Ｎ＋１（Ｎは整数）のＮ＋１個の差動回路の連続体と、各連続体の差動回路に関連するランク１〜Ｎ＋２のＮ＋２個の負荷回路の連続体とを備え、各ブロックの差動回路は、それらの出力により互いに並置および結合され、各差動回路は、４つの入力および２つの出力を有し、ランクｊの差動回路の第１の出力は、連続体の先行するランクｊ−１の差動回路の第２の出力に結合され、当該差動回路の第２の出力は、後続するランクｊ＋１の差動回路の第１の出力に結合され、ランクｊの第１の負荷回路は、ランクｊの当該差動回路の第１の出力に結合され、かかる負荷回路は、連続体の先行するランクｊ−１の差動回路と共有され、ランクｊ＋１の第２の負荷回路は、ランクｊの当該差動回路の第２の出力に結合され、かかる負荷回路は、連続体の後続するランクｊ＋１の差動回路と共有され、偶数ランクの負荷回路は、出力が連続体の第１の共通出力に接続され、奇数ランクの負荷回路は、出力が連続体の第２の共通出力に接続されている、信号折り返し回路を有するアナログ−デジタル変換器であって、すべてのブロックについて、ランクＮ＋２の追加差動回路と、追加差動回路の第２の出力に接続されたランクＮ＋３の追加負荷回路とが設けられ、追加負荷回路の出力は、連続体の共通出力に結合されず、さらに、第１の折り返しブロックにおいて、ランク０の差動回路と、ランク０の差動回路の第１の出力に接続されたランク０の負荷回路とが設けられ、ランク０の負荷回路の出力は、第１のブロックの共通出力に結合されていないことを特徴とする、アナログ−デジタル変換器を提案する。

この構造により生じる積分非直線性誤差は、わずかに悪化しているが、基本差動回路の数および関連する負荷回路の数は、著しく削減されているので、変換器の動作速度に加え、消費および嵩の点で相当な利得が達成される。

変換対象電圧の有効範囲における折り返し曲線の周期の数は、Ｎ／２である。

負荷回路は、好ましくは、カスコードトランジスタおよびフォロワトランジスタで構成される。しかし、いずれの出力もブロックの出力に結合されていない負荷回路は、フォロワトランジスタを有する必要はない。

差動回路は、好ましくは、二重差動対のトランジスタで構成され、一方の対の１つのトランジスタは、そのコレクタが他方の対の１つのトランジスタのコレクタに結合され、逆もまた同様である。実際、変換対象電圧をそのベース上で受け取る一方の対の１つのトランジスタのコレクタは、参照電圧をそのベース上で受け取る他方の対の１つのトランジスタのコレクタに結合され、その他の２つのトランジスタについても同様である。

本発明の他の特徴および利点は、下記の添付図面を参照して与えられる後続の詳細な説明を読むことにより明らかになろう。

例示的信号折り返し構造を示す。 入力電圧の有効範囲において２つの折り返し周期を有する４つの折り返し曲線が所望される場合の従来技術の構造の一般的構成を示す。 図２の構造の折り返し曲線を示す。 本発明による折り返し構造の一般的構成を示す。 関連する折り返し曲線を示す。 図４の構造を用いるアナログ−デジタル変換器の場合の本発明による構造についての積分非直線性曲線を示す。

図４を図２と比較する。図４は、図２と同様に、図中で互いに上下に配置された４つの折り返しブロックを有する折り返し構造に対応している。各ブロックは、（差動構造のための）２つの出力を有し、かかる出力は、第１のブロックについてはＡｎおよびＡｐ、第２のブロックについてはＢｎおよびＢｐ、第３のブロックについてはＣｎおよびＣｐ、ならびに第４のブロックについてはＤｎおよびＤｐである。

折り返しブロックは、各々、差動回路の連続体と負荷回路の連続体とを備える。差動回路は、参照符号ＣＲ_ｊにより示し、指標ｊは、連続体における差動回路のランクに対応している。負荷回路は、参照符号ＣＨ_ｊにより示し、指標ｊは、連続体における負荷回路のランクにやはり対応している。

差動回路および負荷回路は、図１によるものであってもよく、再度の説明は省略する。要約すると、差動回路は、二重差動対のトランジスタ、４つの入力、および２つの出力を備える。ランクｊの差動回路ＣＲ_ｊの第１の出力は、ランクｊの負荷回路ＣＨ_ｊの入力、およびランクｊ−１の差動回路ＣＲ_ｊ−１の第２の出力に結合されている。差動回路ＣＲ_ｊの第２の出力は、ランクｊ＋１の差動回路の負荷回路ＣＨ_ｊ＋１の入力、およびランクｊ＋１の負荷回路の入力に結合されている。奇数ランクのすべての負荷回路の出力は、折り返しブロックの第１の出力（例えば、第１のブロックについては出力Ａｐ）に結合され、偶数ランクのすべての負荷回路の出力は、折り返しブロックの第２の出力（例えば、第１のブロックについては出力Ａｎ）に結合されている。負荷回路は、トランジスタのエミッタ（固定ベースバイアスを有する）上に電流用の入力を有するとともにフォロワトランジスタである別のトランジスタのエミッタ上に電圧用の入力を有するカスコード段であってもよい。

各折り返しブロックには、変換対象入力電圧Ｖｉｎの有効範囲において折り返し曲線がゼロをＮ回通過するために必要な折り返しを発生させるのに供される少なくともＮ個の差動回路が存在する。正弦波状の折り返し曲線の周期の数が整数である一般的な場合であっても、Ｎは整数である。差動構造においては、電圧Ｖｉｎが正の値Ｖｉｎｐおよび負の値Ｖｉｎｎである２つの値を有することが想起されるが、説明を単純化するため、差Ｎｉｎｐ−Ｖｉｎｎを表す単一の値Ｖｉｎについて考える。アナログ−デジタル変換では、この値を参照値Ｖｒｅｆ_ｊと比較することによりＶｉｎのデジタル値を定義することが求められ、かかる参照値は、それら自体が差を示すものであり、差Ｖｒｅｆｐ_ｊ−Ｖｒｅｆｎ_ｊである。

図４の例では、有効範囲Ｖｂ、Ｖｈにおいて折り返し曲線の２つの完全な周期を発生させることが求められ、そのため、ブロックの各々について少なくともＮ＝４個の差動回路が要求される。しかし、曲線の１つは値Ｖｂと値Ｖｈとの両方についてゼロと交差することが所望され、それにより、第１の曲線については実際にはＮ＋１個の差動回路が要求される。

Ｎ回のゼロ交差を発生させるために必ず必要なこれらの差動回路を、図４において太線で表す。これらは、第１のブロックについては回路ＣＲ_１〜ＣＲ_５（ランク１〜Ｎ＋１）であり、その他の３つのブロックについては回路ＣＲ_２〜ＣＲ_５（ランク２〜Ｎ＋１）である。

しかし、対称性の理由から、これらの他の３つのブロックについても、Ｎ＋１回のゼロ交差が想定される。そのため、その他の３つのブロックの各々について、ランク１の追加差動回路ＣＲ_１が存在する。

各ブロックにおける上記のＮ＋１個の差動回路に関連する負荷は、同じランクにより示されるが、負荷は差動回路の２つの出力の各々に接続されるため、Ｎ＋１個の差動回路に対してＮ＋２個の負荷回路が存在する。必ず必要な差動回路に関連する負荷は、図４において太線で示す。これらは、第１のブロックについては負荷ＣＨ_１〜ＣＨ_６、その他の３つのブロックの各々については負荷ＣＨ_２〜ＣＨ_６である。前述の追加差動回路に関連する負荷は、細線で表す負荷ＣＨ_１である。

本発明によれば、ここまでに特定した差動回路および関連する負荷に加え、その他の差動回路とは異なるように接続された追加の差動回路が想定される。
−すべてのブロックは、ランクＮ＋２の追加差動回路と、追加差動回路の第２の出力に接続された追加負荷回路とを有するが、ランクＮ＋３のこの追加負荷回路は、いずれの出力もブロックの出力導体に結合されていない。図中、これらは回路ＣＲ_６およびＣＨ_７である。
−第１の折り返しブロックは、ランク０の差動回路ＣＲ_０と、ランク０の差動回路の第１の出力に接続されたランク０の負荷回路とを有するが、この追加負荷回路は、いずれの出力もブロックの出力導体に結合されていない。

そのため、ランク０およびランクＮ＋３の追加負荷回路は、ランク０およびランクＮ＋２の差動回路の出力から生じる電流を消費するが、それらの回路は、ブロックの出力導体上に存在する出力信号に直接寄与しない。

このような理由で、ランク０およびＮ＋３の追加負荷回路は、ランク１〜Ｎ＋２の負荷回路と必ずしも同一でない。例えば、負荷回路がカスコードトランジスタと出力導体に結合されたフォロワトランジスタとを備える図１の場合、ランク０およびＮ＋３の負荷回路におけるフォロワトランジスタは、そのまま単純に省略することが可能である。ランク０およびＮ＋２の追加差動回路は、ランク１〜Ｎ＋１の差動回路とすべて同じである。

図５は、図４の構造から得られる折り返し曲線を示す。これらの曲線は、図３の曲線と完全には同一でないことが分かる。これらの曲線が生じるゼロ交差は、図３のものほど規則的に分散されていない、と言うことができるかもしれない。しかし、この編成により生じる追加の非直線性誤差は、アナログ−デジタル変換器において遭遇し得るその他の誤差、特に技術的不正確さによる誤差、例えば、折り返し曲線のゼロ交差を定義する抵抗器ブリッジの抵抗値における誤差または差動対のオフセット電圧値における誤差に対して非常に小さいものである。

典型的には、１０ビットの解像度を有する変換器の具体例において下記のシミュレーションを行う。技術的変動の誤差により、ピークトゥピークで１．２ＬＳＢ（ＬＳＢ＝最下位ビット）オーダの不正確さが生じ、本質的に図２の構造による積分非直線性誤差（ＩＮＬ）は、ピークトゥピークで０．０２５ＬＳＢを超えることはなく、同じ条件下（とりわけ差動増幅器の入力により消費される電流の値および抵抗器ブリッジにおける電流の値について）における図４の構造に関する積分非直線性誤差は、図２のものよりも大きいことが判明したが、０．０５０ＬＳＢを超えることはなく、技術的不正確さによる誤差と比較して完全に無視できるものである。

図５は、図２（点線）および図４（実線）について測定された積分非直線性曲線を示す。横座標に沿って、ＶｂおよびＶｈ間の有効範囲における４つの折り返し曲線のゼロ交差の１６個の点が与えられている。１０ビットの解像度について正規化された１０００分の１ＬＳＢで目盛られた縦座標に沿って、折り返しを行うべく選択された構造により生じる系統的誤差が与えられている。

しかし、積分非直線性誤差は増加しているものの、差動回路および関連する負荷回路の数の点では、図４の構造の方が図２のものよりもはるかに有益である。嵩、電流消費、および速度の点で利得が達成される。

有効範囲において各々が２つの折り返し周期を有する４つの折り返し曲線のために、図２の構造は、２８個の差動回路および３２個の関連する負荷回路を用いている。図４の構造は、２５個の差動回路および２９個の関連する負荷回路を用いている。これらの２９個の負荷回路のうち、２４個のみが折り返しブロックの出力導体上で電流を消費する。嵩および放散に関しては約１０％、折り返しブロックの出力の負荷に関しては２５％の利得が達成される。

８つの折り返しブロックおよび曲線当たり２つの正弦周期を有する構造については、５６個の差動回路および６４個の負荷回路から、４９個の差動回路および５７個の負荷回路となる。

有効範囲において４つの正弦周期を有する折り返し曲線を提供する構造については、利得は低くなるがなお相当なものである。

本発明による差動構造は、特にアナログ−デジタル変換器の入力段として供されることが可能で、この入力段は、差動サンプルアンドホールドユニットの変換対象電圧Ｖｉｎｎ、Ｖｉｎｐを直接受け取る。この変換器の入力段に続いて、第１の段階の出力に基づいて第１の段階において得られた曲線間の中間である折り返し曲線を発生させる補間構造を設けてもよい。この補間構造の下流には、別の折り返し段を想定してもよい。

本発明は、中解像度（６〜１２ビット）の変換器において特に有用である。

Claims (3)

1. 少なくとも２つの折り返しブロックを備え、各ブロックは、ランク１〜Ｎ＋１（Ｎは整数）のＮ＋１個の差動回路（ＣＲ_ｊ）の連続体と、各連続体の前記差動回路に関連するランク１〜Ｎ＋２のＮ＋２個の負荷回路（ＣＨ_ｊ）の連続体とを備え、各ブロックの前記差動回路は、それらの出力（Ｓ２_ｊ、Ｓ１_ｊ＋１）により互いに並置および結合され、各差動回路は、４つの入力および２つの出力を有し、ランクｊの差動回路の第１の出力（Ｓ１_ｊ）は、前記連続体の先行するランクｊ−１の差動回路の第２の出力に結合され、当該差動回路の第２の出力（Ｓ２_ｊ）は、後続するランクｊ＋１の差動回路の第１の出力に結合され、ランクｊの第１の負荷回路（ＣＨ_ｊ）は、ランクｊの当該差動回路（ＣＲ_ｊ）の第１の出力に結合され、かかる負荷回路は、前記連続体の先行するランクｊ−１の差動回路と共有され、ランクｊ＋１の第２の負荷回路は、ランクｊの当該差動回路の第２の出力に結合され、かかる負荷回路は、前記連続体の後続するランクｊ＋１の差動回路と共有され、偶数ランクの負荷回路は、出力が前記連続体の第１の共通出力（Ａｎ）に接続され、奇数ランクの負荷回路は、出力が前記連続体の第２の共通出力（Ａｐ）に接続されている、信号折り返し回路を有するアナログ−デジタル変換器であって、すべての前記ブロックについて、ランクＮ＋２の追加差動回路（ＣＲ_６）と、前記追加差動回路の第２の出力に接続されたランクＮ＋３の追加負荷回路（ＣＨ_７）とが設けられ、前記追加負荷回路の出力は、前記連続体の共通出力に結合されず、さらに、第１の折り返しブロックにおいて、ランク０の差動回路（ＣＲ_０）と、ランク０の差動回路の第１の出力に接続されたランク０の負荷回路（ＣＨ_０）とが設けられ、ランク０の前記負荷回路の出力は、前記第１のブロックの共通出力に結合されていないことを特徴とする、アナログ−デジタル変換器。
2. 前記差動回路は、二重差動対のトランジスタで構成され、一方の対の１つのトランジスタは、そのコレクタが他方の対の１つのトランジスタのコレクタに結合され、２つの異なる対のトランジスタは、それらのコレクタが逆もまた同様であることを特徴とする、請求項１に記載の変換器。
3. 前記負荷回路は、カスコードトランジスタのみを備えるがフォロワトランジスタを備えないランクＮ＋３およびランク０の負荷回路を例外として、カスコードトランジスタおよびフォロワトランジスタを備えることを特徴とする、請求項１および２のいずれか一項に記載の変換器。

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