JPH0969780A - アナログ・ディジタル変換器 - Google Patents
アナログ・ディジタル変換器Info
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- JPH0969780A JPH0969780A JP22539495A JP22539495A JPH0969780A JP H0969780 A JPH0969780 A JP H0969780A JP 22539495 A JP22539495 A JP 22539495A JP 22539495 A JP22539495 A JP 22539495A JP H0969780 A JPH0969780 A JP H0969780A
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Abstract
(57)【要約】
【課題】 各ビット間で等しい速度のＡ／Ｄ変換を行
う。 【解決手段】 複数のスイッチ素子の出力をそれぞれ入
力としてその最大値を検出する最大値検出回路を設け
る。スイッチ素子の出力負荷回路を隣接する二組のスイ
ッチ素子毎に共通に設ける。 【効果】 低い消費電力および低い電源電圧の折り返し
型Ａ／Ｄ変換器を実現することができる。さらに、Ａ／
Ｄ変換を高精度化、高速化することができる。
う。 【解決手段】 複数のスイッチ素子の出力をそれぞれ入
力としてその最大値を検出する最大値検出回路を設け
る。スイッチ素子の出力負荷回路を隣接する二組のスイ
ッチ素子毎に共通に設ける。 【効果】 低い消費電力および低い電源電圧の折り返し
型Ａ／Ｄ変換器を実現することができる。さらに、Ａ／
Ｄ変換を高精度化、高速化することができる。
Description
【０００１】
【発明の属する技術分野】本発明はアナログ信号をディ
ジタル信号に変換する装置に利用する。本発明はディジ
タルオシロスコープまたはＬＳＩテスタに利用するに適
する。本発明はアナログ・ディジタル変換の高精度化、
高速化および低消費電力化技術に関する。
ジタル信号に変換する装置に利用する。本発明はディジ
タルオシロスコープまたはＬＳＩテスタに利用するに適
する。本発明はアナログ・ディジタル変換の高精度化、
高速化および低消費電力化技術に関する。
【０００２】
【従来の技術】超高速処理を要求されるアナログ・ディ
ジタル（以下、Ａ／Ｄと記す）変換器としては、フラッ
シュ(Flash) 型が広く用いられているが、このフラッシ
ュ型Ａ／Ｄ変換器は大規模なハードウェア構成となるた
めに消費電力は大きいものになってしまう。そこで近
年、同等以上の高速性を保ちながら小規模なハードウェ
ア構成で、低消費電力の折り返し(Folding) 型あるいは
折り返し／補間(Folding/Interpolation) 型が用いられ
るようになってきた（特願平６−２９０１０３号、特願
平７−０７６０３８号、いずれも本願出願時に未公
開）。
ジタル（以下、Ａ／Ｄと記す）変換器としては、フラッ
シュ(Flash) 型が広く用いられているが、このフラッシ
ュ型Ａ／Ｄ変換器は大規模なハードウェア構成となるた
めに消費電力は大きいものになってしまう。そこで近
年、同等以上の高速性を保ちながら小規模なハードウェ
ア構成で、低消費電力の折り返し(Folding) 型あるいは
折り返し／補間(Folding/Interpolation) 型が用いられ
るようになってきた（特願平６−２９０１０３号、特願
平７−０７６０３８号、いずれも本願出願時に未公
開）。
【０００３】この従来例を図９〜図１７を参照して説明
する。図９は差動抵抗ストリングのブロック構成図であ
る。図１０〜図１３は従来例のビット発生回路のブロッ
ク構成図であり、それぞれ図１０はＭＳＢ（最上位ビッ
ト）発生回路、図１１は（ＭＳＢ−１）発生回路、図１
２は（ＭＳＢ−２）発生回路、図１３はＬＳＢ（最下位
ビット）発生回路のブロック構成図である。図１４はグ
レイコード(Gray Code) を説明するための図である。図
１５はコンパレータ回路のブロック構成図である。図１
６はフリップフロップ回路のブロック構成図である。図
１７はその他の従来例の折り返し型Ａ／Ｄ変換器のブロ
ック構成図である。図１０〜図１３に示すような折り返
し型Ａ／Ｄ変換器を用いてアナログ・エンコードを行
い、図１４に示すようなグレイコードを発生させる。こ
のグレイコードは４ビットである。図１０〜図１３は、
図９に示した差動抵抗ストリングにより発生されたアナ
ログ信号入力Ｖin（＝Ｖin+ −Ｖin- ）にしたがう電圧
値を入力とする４ビットＡ／Ｄ変換器の例である。図１
０〜図１３において、差動増幅器ｃｍｐは図１５に示す
ように構成される。また、フリップフロップ回路ＦＦは
図１６に示すように構成される。
する。図９は差動抵抗ストリングのブロック構成図であ
る。図１０〜図１３は従来例のビット発生回路のブロッ
ク構成図であり、それぞれ図１０はＭＳＢ（最上位ビッ
ト）発生回路、図１１は（ＭＳＢ−１）発生回路、図１
２は（ＭＳＢ−２）発生回路、図１３はＬＳＢ（最下位
ビット）発生回路のブロック構成図である。図１４はグ
レイコード(Gray Code) を説明するための図である。図
１５はコンパレータ回路のブロック構成図である。図１
６はフリップフロップ回路のブロック構成図である。図
１７はその他の従来例の折り返し型Ａ／Ｄ変換器のブロ
ック構成図である。図１０〜図１３に示すような折り返
し型Ａ／Ｄ変換器を用いてアナログ・エンコードを行
い、図１４に示すようなグレイコードを発生させる。こ
のグレイコードは４ビットである。図１０〜図１３は、
図９に示した差動抵抗ストリングにより発生されたアナ
ログ信号入力Ｖin（＝Ｖin+ −Ｖin- ）にしたがう電圧
値を入力とする４ビットＡ／Ｄ変換器の例である。図１
０〜図１３において、差動増幅器ｃｍｐは図１５に示す
ように構成される。また、フリップフロップ回路ＦＦは
図１６に示すように構成される。
【０００４】
【発明が解決しようとする課題】しかし、従来例で図１
０〜図１３に示した回路には以下の問題点がある。例え
ば、図１０のＭＳＢ発生回路でのｇ3+、ｇ3-のコモン・
モード電位は、 Ｖcc−（１／２）・Ｉ3 ・Ｒ3 であり、ゲインは、 Ｒ3 ・Ｉ3 ／ＶT である。ここで、ＶT は熱電圧である。ところが、図１
３のＬＳＢ発生回路でのコモン・モード電位は、 Ｖcc−（９／２）・Ｉ0 ・Ｒ0 であり、ゲインは、 Ｒ0 ・Ｉ0 ／ＶT である。したがって、ｇ3+、ｇ3-およびｇ0+、ｇ0-のコ
モン・モード電位およびゲインはそれぞれ等しくできな
い。これが第一の課題である。
０〜図１３に示した回路には以下の問題点がある。例え
ば、図１０のＭＳＢ発生回路でのｇ3+、ｇ3-のコモン・
モード電位は、 Ｖcc−（１／２）・Ｉ3 ・Ｒ3 であり、ゲインは、 Ｒ3 ・Ｉ3 ／ＶT である。ここで、ＶT は熱電圧である。ところが、図１
３のＬＳＢ発生回路でのコモン・モード電位は、 Ｖcc−（９／２）・Ｉ0 ・Ｒ0 であり、ゲインは、 Ｒ0 ・Ｉ0 ／ＶT である。したがって、ｇ3+、ｇ3-およびｇ0+、ｇ0-のコ
モン・モード電位およびゲインはそれぞれ等しくできな
い。これが第一の課題である。
【０００５】また、例えば、図１３のＬＳＢ発生回路の
ｇ0+、ｇ0-は、各々８個のトランジスタのコレクタに接
続しているので、この寄生容量のためスピードが遅くな
る。これが第二の課題である。
ｇ0+、ｇ0-は、各々８個のトランジスタのコレクタに接
続しているので、この寄生容量のためスピードが遅くな
る。これが第二の課題である。
【０００６】この第一および第二の課題により、下位ビ
ットではスピードが遅くなり、また、ビット間のスキュ
ー（遅延差）が大きくなり、Ａ／Ｄ変換器の高周波特性
を悪化させる。また、ゲインを各ビット間で一致させよ
うとすると（すなわち、Ｒ3・Ｉ3 ＝Ｒ2 ・Ｉ2 ＝Ｒ0
・Ｉ0 ）下位ビットになるにしたがい、コモン・コード
電位が下がり、設計が難しくなる。すなわち、高い電源
電圧（大きなＶcc−Ｖee）が必要となり、消費電力が大
きくなる。
ットではスピードが遅くなり、また、ビット間のスキュ
ー（遅延差）が大きくなり、Ａ／Ｄ変換器の高周波特性
を悪化させる。また、ゲインを各ビット間で一致させよ
うとすると（すなわち、Ｒ3・Ｉ3 ＝Ｒ2 ・Ｉ2 ＝Ｒ0
・Ｉ0 ）下位ビットになるにしたがい、コモン・コード
電位が下がり、設計が難しくなる。すなわち、高い電源
電圧（大きなＶcc−Ｖee）が必要となり、消費電力が大
きくなる。
【０００７】これを解決するために、図１７に示すよう
にカスケードに電流バッファを設け、コレクタの寄生容
量の影響を除去し、高速性を確保する回路も提案されて
いるが、電流バッファをカスケードに接続するために高
い電源電圧が必要となり、消費電力が大きくなることは
避けられない。
にカスケードに電流バッファを設け、コレクタの寄生容
量の影響を除去し、高速性を確保する回路も提案されて
いるが、電流バッファをカスケードに接続するために高
い電源電圧が必要となり、消費電力が大きくなることは
避けられない。
【０００８】本発明は、このような背景に行われたもの
であり、きわめて高速のＡ／Ｄ変換器を提供することを
目的とする。本発明は、きわめて高速であるときに、各
ビット間で等しい速度の処理を行うことができる折り返
し型Ａ／Ｄ変換器を提供することを目的とする。本発明
は、高精度かつ高速のＡ／Ｄ変換を行うことができる折
り返し型Ａ／Ｄ変換器を提供することを目的とする。本
発明は、低い電源電圧の折り返し型Ａ／Ｄ変換器を提供
することを目的とする。本発明は、低い消費電力の折り
返し型Ａ／Ｄ変換器を提供することを目的とする。
であり、きわめて高速のＡ／Ｄ変換器を提供することを
目的とする。本発明は、きわめて高速であるときに、各
ビット間で等しい速度の処理を行うことができる折り返
し型Ａ／Ｄ変換器を提供することを目的とする。本発明
は、高精度かつ高速のＡ／Ｄ変換を行うことができる折
り返し型Ａ／Ｄ変換器を提供することを目的とする。本
発明は、低い電源電圧の折り返し型Ａ／Ｄ変換器を提供
することを目的とする。本発明は、低い消費電力の折り
返し型Ａ／Ｄ変換器を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、アナログ入力
端子（Ｖin）と、このアナログ入力端子の電圧を順次段
階的にシフトさせるレベルシフト回路（ＬＳ）と、この
レベルシフト回路の各出力を取込み全体でｎビットのグ
レーコードとなるビット信号をそれぞれ発生するｎ個の
ビット発生回路（Ｂ１〜Ｂｎ）と、このｎ個のビット発
生回路の出力が接続されたｎ個のディジタル出力端子
（ＯＵＴ１〜ＯＵＴｎ）とを備えたアナログ・ディジタ
ル変換器である。
端子（Ｖin）と、このアナログ入力端子の電圧を順次段
階的にシフトさせるレベルシフト回路（ＬＳ）と、この
レベルシフト回路の各出力を取込み全体でｎビットのグ
レーコードとなるビット信号をそれぞれ発生するｎ個の
ビット発生回路（Ｂ１〜Ｂｎ）と、このｎ個のビット発
生回路の出力が接続されたｎ個のディジタル出力端子
（ＯＵＴ１〜ＯＵＴｎ）とを備えたアナログ・ディジタ
ル変換器である。
【００１０】ここで、本発明の特徴とするところは、こ
のｎ個のビット発生回路（Ｂ１〜Ｂｎ）は、それぞれ前
記レベルシフト回路の出力を制御入力とするスイッチ素
子（ＳＷ０〜ＳＷ（２n-1 −１））を備え、このスイッ
チ素子は第ｋ（ｋ＝１，２，…，ｎ）ビットの回路につ
いては２k-1 個設けられ、このスイッチ素子の出力負荷
回路（Ｒ）は隣接する２個ずつのスイッチ素子について
共通に備えられ、この２k-1 個のスイッチ素子の出力最
大値を取出す最大値検出回路（ＭＡＸ）を各ビット毎に
備えたことにある。
のｎ個のビット発生回路（Ｂ１〜Ｂｎ）は、それぞれ前
記レベルシフト回路の出力を制御入力とするスイッチ素
子（ＳＷ０〜ＳＷ（２n-1 −１））を備え、このスイッ
チ素子は第ｋ（ｋ＝１，２，…，ｎ）ビットの回路につ
いては２k-1 個設けられ、このスイッチ素子の出力負荷
回路（Ｒ）は隣接する２個ずつのスイッチ素子について
共通に備えられ、この２k-1 個のスイッチ素子の出力最
大値を取出す最大値検出回路（ＭＡＸ）を各ビット毎に
備えたことにある。
【００１１】前記最大値検出回路（ＭＡＸ）は、前記２
k-1 個のスイッチ素子の出力を交互に取込む二つの論理
和回路（ＯＲ１、ＯＲ２）と、この二つの論理和回路の
出力をそれぞれ正および負の入力とする差動増幅器とを
含むことが望ましい。
k-1 個のスイッチ素子の出力を交互に取込む二つの論理
和回路（ＯＲ１、ＯＲ２）と、この二つの論理和回路の
出力をそれぞれ正および負の入力とする差動増幅器とを
含むことが望ましい。
【００１２】前記アナログ入力端子は平衡入力形であ
り、前記レベルシフト回路は平衡入力のそれぞれについ
て設けられ、前記スイッチ素子は平衡入力平衡出力形で
あることが望ましい。
り、前記レベルシフト回路は平衡入力のそれぞれについ
て設けられ、前記スイッチ素子は平衡入力平衡出力形で
あることが望ましい。
【００１３】前記出力負荷回路は抵抗器であることが望
ましい。
ましい。
【００１４】本発明は、隣接するスイッチ素子との間に
共通の負荷回路を設け、その共通の負荷回路の複数につ
いて最大値回路を設けるから、グレイコードの下位ビッ
トのビット発生回路でスイッチ素子の数が大きくなって
も、上位ビットのビット発生回路に比べてスイッチ素子
の寄生容量が大きくなることがない。したがって、下位
ビットのスイッチ素子の動作が遅れるようなことを防止
することができる。さらに、隣接するスイッチ素子との
間に共通の出力負荷回路を設け、その共通の出力負荷回
路の複数について最大値回路を設けるから、下位ビット
のスイッチ素子についてその数が大きい場合にもコモン
モード電位は上位ビットのスイッチ素子と同等である。
したがって上記したように下位ビットのスイッチ素子と
上位ビットのスイッチ素子との間でコモンモードの相違
によるスキューが現れることはなくなる。本発明では、
このコモンモードの相違による影響を除くための特別な
付加回路を必要としないから、電源電圧を低く設定する
ことができるとともに、全体の消費電力を小さくするこ
とができる。
共通の負荷回路を設け、その共通の負荷回路の複数につ
いて最大値回路を設けるから、グレイコードの下位ビッ
トのビット発生回路でスイッチ素子の数が大きくなって
も、上位ビットのビット発生回路に比べてスイッチ素子
の寄生容量が大きくなることがない。したがって、下位
ビットのスイッチ素子の動作が遅れるようなことを防止
することができる。さらに、隣接するスイッチ素子との
間に共通の出力負荷回路を設け、その共通の出力負荷回
路の複数について最大値回路を設けるから、下位ビット
のスイッチ素子についてその数が大きい場合にもコモン
モード電位は上位ビットのスイッチ素子と同等である。
したがって上記したように下位ビットのスイッチ素子と
上位ビットのスイッチ素子との間でコモンモードの相違
によるスキューが現れることはなくなる。本発明では、
このコモンモードの相違による影響を除くための特別な
付加回路を必要としないから、電源電圧を低く設定する
ことができるとともに、全体の消費電力を小さくするこ
とができる。
【００１５】
【発明の実施の形態】本発明の実施の掲載を図１および
図２を参照して説明する。図１は本発明実施例のＡ／Ｄ
変換器の概念図である。図２は本発明実施例のビット発
生回路の概念図である。
図２を参照して説明する。図１は本発明実施例のＡ／Ｄ
変換器の概念図である。図２は本発明実施例のビット発
生回路の概念図である。
【００１６】本発明は、アナログ入力端子Ｖinと、この
アナログ入力端子Ｖinの電圧を順次段階的にシフトさせ
るレベルシフト回路ＬＳと、このレベルシフト回路ＬＳ
の各出力を取込み全体でｎビットのグレーコードとなる
ビット信号をそれぞれ発生するｎ個のビット発生回路Ｂ
１〜Ｂｎと、このｎ個のビット発生回路Ｂ１〜Ｂｎの出
力が接続されたｎ個のディジタル出力端子ＯＵＴ１〜Ｏ
ＵＴｎとを備えたアナログ・ディジタル変換器である。
アナログ入力端子Ｖinの電圧を順次段階的にシフトさせ
るレベルシフト回路ＬＳと、このレベルシフト回路ＬＳ
の各出力を取込み全体でｎビットのグレーコードとなる
ビット信号をそれぞれ発生するｎ個のビット発生回路Ｂ
１〜Ｂｎと、このｎ個のビット発生回路Ｂ１〜Ｂｎの出
力が接続されたｎ個のディジタル出力端子ＯＵＴ１〜Ｏ
ＵＴｎとを備えたアナログ・ディジタル変換器である。
【００１７】ここで、本発明の特徴とするところは、こ
のｎ個のビット発生回路Ｂ１〜Ｂｎは、それぞれレベル
シフト回路ＬＳの出力を制御入力とするスイッチ素子Ｓ
Ｗ０〜ＳＷ（２n-1 −１）を備え、このスイッチ素子Ｓ
Ｗ０〜ＳＷ（２n-1 −１）は第ｋ（ｋ＝１，２，…，
ｎ）ビットの回路については２k-1 個設けられ、このス
イッチ素子ＳＷ０〜ＳＷ（２k-1 −１）の出力負荷回路
Ｒは隣接する２個ずつのスイッチ素子ＳＷ０およびＳＷ
１、ＳＷ１およびＳＷ２、…、ＳＷ（２k-1 −２）およ
びＳＷ（２k-1 −１）について共通に備えられ、この２
n-1 個のスイッチ素子ＳＷ０〜ＳＷ（２n-1 −１）の出
力最大値を取出す最大値検出回路ＭＡＸを各ビット毎に
備えたところにある。
のｎ個のビット発生回路Ｂ１〜Ｂｎは、それぞれレベル
シフト回路ＬＳの出力を制御入力とするスイッチ素子Ｓ
Ｗ０〜ＳＷ（２n-1 −１）を備え、このスイッチ素子Ｓ
Ｗ０〜ＳＷ（２n-1 −１）は第ｋ（ｋ＝１，２，…，
ｎ）ビットの回路については２k-1 個設けられ、このス
イッチ素子ＳＷ０〜ＳＷ（２k-1 −１）の出力負荷回路
Ｒは隣接する２個ずつのスイッチ素子ＳＷ０およびＳＷ
１、ＳＷ１およびＳＷ２、…、ＳＷ（２k-1 −２）およ
びＳＷ（２k-1 −１）について共通に備えられ、この２
n-1 個のスイッチ素子ＳＷ０〜ＳＷ（２n-1 −１）の出
力最大値を取出す最大値検出回路ＭＡＸを各ビット毎に
備えたところにある。
【００１８】最大値検出回路ＭＡＸは、前記２n-1 個の
スイッチ素子ＳＷ０〜ＳＷ（２n-1−１）の出力を交互
に取込む二つの論理和回路ＯＲ１およびＯＲ２と、この
二つの論理和回路ＯＲ１およびＯＲ２の出力をそれぞれ
正および負の入力とする差動増幅器ｃｍｐとを含む。
スイッチ素子ＳＷ０〜ＳＷ（２n-1−１）の出力を交互
に取込む二つの論理和回路ＯＲ１およびＯＲ２と、この
二つの論理和回路ＯＲ１およびＯＲ２の出力をそれぞれ
正および負の入力とする差動増幅器ｃｍｐとを含む。
【００１９】アナログ入力端子Ｖinは平衡入力形であ
り、レベルシフト回路ＬＳは平衡入力のそれぞれについ
て設けられ、スイッチ素子ＳＷ０〜ＳＷ（２n-1 −１）
は平衡入力平衡出力形である。また、前記出力負荷回路
は抵抗器である。
り、レベルシフト回路ＬＳは平衡入力のそれぞれについ
て設けられ、スイッチ素子ＳＷ０〜ＳＷ（２n-1 −１）
は平衡入力平衡出力形である。また、前記出力負荷回路
は抵抗器である。
【００２０】
【実施例】本発明実施例のＡ／Ｄ変換器のさらに具体的
な構成を図３を参照して説明する。図３は本発明実施例
のＡ／Ｄ変換器のブロック構成図である。図１および図
２に示したレベルシフト回路ＬＳは図９に示した差動抵
抗ストリングであり、図２に示したスイッチ素子ＳＷは
図３に示す差動トランジスタ対Ｔ０〜Ｔ（２n −１）で
ある。最大値検出回路ＭＡＸは、二つの論理和回路ＯＲ
１およびＯＲ２により構成される。この論理和回路ＯＲ
１およびＯＲ２はトランジスタｔ1 ０〜ｔ1（２n-1 ）
およびｔ2 ０〜ｔ2 （２n-1 −１）を備え、差動トラン
ジスタ対Ｔ０〜Ｔ（２n −１）の出力がトランジスタｔ
1 ０〜ｔ1 （２n-1 ）およびｔ2 ０〜ｔ2 （２n-1 −
１）のベースにそれぞれ接続され、エミッタが共通に定
電流源Ｉ１またはＩ２に接続されている。
な構成を図３を参照して説明する。図３は本発明実施例
のＡ／Ｄ変換器のブロック構成図である。図１および図
２に示したレベルシフト回路ＬＳは図９に示した差動抵
抗ストリングであり、図２に示したスイッチ素子ＳＷは
図３に示す差動トランジスタ対Ｔ０〜Ｔ（２n −１）で
ある。最大値検出回路ＭＡＸは、二つの論理和回路ＯＲ
１およびＯＲ２により構成される。この論理和回路ＯＲ
１およびＯＲ２はトランジスタｔ1 ０〜ｔ1（２n-1 ）
およびｔ2 ０〜ｔ2 （２n-1 −１）を備え、差動トラン
ジスタ対Ｔ０〜Ｔ（２n −１）の出力がトランジスタｔ
1 ０〜ｔ1 （２n-1 ）およびｔ2 ０〜ｔ2 （２n-1 −
１）のベースにそれぞれ接続され、エミッタが共通に定
電流源Ｉ１またはＩ２に接続されている。
【００２１】差動トランジスタ対Ｔ０〜Ｔ（２n −１）
は、そのコレクタが、抵抗値が等しい抵抗器Ｒに、隣接
するトランジスタ対Ｔ０およびＴ１、Ｔ１およびＴ２、
…、Ｔ（２n −２）およびＴ（２n −１）について共通
に接続されている。
は、そのコレクタが、抵抗値が等しい抵抗器Ｒに、隣接
するトランジスタ対Ｔ０およびＴ１、Ｔ１およびＴ２、
…、Ｔ（２n −２）およびＴ（２n −１）について共通
に接続されている。
【００２２】次に、本発明実施例の動作を図４〜図８を
参照して説明する。ここでは簡単のために、４ビットの
Ａ／Ｄ変換の例を示すが、ビット数の大きいＡ／Ｄ変換
の場合も同様な考え方が適用できる。図４は差動抵抗ス
トリングのブロック構成図である。図５〜図８は本発明
実施例のビット発生回路のブロック構成図であり、それ
ぞれ図５はＭＳＢ発生回路、図６は（ＭＳＢ−１）発生
回路、図７は（ＭＳＢ−２）発生回路、図８はＬＳＢ発
生回路のブロック構成図である。図４の差動抵抗ストリ
ングにおいて、Ｖin+ 、Ｖin- はＡ／Ｄ変換の差動入力
であり、Ｉb はバイアス電流でＶi0+ 〜Ｖi7+ 、Ｖi0-
〜Ｖi7- を発生させる。図５〜図８は、Ｖi0+ 〜
Ｖi7+ 、Ｖi0- 〜Ｖi7- を入力としている。図５は１つ
の差動対からなるＭＳＢ発生回路、図６は（ＭＳＢ−
１）発生回路、図７は（ＭＳＢ−２）発生回路、図８は
ＬＳＢ発生回路であり、Ａ／Ｄ変換の出力は、Ｇ３、Ｇ
２、Ｇ１、Ｇ０となる。ただし、図５のＭＳＢ発生回路
については、図１０に従来例として示したＭＳＢ発生回
路と基本的に等価とみることもできるため、従来例回路
で置き替えることも可能である。
参照して説明する。ここでは簡単のために、４ビットの
Ａ／Ｄ変換の例を示すが、ビット数の大きいＡ／Ｄ変換
の場合も同様な考え方が適用できる。図４は差動抵抗ス
トリングのブロック構成図である。図５〜図８は本発明
実施例のビット発生回路のブロック構成図であり、それ
ぞれ図５はＭＳＢ発生回路、図６は（ＭＳＢ−１）発生
回路、図７は（ＭＳＢ−２）発生回路、図８はＬＳＢ発
生回路のブロック構成図である。図４の差動抵抗ストリ
ングにおいて、Ｖin+ 、Ｖin- はＡ／Ｄ変換の差動入力
であり、Ｉb はバイアス電流でＶi0+ 〜Ｖi7+ 、Ｖi0-
〜Ｖi7- を発生させる。図５〜図８は、Ｖi0+ 〜
Ｖi7+ 、Ｖi0- 〜Ｖi7- を入力としている。図５は１つ
の差動対からなるＭＳＢ発生回路、図６は（ＭＳＢ−
１）発生回路、図７は（ＭＳＢ−２）発生回路、図８は
ＬＳＢ発生回路であり、Ａ／Ｄ変換の出力は、Ｇ３、Ｇ
２、Ｇ１、Ｇ０となる。ただし、図５のＭＳＢ発生回路
については、図１０に従来例として示したＭＳＢ発生回
路と基本的に等価とみることもできるため、従来例回路
で置き替えることも可能である。
【００２３】本発明の特徴としては図３に示したよう
に、差動入力Ｖin+ 、Ｖin- を入力する差動抵抗ストリ
ングから発生する電圧Ｖｉ０＋、Ｖｉ１＋、…、Ｖｉ
（２n −１）＋、Ｖｉ０−、Ｖｉ１−、…、Ｖｉ（２n
−１）−を入力とする２n 個（ｎ＝０、１、２、…）の
差動トランジスタ対Ｔ０〜Ｔ（２n −１）に、前述した
ように、隣り合う２個のスイッチ素子に共通に１個の抵
抗器Ｒを接続する。この抵抗器Ｒに発生するスイッチ素
子出力をエミッタ回路に定電流源Ｉ１およびＩ２を接続
して構成した最大値検出回路ＭＡＸに入力する。最大値
検出回路ＭＡＸは２つの論理和回路ＯＲ１およびＯＲ２
により構成され、前記スイッチ素子の出力を交互に入力
する。さらに、この二つの論理和回路ＯＲ１およびＯＲ
２の出力を差動増幅器ｃｍｐに入力し、その出力をフリ
ップフロップ回路ＦＦに入力する。このフリップフロッ
プ回路ＦＦの出力にはグレイコードの（ＭＳＢ−ｎ）ビ
ット目のディジタル出力が得られる。この回路を各ビッ
ト毎に設けることによりＮビットのＡ／Ｄ変換器が構成
できる。
に、差動入力Ｖin+ 、Ｖin- を入力する差動抵抗ストリ
ングから発生する電圧Ｖｉ０＋、Ｖｉ１＋、…、Ｖｉ
（２n −１）＋、Ｖｉ０−、Ｖｉ１−、…、Ｖｉ（２n
−１）−を入力とする２n 個（ｎ＝０、１、２、…）の
差動トランジスタ対Ｔ０〜Ｔ（２n −１）に、前述した
ように、隣り合う２個のスイッチ素子に共通に１個の抵
抗器Ｒを接続する。この抵抗器Ｒに発生するスイッチ素
子出力をエミッタ回路に定電流源Ｉ１およびＩ２を接続
して構成した最大値検出回路ＭＡＸに入力する。最大値
検出回路ＭＡＸは２つの論理和回路ＯＲ１およびＯＲ２
により構成され、前記スイッチ素子の出力を交互に入力
する。さらに、この二つの論理和回路ＯＲ１およびＯＲ
２の出力を差動増幅器ｃｍｐに入力し、その出力をフリ
ップフロップ回路ＦＦに入力する。このフリップフロッ
プ回路ＦＦの出力にはグレイコードの（ＭＳＢ−ｎ）ビ
ット目のディジタル出力が得られる。この回路を各ビッ
ト毎に設けることによりＮビットのＡ／Ｄ変換器が構成
できる。
【００２４】図５〜図８で差動増幅器ｃｍｐは図１５に
示すように構成される。また、フリップフロップ回路Ｆ
Ｆは図１６に示すように構成される。これにより、図５
〜図８のディジタル信号出力Ｇ３〜Ｇ０は図１４に示し
たようなグレイ・コードとなる。
示すように構成される。また、フリップフロップ回路Ｆ
Ｆは図１６に示すように構成される。これにより、図５
〜図８のディジタル信号出力Ｇ３〜Ｇ０は図１４に示し
たようなグレイ・コードとなる。
【００２５】図５〜図８において差動トランジスタ対Ｔ
０〜Ｔ７の抵抗器Ｒの値は全て等しい値である。また、
差動トランジスタ対Ｔ０〜Ｔ７の定電流源Ｐ０〜Ｐ７の
電流値Ｉの値も全て等しい値である。したがって、各差
動増幅器ｃｍｐの入力のコモン・モード電圧は等しく、 Ｖcc−Ｒ・Ｉ−Ｖbe(on) であり、従来例で示したように電源電圧を大きくしなく
てよい。
０〜Ｔ７の抵抗器Ｒの値は全て等しい値である。また、
差動トランジスタ対Ｔ０〜Ｔ７の定電流源Ｐ０〜Ｐ７の
電流値Ｉの値も全て等しい値である。したがって、各差
動増幅器ｃｍｐの入力のコモン・モード電圧は等しく、 Ｖcc−Ｒ・Ｉ−Ｖbe(on) であり、従来例で示したように電源電圧を大きくしなく
てよい。
【００２６】また、各ビット発生回路のアナログ部のゲ
インも等しく、 Ｒ・Ｉ／ＶT となり、ビット間スキューが小さい。
インも等しく、 Ｒ・Ｉ／ＶT となり、ビット間スキューが小さい。
【００２７】さらに、各抵抗負荷Ｒに接続されているト
ランジスタ対Ｔ０〜Ｔ７のコレクタは１個または２個な
ので、多数のトランジスタ対を並列的に接続するものと
比較すると、その寄生容量による遅延は小さくなり高速
な動作をすることができるようになる。
ランジスタ対Ｔ０〜Ｔ７のコレクタは１個または２個な
ので、多数のトランジスタ対を並列的に接続するものと
比較すると、その寄生容量による遅延は小さくなり高速
な動作をすることができるようになる。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
上位ビットと下位ビットとの間でスイッチ素子の数に応
じて寄生容量が相違するようなことがなくなり、各ビッ
ト間で等しい速度のＡ／Ｄ変換を行うことができる。ま
た、本発明によれば上位ビットと下位ビットとの間でス
キューがなくなるから、高い精度のＡ／Ｄ変換器を得る
ことができる。また、コモンモードの影響を除くための
特別な回路を設ける必要がなくなることから、低い電源
電圧でかつ低い消費電力の折り返し型Ａ／Ｄ変換器を実
現することができる。
上位ビットと下位ビットとの間でスイッチ素子の数に応
じて寄生容量が相違するようなことがなくなり、各ビッ
ト間で等しい速度のＡ／Ｄ変換を行うことができる。ま
た、本発明によれば上位ビットと下位ビットとの間でス
キューがなくなるから、高い精度のＡ／Ｄ変換器を得る
ことができる。また、コモンモードの影響を除くための
特別な回路を設ける必要がなくなることから、低い電源
電圧でかつ低い消費電力の折り返し型Ａ／Ｄ変換器を実
現することができる。
【図１】本発明実施例のＡ／Ｄ変換器の概念図。
【図２】本発明実施例のビット発生回路の概念図。
【図３】本発明実施例のＡ／Ｄ変換器のブロック構成
図。
図。
【図４】差動抵抗ストリングのブロック構成図。
【図５】本発明実施例のＭＳＢ発生回路のブロック構成
図。
図。
【図６】本発明実施例の（ＭＳＢ−１）発生回路のブロ
ック構成図。
ック構成図。
【図７】本発明実施例の（ＭＳＢ−２）発生回路のブロ
ック構成図。
ック構成図。
【図８】本発明実施例のＬＳＢ発生回路のブロック構成
図。
図。
【図９】差動抵抗ストリングのブロック構成図。
【図１０】従来例のＭＳＢ発生回路のブロック構成図。
【図１１】従来例の（ＭＳＢ−１）発生回路のブロック
構成図。
構成図。
【図１２】従来例の（ＭＳＢ−２）発生回路のブロック
構成図。
構成図。
【図１３】従来例のＬＳＢ発生回路のブロック構成図。
【図１４】グレイコードを説明するための図。
【図１５】コンパレータ回路のブロック構成図。
【図１６】フリップフロップ回路のブロック構成図。
【図１７】その他の従来例の折り返し型Ａ／Ｄ変換器の
ブロック構成図。
ブロック構成図。
Ｂ１〜Ｂｎ ビット発生回路 ｃｍｐ 差動増幅器 ＦＦ フリップフロップ Ｖin アナログ入力端子 Ｉb バイアス電流 ＬＳ レベルシフト回路 ＯＵＴ１〜ＯＵＴｎ ディジタル出力端子 ＭＡＸ 最大値検出回路 ＯＲ１、ＯＲ２ 論理和回路 Ｉ１、Ｉ２、Ｐ１〜Ｐ（２n −１） 定電流源 Ｒ 抵抗器 ＳＷ０〜ＳＷ（２n-1 −１） スイッチ素子 Ｔ０〜Ｔ（２n −１） トランジスタ対 ｔ1 ０〜ｔ1 （２n-1 ）、ｔ2 ０〜ｔ2 （２n-1 −１）
トランジスタ
トランジスタ
Claims (4)
- 【請求項１】 アナログ入力端子（Ｖin）と、このアナ
ログ入力端子の電圧を順次段階的にシフトさせるレベル
シフト回路（ＬＳ）と、このレベルシフト回路の各出力
を取込み全体でｎビットのグレーコードとなるビット信
号をそれぞれ発生するｎ個のビット発生回路（Ｂ１〜Ｂ
ｎ）と、このｎ個のビット発生回路の出力が接続された
ｎ個のディジタル出力端子（ＯＵＴ１〜ＯＵＴｎ）とを
備えたアナログ・ディジタル変換器において、 このｎ個のビット発生回路（Ｂ１〜Ｂｎ）は、それぞれ
前記レベルシフト回路の出力を制御入力とするスイッチ
素子（ＳＷ０〜ＳＷ（２n-1 −１））を備え、このスイ
ッチ素子は第ｋ（ｋ＝１，２，…，ｎ）ビットの回路に
ついては２k-1個設けられ、このスイッチ素子の出力負
荷回路（Ｒ）は隣接する２個ずつのスイッチ素子につい
て共通に備えられ、この２k-1 個のスイッチ素子の出力
最大値を取出す最大値検出回路（ＭＡＸ）を各ビット毎
に備えたことを特徴とするアナログ・ディジタル変換
器。 - 【請求項２】 前記最大値検出回路（ＭＡＸ）は、前記
２k-1 個のスイッチ素子の出力を交互に取込む二つの論
理和回路（ＯＲ１、ＯＲ２）と、この二つの論理和回路
の出力をそれぞれ正および負の入力とする差動増幅器と
を含む請求項１記載のアナログ・ディジタル変換器。 - 【請求項３】 前記アナログ入力端子は平衡入力形であ
り、前記レベルシフト回路は平衡入力のそれぞれについ
て設けられ、前記スイッチ素子は平衡入力平衡出力形で
ある請求項１または２記載のアナログ・ディジタル変換
器。 - 【請求項４】 前記出力負荷回路は抵抗器である請求項
１記載のアナログ・ディジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22539495A JPH0969780A (ja) | 1995-09-01 | 1995-09-01 | アナログ・ディジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22539495A JPH0969780A (ja) | 1995-09-01 | 1995-09-01 | アナログ・ディジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0969780A true JPH0969780A (ja) | 1997-03-11 |
Family
ID=16828679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22539495A Pending JPH0969780A (ja) | 1995-09-01 | 1995-09-01 | アナログ・ディジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0969780A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011517198A (ja) * | 2008-04-04 | 2011-05-26 | ウードゥヴェ セミコンダクターズ | 基本セルの数を削減することにより改良された信号折り返し構造を有する高速アナログ−デジタル変換器 |
-
1995
- 1995-09-01 JP JP22539495A patent/JPH0969780A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011517198A (ja) * | 2008-04-04 | 2011-05-26 | ウードゥヴェ セミコンダクターズ | 基本セルの数を削減することにより改良された信号折り返し構造を有する高速アナログ−デジタル変換器 |
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